CN113659989B - 一种超前置位的高速逐次逼近型模数转换器 - Google Patents
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Abstract
本发明公开一种超前置位的高速逐次逼近型模数转换器，包括多路选择器，与多路选择器连接的用于输入信号Vin采样的多路并联的电容型数模转换器，所述多路选择器用于对多路并联的电容型数模转换器进行每一路信号的切换传输至比较器，比较器将输出的结果传输至逐次逼近逻辑控制器，并由逐次逼近逻辑控制器输出信号至多路并联的电容型数模转换器进行置位。本发明实现了在多路并联的电容型数模转换器和多路选择器的配合下，以较少的硬件开销，达到提升比较器的工作速率的目的。
Description
技术领域
本发明涉及模数转换技术领域，具体为一种超前置位的高速逐次逼近型模数转换器。
背景技术
作为数字世界与现实模拟世界的交互接口，模数转换器(ADC)几乎是所有电子产品中不可或缺的模块之一。逐次逼近型模数转换器(SARADC)由于功耗低和面积小等优势，广泛应用于各类便携式设备和通信系统中。随着5G时代的到来，高速率的通信标准对逐次逼近型模数转换器提出了新的要求。逐次逼近型模数转换器是一种基于二进制检索的数据转换器，使用一个比较器完成整个数据转换的操作，将每次比较的结果通过逐次逼近逻辑控制器(SAR逻辑)处理，反馈回电容型数模转换器(CDAC)中，实现输入电压到共模电平的逐次逼近，比较器的结果就是输入模拟信号对应的数字码。传统逐次逼近型模数转换器的结构在提高逐次逼近型模数转换器的精度时,会相对延长其转换时间，降低其转换速率。
发明内容
本发明的目的在于提供一种超前置位的高速逐次逼近型模数转换器，以便在增加较少的硬件开销下，提升比较器的工作速率。
本发明提供了一种超前置位的高速逐次逼近型模数转换器，包括多路选择器，与多路选择器连接的用于输入信号Vin采样的多路并联的电容型数模转换器，所述多路选择器用于对多路并联的电容型数模转换器进行每一路信号的切换传输至比较器，比较器将输出的结果传输至逐次逼近逻辑控制器，并由逐次逼近逻辑控制器输出信号至多路并联的电容型数模转换器进行置位。
可选地，每一路并联的电容型数模转换器与输入信号Vin之间设置有独立的开关
可选地，每一个独立的开关均由同一个采样时钟控制。
可选地，多路选择器和比较器组成的电路包括多路并联的共源共栅晶体管结构电路。
可选地，多路并联的共源共栅晶体管结构电路为多路并联的NMOS型共源共栅晶体管结构电路。
可选地，多路并联的共源共栅晶体管结构电路为多路并联的CMOS型共源共栅晶体管结构电路。
可选地，对多路选择器首次切换的电容型数模转换器信号设置初始阈值信号，其余电容型数模转换器根据置位后生成对应的阈值信号。
可选地，将电容型数模转换器的置位设置成与比较器的比较同时进行。
本发明采用的超前置位的高速逐次逼近型模数转换器，在多路并联的电容型数模转换器下输出信号，并通过多路选择器进行选择切换输出至比较器，由逐次逼近逻辑控制器置位余下的电容型数模转换器作为下一次比较所需要的结果，然后根据比较结果直接多路选择器选通其中一个所需结果的电容型数模转换器，同时将剩下的电容型数模转换器完成下一组置位操作，使得逐次逼近型模数转换器关键路径最耗时的电容型数模转换器和比较器可以进行并行操作，进而在增加较少的硬件开销下，以提升比较器的工作速率，且可以不受比较器因失调不匹配而引起的模数转换器动态性能衰退的问题。
附图说明
图1为现有技术逐次逼近型模数转换器的结构示意图；
图2为本发明实施例提供的超前置位的高速逐次逼近型模数转换器的结构示意图；
图3为本发明实施例提供的四位超前置位的高速逐次逼近型模数转换器的转换流程图；
图4为传统逐次逼近型模数转换器的时序图；
图5为本发明实施例提供的超前置位的高速逐次逼近型模数转换器的时序图；
图6为本发明实施例提供的三路选择器和比较器组成的电路图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
如图1所示，是现有技术中逼近型模数转换器的结构示意图，其主要由获得单个电容型数模转换器输出的不同阈值、比较器、控制电容型数模转换器置位的逐次逼近，精度主要由分辨率N来决定，但是得到每个结果所需要的转换次数也是N次，因而,只有通过增加转换次数才能提高逐次逼近型模数转换器的精度,这样将会相对延长其转换时间，降低其转换速率，因此，所述逐次逼近型模数转换器的速度与精度之间存在制约关系。
图2为本发明实施例提供的一种超前置位的高速逐次逼近型模数转换器的结构示意图，如图2所示，采用的是四位超前置位的高速逐次逼近型模数转换器，包括三路选择器MUX，与三路选择器MUX连接的用于输入信号Vin采样的三路并联的电容型数模转换器CDAC，该三路选择器MUX用于对三路并联的电容型数模转换器CDAC进行每一路信号的切换传输至比较器，比较器将输出的结果传输至逐次逼近逻辑控制器SAR，并由逐次逼近逻辑控制器SAR输出信号至三路并联的电容型数模转换器CDAC进行置位，三路并联的电容型数模转换器与输入信号Vin之间设置有独立的开关，每一个独立的开关均由同一个采样时钟Fs控制。
具体地，三个电容型数模转换器CDAC同时对输入信号Vin采样，然后其中一个接入比较器完成转换，然后另外两个电容型数模转换器CDAC根据比较器的两种可能结果，分别置位，在比较器得出结果后，立即复位，同时根据比较结果选择其中一个电容型数模转换器CDAC接入比较器，完成下次转换，这时剩下的两个电容型数模转换器CDAC再次置位成可能的两种结果，以此类推，最终电容型数模转换器CDAC置位和比较器比较同时进行，时间取决于相对更长的时间段，一般情况下两者延时相当，所以速度提升一倍左右。
如图3所示，结合对多路选择器首次切换的电容型数模转换器信号设置初始阈值信号，其余电容型数模转换器根据置位后生成对应的阈值信号。当输入信号Vin为9/16Vref时，首先第一个电容型数模转换器CDAC初始阈值被设置为1/2Vref，进行第一次比较，此时剩下两个电容型数模转换器CDAC置位为-1/4Vref和-3/4Vref，根据第一次比较结果选择对应的阈值信号，为0选择1/4Vref，为1选择3/4Vref，剩余的两个电容型数模转换器CDAC置位成-5/8Vref和-7/8Vref等待第二次比较结果，然后选择其中一个，再将另两个电容型数模转换器CDAC置位成-9/16Vref和-11/16Vref，并等待第三次比较结果，最后进行第四次比较得到全部四位的数字码结果。
如图4所示，在传统逐次逼近型模数转换器时序图中，阴影部分为人为添加的延时，以保证电路正常工作，由于SAR逻辑操作需要锁存比较器结果，所以其完成时间需要在比较器恢复完成之前，电容型数模转换器CDAC需要在下次比较开始之前完成置位。传统逐次逼近型模数转换器的SAR逻辑延时相对较大，一般大于比较器恢复时间，所以从图中可知传统SAR每次比较的耗时为比较器判断、SAR逻辑，和电容型数模转换器CDAC建立时间三者之和。
图5为本发明实施例提供的超前置位的高速逐次逼近型模数转换器时序图，由于SAR逻辑耗时较短，因为其同样可以在比较结果出现之前，完成所需要的部分计算，如图3中，在比较结果得出之前，可以计算出两组可能结果，-1/8Vref、-3/8Vref和-5/8Vref、-7/8Vref共四个，然后根据结果直接选通一组，同理对后续比较结果也是，可以在比较阶段完成SAR逻辑的部分计算，剩余的SAR逻辑计算时间很短，可以在比较器输出端复位之前，得到SAR逻辑的计算结果，无需额外添加人为延时。对于电容型数模转换器CDAC置位时间，只有最高位的时间消耗最长，后续时间逐次减短，而最高位的置位误差可以通过冗余技术容忍，所以基本上电容型数模转换器CDAC置位时间小于比较器时间，所以超前进位SAR逻辑的转换时间是比较器周期的整数倍，同时传统SAR逻辑为了保证电容型数模转换器CDAC建立而引入的人为延时必须大于最长的电容型数模转换器CDAC建立时间，因为每次循环都是固定值，需要保证所有情况下都能正常。因此，本实施例提供的超前置位SAR逻辑的单次转换时间相比于传统SAR逻辑缩短一半左右，工作速率有了较大的提升，同时相比于一步两位的flash-SAR逻辑转换，本发明中的超前置位的高速逐次逼近型模数转换器只用了一个比较器，失调问题对ADC影响很小，而且多个阈值信号均由电容型数模转换器CDAC产生，相比于比较器内建阈值而言，误差和失真更小。
三路选择器和比较器组成的电路包括三路并联的共源共栅晶体管结构电路，如图6所示，三路并联的共源共栅晶体管结构电路为三路并联的NMOS型共源共栅晶体管结构电路或者三路并联的CMOS型共源共栅晶体管结构电路。具体地，可以在比较器的预放大器中加入额外输入支路，分别连接至不同的电容型数模转换器CDAC，通过开关管完成三选一的选通电路功能，cascode管作为选通管，控制此时接入比较器的输入信号。K1、K2、K3为选通信号，相比于外加一整个比较器，其硬件开销和功耗都更小，而且各个输入之间只有输入管对不同，即使出现失调，多个失调值也是基本一致的，对ADC动态性能影响很小，而且外加的共源共栅管能够提升预放大器增益，减小比较器输入参考噪声。因而，本实施例提供的超前置位的高速逐次逼近型模数转换器在增加了相对较小硬件开销的条件下，显著的提升了逐次逼近型模数转换器的转换速率，可用于单通道逐次逼近型模数转换器的速度提升设计中。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (7)
1.一种超前置位的高速逐次逼近型模数转换器，其特征在于，包括多路选择器，与多路选择器连接的用于输入信号(Vin)采样的多路并联的电容型数模转换器，所述多路选择器用于对多路并联的电容型数模转换器进行每一路信号的切换传输至比较器，比较器将输出的结果传输至逐次逼近逻辑控制器，并由逐次逼近逻辑控制器输出信号至多路并联的电容型数模转换器进行置位；
多路选择器和比较器组成的电路包括多路并联的共源共栅晶体管结构电路。
2.根据权利要求1所述的超前置位的高速逐次逼近型模数转换器，其特征在于，每一路并联的电容型数模转换器与输入信号(Vin)之间设置有独立的开关。
3.根据权利要求2所述的超前置位的高速逐次逼近型模数转换器，其特征在于，每一个独立的开关均由同一个采样时钟控制。
4.根据权利要求1所述的超前置位的高速逐次逼近型模数转换器，其特征在于，多路并联的共源共栅晶体管结构电路为多路并联的NMOS型共源共栅晶体管结构电路。
5.根据权利要求4所述的超前置位的高速逐次逼近型模数转换器，其特征在于，多路并联的共源共栅晶体管结构电路为多路并联的CMOS型共源共栅晶体管结构电路。
6.根据权利要求1-5任一项所述的超前置位的高速逐次逼近型模数转换器，其特征在于，对多路选择器首次切换的电容型数模转换器信号设置初始阈值信号，其余电容型数模转换器根据置位后生成对应的阈值信号。
7.根据权利要求1-5任一项所述的超前置位的高速逐次逼近型模数转换器，其特征在于，将电容型数模转换器的置位设置成与比较器的比较同时进行。
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