JPH0426229A - 直並列型アナログ／ディジタル変換器 - Google Patents
直並列型アナログ／ディジタル変換器Info
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- JPH0426229A JPH0426229A JP2131792A JP13179290A JPH0426229A JP H0426229 A JPH0426229 A JP H0426229A JP 2131792 A JP2131792 A JP 2131792A JP 13179290 A JP13179290 A JP 13179290A JP H0426229 A JPH0426229 A JP H0426229A
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- 101100311330 Schizosaccharomyces pombe (strain 972 / ATCC 24843) uap56 gene Proteins 0.000 abstract description 2
- 101150018444 sub2 gene Proteins 0.000 abstract description 2
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- 101000713904 Homo sapiens Activated RNA polymerase II transcriptional coactivator p15 Proteins 0.000 abstract 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
- H03M1/167—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters
- H03M1/168—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters and delivering the same number of bits
-
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- H03—ELECTRONIC CIRCUITRY
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/162—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in a single stage, i.e. recirculation type
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ信号をディジタル信号に変換する直並
列型アナログ／ディジタル変換器とその駆動方法に関す
る。
列型アナログ／ディジタル変換器とその駆動方法に関す
る。
第４図及び第５図は従来の直並列型アナログ／ディジタ
ル変換器のブロック図である。
ル変換器のブロック図である。
直並列型アナログ／ディジタル変換器（以下、直並列型
Ａ／Ｄ変換器という）に関する従来の技術として、第４
図に示す直並列型Ａ／Ｄ変換器（電子情報通信学会技術
研究報告、ｌＣＤ８９−１１８ｒ１２ビット低消費電力
ＣＭＯＳリカシーブ型直並列Ａ／Ｄ変換ＩＣＪ）、及び
第５図に示す直並列型Ａ／Ｄ変換器が知られている。
Ａ／Ｄ変換器という）に関する従来の技術として、第４
図に示す直並列型Ａ／Ｄ変換器（電子情報通信学会技術
研究報告、ｌＣＤ８９−１１８ｒ１２ビット低消費電力
ＣＭＯＳリカシーブ型直並列Ａ／Ｄ変換ＩＣＪ）、及び
第５図に示す直並列型Ａ／Ｄ変換器が知られている。
第４図に示す直並列型Ａ／Ｄ変換器は、入力信号を４ビ
ツトデイジタル・コードに変換する４ビット並列型Ａ／
Ｄ変換器ＡＤＣと、入力信号をサンプル会ホールドする
サンプル・ホールド回路Ｓ／Ｈ，と、並列型Ａ／Ｄ変換
器ＡＤＣの出力をアナログ信号に変換するＤ／Ａ変換器
ＤＡＣと、サンプルΦホールド回路Ｓ／Ｈ，の出力から
Ｄ／Ａ変換器ＤＡＣの出力を減算しかつ減算結果を４倍
に増幅する減算器ＳＵＢと、減算器ＳＵＢの出力をサン
プル・ホールドしかつ２倍に増幅するサンプル・ホール
ド回路Ｓ ／ Ｈ２と、４ビット並列型Ａ／Ｄ変換器Ａ
ＤＣ及びサンプル・ホールド回路Ｓ／Ｈ□の入力を入力
端子１から入力するか、またはサンプル・ホールド回路
Ｓ／Ｈ２からの入力とするかを切替えるスイッチＳＷと
で構成される。
ツトデイジタル・コードに変換する４ビット並列型Ａ／
Ｄ変換器ＡＤＣと、入力信号をサンプル会ホールドする
サンプル・ホールド回路Ｓ／Ｈ，と、並列型Ａ／Ｄ変換
器ＡＤＣの出力をアナログ信号に変換するＤ／Ａ変換器
ＤＡＣと、サンプルΦホールド回路Ｓ／Ｈ，の出力から
Ｄ／Ａ変換器ＤＡＣの出力を減算しかつ減算結果を４倍
に増幅する減算器ＳＵＢと、減算器ＳＵＢの出力をサン
プル・ホールドしかつ２倍に増幅するサンプル・ホール
ド回路Ｓ ／ Ｈ２と、４ビット並列型Ａ／Ｄ変換器Ａ
ＤＣ及びサンプル・ホールド回路Ｓ／Ｈ□の入力を入力
端子１から入力するか、またはサンプル・ホールド回路
Ｓ／Ｈ２からの入力とするかを切替えるスイッチＳＷと
で構成される。
次に、直並列型Ａ／Ｄ変換器の動作を説明する。
まず、入力信号を４ビット並列型Ａ／Ｄ変換器でＡ／Ｄ
変換し、最上位４ビツトを求めると同時に、サンプル・
ホールド回路Ｓ ／ Ｈｔによりサンプル・ホールドす
る。そして、４ビット並列型Ａ／Ｄ変換器ＡＤＣの出力
コードをＤ／Ａ変換器ＤＡＣでアナログ信号に変換し、
サンプル・ホールド回路Ｓ／Ｈ１の出力からＤ／Ａ変換
器ＤＡＣの出力を減算器ＳＵＢで減算する。ただし、減
算器ＳＵＢでは４倍の増幅もあわせて行い、減算器ＳＵ
Ｂの出力は、サンプル・ホールド回路Ｓ／Ｈ１の出力か
らＤ／Ａ変換器ＤＡＣの出力を減算した結果の４倍にな
っている。減算器ＳＵＢの出力は、サンプルＯホールド
回路Ｓ ／ Ｈ２でサンプル・ホールドされるが、サン
プル・ホールド回路Ｓ ／ Ｈ２でも２倍の増幅を同時
に行う。したがって、サンプル・ホールド回路Ｓ ／
Ｈ２の出力は、サンプルφホールド回路Ｓ／Ｈ，の出力
からＤ／Ａ変換器ＤＡＣの出力を減算した減算結果を８
倍に増幅した電圧となっている。増幅した電圧は、再び
並列型Ａ／Ｄ変換器に入力して、第２上位４ビットを求
める。この操作を繰り返して、合計４回の並列型Ａ／Ｄ
変換を行い、上位から４ビツトずつディジタル・コード
を求めて、最終的には１３ビツトのディジタル・コード
を得ている。上位から４ビツトずつ決めるが、各サイク
ルのコードは、１ビツトオーバラツプするように、入力
信号と並列型Ａ／Ｄ変換の結果との減算・増幅とを行っ
ているので、４ビツトの変換を４回行った結果は、４Ｘ
４−３＝１３ビツトになっている。
変換し、最上位４ビツトを求めると同時に、サンプル・
ホールド回路Ｓ ／ Ｈｔによりサンプル・ホールドす
る。そして、４ビット並列型Ａ／Ｄ変換器ＡＤＣの出力
コードをＤ／Ａ変換器ＤＡＣでアナログ信号に変換し、
サンプル・ホールド回路Ｓ／Ｈ１の出力からＤ／Ａ変換
器ＤＡＣの出力を減算器ＳＵＢで減算する。ただし、減
算器ＳＵＢでは４倍の増幅もあわせて行い、減算器ＳＵ
Ｂの出力は、サンプル・ホールド回路Ｓ／Ｈ１の出力か
らＤ／Ａ変換器ＤＡＣの出力を減算した結果の４倍にな
っている。減算器ＳＵＢの出力は、サンプルＯホールド
回路Ｓ ／ Ｈ２でサンプル・ホールドされるが、サン
プル・ホールド回路Ｓ ／ Ｈ２でも２倍の増幅を同時
に行う。したがって、サンプル・ホールド回路Ｓ ／
Ｈ２の出力は、サンプルφホールド回路Ｓ／Ｈ，の出力
からＤ／Ａ変換器ＤＡＣの出力を減算した減算結果を８
倍に増幅した電圧となっている。増幅した電圧は、再び
並列型Ａ／Ｄ変換器に入力して、第２上位４ビットを求
める。この操作を繰り返して、合計４回の並列型Ａ／Ｄ
変換を行い、上位から４ビツトずつディジタル・コード
を求めて、最終的には１３ビツトのディジタル・コード
を得ている。上位から４ビツトずつ決めるが、各サイク
ルのコードは、１ビツトオーバラツプするように、入力
信号と並列型Ａ／Ｄ変換の結果との減算・増幅とを行っ
ているので、４ビツトの変換を４回行った結果は、４Ｘ
４−３＝１３ビツトになっている。
この直並列型Ａ／Ｄ変換器は、上述したように入力信号
の変換に４サイクルを要している。
の変換に４サイクルを要している。
また、サンプル・ホールド回路や減算回路は変換の最終
精度、すなわち、１３ビツトの正しい変換結果を得るた
めには、１３ビット精度を必要とする。
精度、すなわち、１３ビツトの正しい変換結果を得るた
めには、１３ビット精度を必要とする。
また、この直並列型Ａ／Ｄ変換器の・特徴は、構成要素
が少なく、消費電力やチップ面積が小さく実現できるこ
とである。第４図の例では、消費電力２５ ｍ Ｗ Ｎ
素子面積３．９ｍｍ２、変換速度２００Ｋｓｍｌ）ｌ
ｅ／ｓ ｅｃ （２００Ｋｓｐｓ）を実現している。そ
して、このとき、１＋イクルの変換には、 （１／４）Ｘ （１／２００Ｋ） ＝１．２５μｓｅｃ を要している。
が少なく、消費電力やチップ面積が小さく実現できるこ
とである。第４図の例では、消費電力２５ ｍ Ｗ Ｎ
素子面積３．９ｍｍ２、変換速度２００Ｋｓｍｌ）ｌ
ｅ／ｓ ｅｃ （２００Ｋｓｐｓ）を実現している。そ
して、このとき、１＋イクルの変換には、 （１／４）Ｘ （１／２００Ｋ） ＝１．２５μｓｅｃ を要している。
上述の直並列型アナログ／ディジタル変換器は、入力信
号を１３ビツトのディジタル・コードにＡ／Ｄ変換する
のに、４サイクルを必要としている。したがって、１回
のサイクルに必要な時間をＴ ｓ ｏとすると、変換に
４・Ｔ ｓ ｏの時間が必要となり、変換速度は（１／
４ Ｔ ｓ ｏ ）となる。
号を１３ビツトのディジタル・コードにＡ／Ｄ変換する
のに、４サイクルを必要としている。したがって、１回
のサイクルに必要な時間をＴ ｓ ｏとすると、変換に
４・Ｔ ｓ ｏの時間が必要となり、変換速度は（１／
４ Ｔ ｓ ｏ ）となる。
Ｔｓは、入力信号を最終精度（第４図の例では１３ビッ
ト精度）でサンプル拳ホールドし、減算する時間で制限
される。変換速度を速くするためには、従来技術で２つ
の方法が考えられる。第１の方法は、ＴＳｏを小さくす
ることであるが、１３ビット精度を保ったまま速くする
ことは実際の回路設計が難しい。
ト精度）でサンプル拳ホールドし、減算する時間で制限
される。変換速度を速くするためには、従来技術で２つ
の方法が考えられる。第１の方法は、ＴＳｏを小さくす
ることであるが、１３ビット精度を保ったまま速くする
ことは実際の回路設計が難しい。
そこで、第４図のブロックを変換のサイクル数だけ縦続
接続して４段接続としくただし、最終段は並列型Ａ／Ｄ
変換器のみでよい）、各段をパイプライン動作させる方
式の直並列型Ａ／Ｄ変換器として、第５図に示すｉｆｆ
列型Ａ／Ｄ変換器がある。
接続して４段接続としくただし、最終段は並列型Ａ／Ｄ
変換器のみでよい）、各段をパイプライン動作させる方
式の直並列型Ａ／Ｄ変換器として、第５図に示すｉｆｆ
列型Ａ／Ｄ変換器がある。
第５図に示すＡ／Ｄ変換器の場合、変換速度は（１／
Ｔ ｓ ｏ ）と４倍になるが、同時に消費電力やチッ
プ面積も４倍近くなり、第４図の直並列型Ａ／Ｄ変換器
の特徴であった低消費電力、小面積という特徴が失われ
る。これを第４図の例と同じブロックで構成すると、消
費電力が１００ｍＷ近く、素子面積が１５ｍｍ２位、変
換速度８００Ｋｓｐｓとなる。また、第５図のパイプラ
イン型では、初段に要求される精度が最終（１３ビツト
）精度、２段目が（最終−３）＝１０ビット精度、３段
目が７ビツト精度、４段目が４ビット精度となるが、変
換時間Ｔｓは、初段の変換時間ＴＳ（１）で決り、２段
目以降は、オーバースペックとなる。２段目以降の精度
を落としても、新たな利点は生じない。
Ｔ ｓ ｏ ）と４倍になるが、同時に消費電力やチッ
プ面積も４倍近くなり、第４図の直並列型Ａ／Ｄ変換器
の特徴であった低消費電力、小面積という特徴が失われ
る。これを第４図の例と同じブロックで構成すると、消
費電力が１００ｍＷ近く、素子面積が１５ｍｍ２位、変
換速度８００Ｋｓｐｓとなる。また、第５図のパイプラ
イン型では、初段に要求される精度が最終（１３ビツト
）精度、２段目が（最終−３）＝１０ビット精度、３段
目が７ビツト精度、４段目が４ビット精度となるが、変
換時間Ｔｓは、初段の変換時間ＴＳ（１）で決り、２段
目以降は、オーバースペックとなる。２段目以降の精度
を落としても、新たな利点は生じない。
上述した従来の直並列型アナログ／ディジタル変換器は
、低消費電力ではあるが、変換速度が遅いか、変換速度
は速いが、消費電力が大きいかのいずれかを選択しなけ
ればならないという問題点があった。
、低消費電力ではあるが、変換速度が遅いか、変換速度
は速いが、消費電力が大きいかのいずれかを選択しなけ
ればならないという問題点があった。
本発明の目的は、上述した問題を解決し、（変換速度）
／（消費電力）の観点で共に優れた直並列型アナログ／
ディジタル変換器とその駆動方法を提供することにある
。
／（消費電力）の観点で共に優れた直並列型アナログ／
ディジタル変換器とその駆動方法を提供することにある
。
本発明の直並列型アナログ／ディジタル変換器は、第１
の入力信号をＮ１ビットのディジタル・コードに変換す
る第１の並列型Ａ／Ｄ変換器と、 前記Ｎ１ビットのディジタル・コードをアナログ信号に
変換する第１のＤ／Ａ変換器と、前記第１の入力信号を
サンプル・ホールドする第１のサンプル・ホールド回路
と、 前記第１のサンプル番ホールド回路で保持された第１の
入力信号から前記第１のＤ／Ａ変換器の出力を減算する
第１の減算器と、 前記第１の減算器の出力をサンプル・ホールドする第２
のサンプル壷ホールド回路と、第２の入力信号をＮ２ビ
ットのディジタル・コードに変換する第２の並列型Ａ／
Ｄ変換器と、 前記第２の入力信号をサンプル・ホールドする第３のサ
ンプル・ホールド回路と、 前記Ｎ２ビットのディジタル・コードをアナログ信号に
変換する第２のＤ／Ａ変換器と、前記第３のサンプル書
ホールド回路で保持された第２の入力信号から前記第２
のＤ／Ａ変換器の出力を減算する第２の減算器と、 前記第２の減算器の出力をサンプル・ホールドする第４
のサンプル・ホールド回路と、前記第２のサンプル壷ホ
ールド回路の出力と前記第４のサンプル・ホールド回路
の出力とを切替えて前記第２の入力信号を出力する第１
のスイッチとを備えている。
の入力信号をＮ１ビットのディジタル・コードに変換す
る第１の並列型Ａ／Ｄ変換器と、 前記Ｎ１ビットのディジタル・コードをアナログ信号に
変換する第１のＤ／Ａ変換器と、前記第１の入力信号を
サンプル・ホールドする第１のサンプル・ホールド回路
と、 前記第１のサンプル番ホールド回路で保持された第１の
入力信号から前記第１のＤ／Ａ変換器の出力を減算する
第１の減算器と、 前記第１の減算器の出力をサンプル・ホールドする第２
のサンプル壷ホールド回路と、第２の入力信号をＮ２ビ
ットのディジタル・コードに変換する第２の並列型Ａ／
Ｄ変換器と、 前記第２の入力信号をサンプル・ホールドする第３のサ
ンプル・ホールド回路と、 前記Ｎ２ビットのディジタル・コードをアナログ信号に
変換する第２のＤ／Ａ変換器と、前記第３のサンプル書
ホールド回路で保持された第２の入力信号から前記第２
のＤ／Ａ変換器の出力を減算する第２の減算器と、 前記第２の減算器の出力をサンプル・ホールドする第４
のサンプル・ホールド回路と、前記第２のサンプル壷ホ
ールド回路の出力と前記第４のサンプル・ホールド回路
の出力とを切替えて前記第２の入力信号を出力する第１
のスイッチとを備えている。
また、本発明の直並列型アナログ／ディジタル変換器の
駆動方法は、前記第１の並列型Ａ／Ｄ変換器と第１の減
算手段とを動作させる周期をｆ。
駆動方法は、前記第１の並列型Ａ／Ｄ変換器と第１の減
算手段とを動作させる周期をｆ。
とし、前記第２の並列型Ａ／Ｄ変換器と第２の減算手段
とを動作させる周期をｆ２としたとき、ｆｌとｆ２との
間に、 ｆ ２ ＝ｍ ｆ １ （ｍは２以上の整数）の関係
が成立するするように構成されている。
とを動作させる周期をｆ２としたとき、ｆｌとｆ２との
間に、 ｆ ２ ＝ｍ ｆ １ （ｍは２以上の整数）の関係
が成立するするように構成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は第１の発明の一実施例のブロック図であり、第
２図は第１図の直並列型アナログ／ディジタル変換器の
各ブロックの動作タイミングを表わす説明図である。
２図は第１図の直並列型アナログ／ディジタル変換器の
各ブロックの動作タイミングを表わす説明図である。
この説明では、並列型Ａ／Ｄ変換器の分解能を４ビツト
とし、並列型Ａ／Ｄ変換器Ａ Ｄ を及び減算回路Ｓ
Ｕ Ｂ ｔを動作させる周期ｆ１と、第２の並列型Ａ／
Ｄ変換器ＡＤ２及び減算回路Ｓ Ｕ Ｂ ２を動作させ
る周期ｆ２との間の関係を、ｆｚ＝３ｆｔ（すなわちｍ
＝３） とおいて説明するが、これは従来技術の項で説明した第
４図の従来の技術と対比させて説明するために、分解能
を４ビツトとし、ｍ＝３としたもので、必ずしも４ビツ
トあるいはｍ＝３に限定されるわけではない。
とし、並列型Ａ／Ｄ変換器Ａ Ｄ を及び減算回路Ｓ
Ｕ Ｂ ｔを動作させる周期ｆ１と、第２の並列型Ａ／
Ｄ変換器ＡＤ２及び減算回路Ｓ Ｕ Ｂ ２を動作させ
る周期ｆ２との間の関係を、ｆｚ＝３ｆｔ（すなわちｍ
＝３） とおいて説明するが、これは従来技術の項で説明した第
４図の従来の技術と対比させて説明するために、分解能
を４ビツトとし、ｍ＝３としたもので、必ずしも４ビツ
トあるいはｍ＝３に限定されるわけではない。
本発明の直並列型Ａ／Ｄ変換器は、第１のＡＤ／ＤＡブ
ロック（並列型Ａ／Ｄ変換器ＡＤ１．減算回路５ＵＢ１
． Ｄ／Ａ変換器ＤＡｓ 、サンプルφホールド回路
Ｓ／Ｈ＋）と第２のＡＤ／ＤＡブロック（並列型Ａ／Ｄ
変換器ＡＤ２．減算回路５ＵＢ２．Ｄ／Ａ変換器ＤＡ２
．サンプル・ホールド回路Ｓ／Ｈ３）とをパイプライン
動作させ、さらに第１のＡＤ／ＤＡブロックが１回動作
する間に第２のＡＤ／ＤＡブロックをｍ回（第１図、第
２図の例では３回）動作させるものである。
ロック（並列型Ａ／Ｄ変換器ＡＤ１．減算回路５ＵＢ１
． Ｄ／Ａ変換器ＤＡｓ 、サンプルφホールド回路
Ｓ／Ｈ＋）と第２のＡＤ／ＤＡブロック（並列型Ａ／Ｄ
変換器ＡＤ２．減算回路５ＵＢ２．Ｄ／Ａ変換器ＤＡ２
．サンプル・ホールド回路Ｓ／Ｈ３）とをパイプライン
動作させ、さらに第１のＡＤ／ＤＡブロックが１回動作
する間に第２のＡＤ／ＤＡブロックをｍ回（第１図、第
２図の例では３回）動作させるものである。
以下、第１図と第２図により動作を説明する。
入力端子１から入力された入力信号を、まず、サンプル
・ホールド回路Ｓ ／ Ｈ１によりサンプルＯホールド
すると同時に、第１の４ビット並列型Ａ／Ｄ変換器で変
換し、最上位４ビツトを求める。次に、この４ビツトに
よるディジタル・コードに相当する電圧を、入力信号を
サンプル−ホールド回路Ｓ／Ｈ，でサンプル・ホールド
した信号から減算する。減算し結果はサンプル・ホール
ド回路Ｓ／Ｈ２でサンプル壷ホールドされる。このサン
プル会ホールドされた減算結果（第１の差信号）が並列
型Ａ／Ｄ変換器ＡＤ２に入力されると、同時にサンプル
・ホールド回路Ｓ ／ Ｈ３でサンプル・ホールドされ
る。
・ホールド回路Ｓ ／ Ｈ１によりサンプルＯホールド
すると同時に、第１の４ビット並列型Ａ／Ｄ変換器で変
換し、最上位４ビツトを求める。次に、この４ビツトに
よるディジタル・コードに相当する電圧を、入力信号を
サンプル−ホールド回路Ｓ／Ｈ，でサンプル・ホールド
した信号から減算する。減算し結果はサンプル・ホール
ド回路Ｓ／Ｈ２でサンプル壷ホールドされる。このサン
プル会ホールドされた減算結果（第１の差信号）が並列
型Ａ／Ｄ変換器ＡＤ２に入力されると、同時にサンプル
・ホールド回路Ｓ ／ Ｈ３でサンプル・ホールドされ
る。
並列型Ａ／Ｄ変換器ＡＤＱでの変換結果が第２上位４ビ
ットとなり、この４ビツトのディジタルφコードに相当
する電圧がサンプル・ホールド回路Ｓ／Ｈ３でホールド
された電圧から減算される。この減算結果（第２の差信
号）がサンプル・ホールド回路Ｓ／Ｈ４でサンプル・ホ
ールドされ、再び並列型Ａ／Ｄ変換器ＡＤ、に入力され
る。そして、このときの並列型Ａ／Ｄ変換器Ａ Ｄ ２
の変換結果が第３上位４ビットとなる。前サイクルと同
じ動作を繰り返し第３の差信号が求められ、もう−度、
並列型Ａ／Ｄ変換器Ａ Ｄ ２で変換されて最下位４ビ
ツトが求められる。
ットとなり、この４ビツトのディジタルφコードに相当
する電圧がサンプル・ホールド回路Ｓ／Ｈ３でホールド
された電圧から減算される。この減算結果（第２の差信
号）がサンプル・ホールド回路Ｓ／Ｈ４でサンプル・ホ
ールドされ、再び並列型Ａ／Ｄ変換器ＡＤ、に入力され
る。そして、このときの並列型Ａ／Ｄ変換器Ａ Ｄ ２
の変換結果が第３上位４ビットとなる。前サイクルと同
じ動作を繰り返し第３の差信号が求められ、もう−度、
並列型Ａ／Ｄ変換器Ａ Ｄ ２で変換されて最下位４ビ
ツトが求められる。
以上の結果を従来技術の場合と同じように１ビツトオー
バラツプさせ、加算することにより、最終的に１３ビツ
トの結果が得られる。
バラツプさせ、加算することにより、最終的に１３ビツ
トの結果が得られる。
並列型Ａ／Ｄ変換器Ａ Ｄ ２は並列型Ａ／Ｄ変換器Ａ
Ｄ、の３倍のクロックで動作し、二つのＡ／Ｄ変換器Ａ
Ｄｔ 、ＡＤ２はパイプライン的に動作する。
Ｄ、の３倍のクロックで動作し、二つのＡ／Ｄ変換器Ａ
Ｄｔ 、ＡＤ２はパイプライン的に動作する。
並列型Ａ／Ｄ変換器Ａ Ｄ Ｉの変換時間をＴＳ！、並
列型Ａ／Ｄ変換器ＡＤ２の変換時間をＴ５□とすると、
Ｔ□＝３ＴＢ□である。
列型Ａ／Ｄ変換器ＡＤ２の変換時間をＴ５□とすると、
Ｔ□＝３ＴＢ□である。
初段のサンプル・ホールド回路Ｓ／Ｈ，や減算回路ＳＵ
Ｂ、には最終精度（１３ビット精度）が要求されるので
、従来の技術と同じ技術で実現すると、 Ｔ Ｓ１＝ Ｔ ｓｏ＝ １ 、 ２５μｓｅｃとなる
。ところが、２段目の減算回路５ＵＢＱやサンプル・ホ
ールド回路Ｓ／Ｈ，では、最終精度でなく、 （最終精度）−４＋１＝１０ビツト となり、この１０ビツトの精度で十分である。
Ｂ、には最終精度（１３ビット精度）が要求されるので
、従来の技術と同じ技術で実現すると、 Ｔ Ｓ１＝ Ｔ ｓｏ＝ １ 、 ２５μｓｅｃとなる
。ところが、２段目の減算回路５ＵＢＱやサンプル・ホ
ールド回路Ｓ／Ｈ，では、最終精度でなく、 （最終精度）−４＋１＝１０ビツト となり、この１０ビツトの精度で十分である。
１３ビツト精度というのは、
（１／２） （１／２”）＝０．００６１％であり
、この１０ビット精度は、 （１／２） （１／２’°＝Ｑ、０４９％である。
、この１０ビット精度は、 （１／２） （１／２’°＝Ｑ、０４９％である。
したがって、要求される精度が８倍も緩やかなので、同
じブロックで構成したとしても、要求精度内に整定する
時間が短くなり、減算器５ＵＢ２やＳ／Ｈ回路Ｓ ／
Ｈｓの動作が速くなる。
じブロックで構成したとしても、要求精度内に整定する
時間が短くなり、減算器５ＵＢ２やＳ／Ｈ回路Ｓ ／
Ｈｓの動作が速くなる。
また、要求精度を落すことができれば、より高速のＳ／
Ｈ回路や減算回路を設計することは容易である。したが
って、Ｔｓｚとして（、Ｌ ／ ３ ）Ｔ、、以下で実
現できる。この例では、ＴＳ２≦（１／３）ｅ １．２
５μ５ｅｃ＝０．４１７μｓｅｃ とすることは現在の技術で実現可能である（例えば、１
９８９年電子情報通信学会春季全国大会講演論文集Ｐ５
−２７１による）。
Ｈ回路や減算回路を設計することは容易である。したが
って、Ｔｓｚとして（、Ｌ ／ ３ ）Ｔ、、以下で実
現できる。この例では、ＴＳ２≦（１／３）ｅ １．２
５μ５ｅｃ＝０．４１７μｓｅｃ とすることは現在の技術で実現可能である（例えば、１
９８９年電子情報通信学会春季全国大会講演論文集Ｐ５
−２７１による）。
したがって、直並列型Ａ／Ｄ変換器の変換時間もＴ’ｓ
ｔとすることができ、変換速度は１／Ｔ５□となり、従
来に比べ４倍の高速化が実現できることになる。
ｔとすることができ、変換速度は１／Ｔ５□となり、従
来に比べ４倍の高速化が実現できることになる。
一方、消費電力や素子面積は、第１図と第４図とを比較
すればわかるように、たかだか２倍の増加である。しか
も、本発明の実施例としての第１図は従来技術との対比
が容易なようにしたものであり、第１図中のサンプル・
ホールド回路Ｓ／Ｈ２、Ｓ／Ｈ４は共有化して削減し、
第３図のようにすることができ、従来技術の２倍にもな
らなくなる。したがって、（変換速度）／（消費電力）
の観点からみると、従来の２倍以上の高性能化が実現で
きる。
すればわかるように、たかだか２倍の増加である。しか
も、本発明の実施例としての第１図は従来技術との対比
が容易なようにしたものであり、第１図中のサンプル・
ホールド回路Ｓ／Ｈ２、Ｓ／Ｈ４は共有化して削減し、
第３図のようにすることができ、従来技術の２倍にもな
らなくなる。したがって、（変換速度）／（消費電力）
の観点からみると、従来の２倍以上の高性能化が実現で
きる。
以上述べたように本発明によれば、従来技術に比べ高速
な直並列型Ａ／Ｄ変換器を消費電力等の大きな増加なし
に、提供することができる。
な直並列型Ａ／Ｄ変換器を消費電力等の大きな増加なし
に、提供することができる。
また、第１図の実施例において、入力端子直後にサンプ
ル・ホールド回路を設ける場合もある。
ル・ホールド回路を設ける場合もある。
具体的な例でみると、１３ビツトの直並列型Ａ／Ｄ変換
器を実現するために純粋なりカーシブ型Ａ／Ｄ変換器（
第４図の例）に比べ４倍の高速化を２倍以下の消費電力
で実現することができる。また、純粋なパイプライン型
に比べ同じ速度で消費電力を１／２以下にすることがで
きる。
器を実現するために純粋なりカーシブ型Ａ／Ｄ変換器（
第４図の例）に比べ４倍の高速化を２倍以下の消費電力
で実現することができる。また、純粋なパイプライン型
に比べ同じ速度で消費電力を１／２以下にすることがで
きる。
また、第１図の実施例において、入力端子直後にサンプ
ルΦホールド回路を設ける場合もある。
ルΦホールド回路を設ける場合もある。
以上説明したように、本発明は、従来の直並列型Ａ／Ｄ
変換器に比べ、（変換速度）／（消費電力）の観点から
みて、２倍以上優れた性能の高速な直並列型Ａ／Ｄ変換
器を提供することができるという効果を有する。
変換器に比べ、（変換速度）／（消費電力）の観点から
みて、２倍以上優れた性能の高速な直並列型Ａ／Ｄ変換
器を提供することができるという効果を有する。
第１図は第１の発明の一実施例のブロック図、第２図は
第１図の直並列型アナログ／ディジタル変換器の各ブロ
ックの動作タイミングを表わす説明図、第３図は第１図
の直並列型アナログ／ディジタル変換器のサンプル・ホ
ールド回路の数を削減した場合のブロック図、第４図及
び第５図は従来の直並列型アナログ／ディジタル変換器
のブロック図である。 １・・・・・・入力端子、ＳＵＢ、・・・・・・減算器
、５ＵＢ２・・・・・・減算器、ＡＤ、・・・・・・並
列型Ａ／Ｄ変換器、ＡＤ２・・・・・・並列型Ａ／Ｄ変
換器、ＤＡ、・・・・・・Ｄ／Ａ変換器、ＤＡ２・・・
・・・Ｄ／Ａ変換器、Ｓ／Ｈ，〜Ｓ ／ Ｈ４・・・・
・・サンプル・ホールド回路。 代理人 弁理士 内 原 晋 男 ｑ 図
第１図の直並列型アナログ／ディジタル変換器の各ブロ
ックの動作タイミングを表わす説明図、第３図は第１図
の直並列型アナログ／ディジタル変換器のサンプル・ホ
ールド回路の数を削減した場合のブロック図、第４図及
び第５図は従来の直並列型アナログ／ディジタル変換器
のブロック図である。 １・・・・・・入力端子、ＳＵＢ、・・・・・・減算器
、５ＵＢ２・・・・・・減算器、ＡＤ、・・・・・・並
列型Ａ／Ｄ変換器、ＡＤ２・・・・・・並列型Ａ／Ｄ変
換器、ＤＡ、・・・・・・Ｄ／Ａ変換器、ＤＡ２・・・
・・・Ｄ／Ａ変換器、Ｓ／Ｈ，〜Ｓ ／ Ｈ４・・・・
・・サンプル・ホールド回路。 代理人 弁理士 内 原 晋 男 ｑ 図
Claims (1)
- 【特許請求の範囲】 １、第１の入力信号をＮ＿１ビットのディジタル・コー
ドに変換する第１の並列型Ａ／Ｄ変換器と、 前記Ｎ＿１ビットのディジタル・コードをアナログ信号
に変換する第１のＤ／Ａ変換器と、 前記第１の入力信号をサンプル・ホールドする第１のサ
ンプル・ホールド回路と、 前記第１のサンプル・ホールド回路で保持された第１の
入力信号から前記第１のＤ／Ａ変換器の出力を減算する
第１の減算器と、 前記第１の減算器の出力をサンプル・ホールドする第２
のサンプル・ホールド回路と、 第２の入力信号をＮ＿２ビットのディジタル・コードに
変換する第２の並列型Ａ／Ｄ変換器と、 前記第２の入力信号をサンプル・ホールドする第３のサ
ンプル・ホールド回路と、 前記Ｎ＿２ビットのディジタル・コードをアナログ信号
に変換する第２のＤ／Ａ変換器と、 前記第３のサンプル・ホールド回路で保持された第２の
入力信号から前記第２のＤ／Ａ変換器の出力を減算する
第２の減算器と、 前記第２の減算器の出力をサンプル・ホールドする第４
のサンプル・ホールド回路と、 前記第２のサンプル・ホールド回路の出力と前記第４の
サンプル・ホールド回路の出力とを切替えて前記第２の
入力信号を出力する第１のスイッチとを備えたことを特
徴とする直並列型アナログ／ディジタル変換器。 ２、請求項１記載の直並列型アナログ／ディジタル変換
器において、前記第１の並列型Ａ／Ｄ変換器と第１の減
算手段とを動作させる周期をｆ＿１とし、前記第２の並
列型Ａ／Ｄ変換器と第２の減算手段とを動作させる周期
をｆ＿２としたとき、ｆ＿１とｆ＿２との間に、 ｆ＿２＝ｍｆ＿１（ｍは２以上の整数） の関係が成立することを特徴とするアナログ／ディジタ
ル変換器の駆動方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131792A JP2689689B2 (ja) | 1990-05-22 | 1990-05-22 | 直並列型アナログ／ディジタル変換器 |
| US07/703,822 US5159342A (en) | 1990-05-22 | 1991-05-21 | Serial-parallel type analogue/digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2131792A JP2689689B2 (ja) | 1990-05-22 | 1990-05-22 | 直並列型アナログ／ディジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0426229A true JPH0426229A (ja) | 1992-01-29 |
| JP2689689B2 JP2689689B2 (ja) | 1997-12-10 |
Family
ID=15066241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2131792A Expired - Lifetime JP2689689B2 (ja) | 1990-05-22 | 1990-05-22 | 直並列型アナログ／ディジタル変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5159342A (ja) |
| JP (1) | JP2689689B2 (ja) |
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| JP2002124877A (ja) * | 2000-10-12 | 2002-04-26 | Hamamatsu Photonics Kk | Ａ／ｄ変換装置および固体撮像装置 |
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| JP2005260723A (ja) * | 2004-03-12 | 2005-09-22 | Sanyo Electric Co Ltd | アナログデジタル変換器 |
| US7002507B2 (en) | 2003-09-25 | 2006-02-21 | Sanyo Electric Co., Ltd. | Pipelined and cyclic analog-to-digital converters |
| JP2006121378A (ja) * | 2004-10-21 | 2006-05-11 | Nec Electronics Corp | Ａ／ｄ変換装置 |
| US7061420B2 (en) | 2004-03-17 | 2006-06-13 | Sanyo Electric Co., Ltd. | Gain control for analog-digital converter |
| US7084803B2 (en) | 2004-02-03 | 2006-08-01 | Sanyo Electric Co., Ltd. | Analog-digital conversion method and analog-digital converter |
| US7088277B2 (en) | 2003-09-25 | 2006-08-08 | Sanyo Electric Co., Ltd. | Analog-to-digital converter having cyclic configuration |
| US7095352B2 (en) | 2004-03-02 | 2006-08-22 | Sanyo Electric Co., Ltd. | Analog-to-digital converter including a plurality of amplifier circuits |
| US7119729B2 (en) | 2004-03-08 | 2006-10-10 | Sanyo Electric Co., Ltd. | Analog-digital converter optimized for high speed operation |
| US7154426B2 (en) | 2004-02-10 | 2006-12-26 | Sanyo Electric Co., Ltd. | Analog-digital converter with advanced scheduling |
| US7173556B2 (en) | 2004-03-24 | 2007-02-06 | Sanyo Electric Co., Ltd. | Amplifier circuit and analog-to-digital circuit using the same |
| US7224306B2 (en) | 2004-12-13 | 2007-05-29 | Sanyo Electric Co., Ltd. | Analog-to-digital converter in which settling time of amplifier circuit is reduced |
| US7289055B2 (en) | 2004-02-05 | 2007-10-30 | Sanyo Electric Co., Ltd. | Analog-digital converter with gain adjustment for high-speed operation |
| JP2008067250A (ja) * | 2006-09-11 | 2008-03-21 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2008109699A (ja) * | 2003-05-07 | 2008-05-08 | Sanyo Electric Co Ltd | アナログ−デジタル変換回路 |
| WO2009107352A1 (ja) * | 2008-02-25 | 2009-09-03 | Hasebe Tetsuya | ダイナミックａ／ｄ変換回路、及びｄ／ａ変換回路、並びにａ／ｄ変換・ｄ／ａ変換回路 |
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| JP3162197B2 (ja) * | 1991-08-15 | 2001-04-25 | テキサス インスツルメンツ インコーポレイテツド | 伝達関数を物理的に実現するシステム及びそのシステムを具現する方法 |
| JP3182444B2 (ja) * | 1992-03-04 | 2001-07-03 | 株式会社日立製作所 | Ａｄ変換器 |
| FR2700084B1 (fr) * | 1992-12-30 | 1995-02-10 | Thomson Csf Semiconducteurs | Convertisseur analogique numérique avec échantillonneur bloqueur distribué. |
| US5594438A (en) * | 1994-09-30 | 1997-01-14 | Cennoid Technologies Inc. | Analog-to-digital converter |
| US6304206B1 (en) * | 1997-09-04 | 2001-10-16 | Sanyo Electric Co., Ltd. | Voltage comparator, operational amplifier and analog-to-digital conversion circuit employing the same |
| JP2004096636A (ja) | 2002-09-03 | 2004-03-25 | Sanyo Electric Co Ltd | アナログ−デジタル変換回路 |
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-
1990
- 1990-05-22 JP JP2131792A patent/JP2689689B2/ja not_active Expired - Lifetime
-
1991
- 1991-05-21 US US07/703,822 patent/US5159342A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
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