KR101670440B1 - 저전력 고속 축차 비교형 아날로그 디지털 변환기 및 그 변환 방법 - Google Patents

저전력 고속 축차 비교형 아날로그 디지털 변환기 및 그 변환 방법 Download PDF

Info

Publication number
KR101670440B1
KR101670440B1 KR1020150063727A KR20150063727A KR101670440B1 KR 101670440 B1 KR101670440 B1 KR 101670440B1 KR 1020150063727 A KR1020150063727 A KR 1020150063727A KR 20150063727 A KR20150063727 A KR 20150063727A KR 101670440 B1 KR101670440 B1 KR 101670440B1
Authority
KR
South Korea
Prior art keywords
analog
digital
capacitor
converter
output
Prior art date
Application number
KR1020150063727A
Other languages
English (en)
Inventor
김철우
박세진
Original Assignee
고려대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 고려대학교 산학협력단 filed Critical 고려대학교 산학협력단
Priority to KR1020150063727A priority Critical patent/KR101670440B1/ko
Priority to US15/007,368 priority patent/US9467161B1/en
Application granted granted Critical
Publication of KR101670440B1 publication Critical patent/KR101670440B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/40—Analogue value compared with reference values sequentially only, e.g. successive approximation type recirculation type
    • H03M1/403—Analogue value compared with reference values sequentially only, e.g. successive approximation type recirculation type using switched capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array
    • H03M2201/71—

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

저전력 고속 축차 비교형 아날로그 디지털 변환기를 제공한다. 본 발명의 저전력 고속 축차 비교형 아날로그 디지털 변환기는 제1 및 제2 아날로그 신호를 입력받는 부트 스트래핑부; 상기 부트 스트래핑부를 통해 인가되는 제1 및 제2 아날로그 신호에 대하여 한 클럭 주기 구간 마다 2비트의 디지털 신호를 출력하는 이중 비트 출력 축차 비교형 아날로그 디지털 변환부; 및 상기 부트 스트래핑부를 통해 인가되는 제1 및 제2 아날로그 신호에 대하여 한 클럭 주기 구간 마다 1비트의 디지털 신호를 출력하는 단일 비트 출력 축차 비교형 아날로그 디지털 변환부를 포함한다.

Description

저전력 고속 축차 비교형 아날로그 디지털 변환기 및 그 변환 방법{LOW POWER, HIGH SPEED SUCCESSIVE APPROXIMATED REGISTER ANALOG TO DIGITAL CONVERTER AND METHOD FOR CONVERTING USING THE SAME}
본 발명은 저전력 고속 축차 비교형 아날로그 디지털 변환기 및 그 변환 방법에 관한 것으로서, 보다 상세하게는 샘플링 속도를 향상시킬 수 있는 저전력 고속 축차 비교형 아날로그 디지털 변환기 및 그 변환 방법에 관한 것이다.
데이터를 처리함에 있어 처리 속도가 높고, 환경 잡음에 둔감한 특성을 지니는 디지털 신호처리가 아날로그 신호처리에 비해 유리하다. 하지만 자연에 존재하는 대부분의 신호는 아날로그 형태이기 때문에, 집적회로에서 입력받은 아날로그 신호를 디지털 신호로 변환할 필요가 있다.
아날로그 디지털 변환기는 파이프라인 아날로그 디지털 변환기, 축차 비교형 아날로그 디지털 변환기, 플래시 아날로그 디지털 변환기, 델타 시그마 아날로그 디지털 변환기로 크게 분류될 수 있으며, 샘플링 속도와 해상도에 따라 적합한 구조가 존재한다.
이들 중 축차 비교형 아날로그 디지털 변환기(Successive Approximation Analog to Digital Converter)는 다른 구조의 아날로그 디지털 변환기에 비해 회로의 구조가 간단하고, 저전력으로 동작한다는 장점이 있는 반면, 동작 속도가 느리다는 단점이 있었다. 하지만, 시간-인터리브드(Time Interleaved) 기술을 적용함으로써 상기 동작 속도를 개선하였다. 따라서, 시간-인터리브드 기술을 사용한 축차 비교형 아날로그 디지털 변환기는 기존의 다른 구조보다 저전력화에 유리할 뿐만 아니라, 고속으로 동작한다는 이유로 전력 소모와 동작 속도 면에서 최적화된 구조로 알려져 있다.
그러나, 이러한 축차 비교형 아날로그 디지털 변환기는 여러 단계의 비교-근사화 과정을 통해 아날로그 신호를 디지털 신호로 변환해 주기 때문에 상기 비교-근사화 과정 횟수 만큼의 클록 주기 시간과 아날로그 신호를 샘플링(sampling)하기 위한 1 클록 주기의 시간을 더한 시간이 소요된다. 예를 들어, N 비트의 해상도를 갖는 축차 비교형 아날로그 디지털 변환기의 경우 전체 데이터가 변환하는 데에 걸리는 시간은, N번의 비교(Comparison)를 위한 N클록 주기 시간과 상기 샘플링(sampling)을 위한 1 클록 주기의 시간을 더하여 총 N+1 클록 주기의 시간이 소요된다. 즉, 종래의 축차 비교형 아날로그 디지털 변환기는 상기와 같은 내부 클록 속도의 제한으로 샘플링 속도의 제한이 있었다.
한편, 커패시터 형태의 디지털 아날로그 변환기의 스위칭 파워를 줄이기 위해, coarse & fine 디지털 아날로그 변환기를 사용하는 DAS(Detect And Skip)가 제안되었지만, 이는 샘플링 속도가 대략 10KS/s로서 고속 축차 비교형 아날로그 디지털 변환기에는 적합하지 않은 측면이 있다.
따라서 본 발명은 단일 비트를 출력하는 축차 비교형 아날로그 디지털 변환기와, 이중 비트를 출력하는 축차 비교형 아날로그 디지털 변환기를 혼용함으로써 샘플링 속도를 향상시킨 저전력 고속 축차 비교형 아날로그 디지털 변환기 및 그 변환 방법을 제공하고자 한다.
또한, 본 발명은 탑 플레이트 샘플링 기법을 적용하여 샘플링 속도를 향상시킨 저전력 고속 축차 비교형 아날로그 디지털 변환기 및 그 변환 방법을 제공하고자 한다.
또한, 본 발명은 비교기 문턱 전압 변조 기술을 적용하여 샘플링 속도를 향상시킨 저전력 고속 축차 비교형 아날로그 디지털 변환기 및 그 변환 방법을 제공하고자 한다.
상기 목적을 달성하기 위해, 본 발명에서 제공하는 저전력 고속 축차 비교형 아날로그 디지털 변환기는 제1 및 제2 아날로그 신호를 입력받는 부트 스트래핑부; 상기 부트 스트래핑부를 통해 인가되는 제1 및 제2 아날로그 신호에 대하여 한 클럭 주기 구간마다 2비트의 디지털 신호를 출력하는 이중 비트 출력 축차 비교형 아날로그 디지털 변환부; 및 상기 부트 스트래핑 스위치쌍을 통해 인가되는 제1 및 제2 아날로그 신호에 대하여 한 클럭 주기 구간마다 1비트의 디지털 신호를 출력하는 단일 비트 출력 축차 비교형 아날로그 디지털 변환부를 포함한다.
바람직하게는, 상기 부트 스트래핑부는 제1 내지 제3 부트 스트래핑 스위치쌍들을 포함하되, 상기 제1 및 제2 부트 스트래핑 스위치쌍들은 상기 이중 비트 출력 축차 비교형 아날로그 디지털 변환부로 상기 제1 및 제2 아날로그 신호를 인가하고, 상기 제3 부트 스트래핑 스위치쌍은 상기 단일 비트 출력 축차 비교형 아날로그 디지털 변환부로 상기 제1 및 제2 아날로그 신호를 인가할 수 있다.
바람직하게는, 상기 제1 및 제2 아날로그 신호는 차동 신호일 수 있다.
바람직하게는, 상기 이중 비트 출력 축차 비교형 아날로그 디지털 변환부는 복수의 커패시터들을 포함하는 차동형 구조의 커패시터 어레이로 구현되어 양측(positive) 커패시터 어레이의 전압과 음측(negative) 커패시터 어레이의 전압을 각각 출력하는 제1 및 제2 커패시터 디지털 아날로그 변환기; 상기 제1 커패시터 디지털 아날로그 변환기의 양측(positive) 커패시터 어레이 전압과 음측(negative) 커패시터 어레이 전압을 비교하는 제1 비교기; 상기 제1 커패시터 디지털 아날로그 변환기의 양측(positive) 커패시터 어레이 전압과 상기 제2 커패시터 디지털 아날로그 변환기의 음측(negative) 커패시터 어레이 전압을 비교하는 제2 비교기; 상기 제2 커패시터 디지털 아날로그 변환기의 양측(positive) 커패시터 어레이 전압과 음측(negative) 커패시터 어레이 전압을 비교하는 제3 비교기; 및 상기 제1 내지 제3 비교기의 비교 결과에 의거하여, 입력 전압에 대한 디지털 코드를 생성하고, 상기 제1 및 제2 커패시터 디지털 아날로그 변환기의 동작을 제어하는 제1 순차 비교 레지스터 로직을 포함할 수 있다.
바람직하게는, 상기 제1 내지 제3 비교기는 문턱 전압 변조를 할 수 있다.
바람직하게는, 상기 단일 비트 출력 축차 비교형 아날로그 디지털 변환부는 복수의 커패시터들을 포함하는 차동형 구조의 커패시터 어레이로 구현되어 양측(positive) 커패시터 어레이의 전압과 음측(negative) 커패시터 어레이의 전압을 출력하는 제3 커패시터 디지털 아날로그 변환기; 상기 제3 커패시터 디지털 아날로그 변환기의 양측(positive) 커패시터 어레이 전압과 음측(negative) 커패시터 어레이 전압을 비교하는 제4 비교기; 및 상기 제4 비교기의 비교 결과에 의거하여, 입력 전압에 대한 디지털 코드를 생성하고, 상기 제3 커패시터 디지털 아날로그 변환기의 동작을 제어하는 제2 순차 비교 레지스터 로직을 포함할 수 있다.
바람직하게는, 상기 제3 커패시터 디지털 아날로그 변환기는 상기 커패시터 어레이를 구성하는 커패시터들의 상부판에 상기 부트 스트래핑부를 통해 인가되는 제1 및 제2 아날로그 신호가 직접 인가되고, 상기 커패시터들의 하부판에 기준전압이 인가되어 탑 플레이트 샘플링을 수행할 수 있다.
바람직하게는, 상기 제2 순차 비교 레지스터 로직은 상기 제4 비교기를 통해, 상기 탑 플레이트 샘플링된 신호로부터 MSB를 출력할 수 있다.
바람직하게는, 상기 이중 비트 출력 축차 비교형 아날로그 디지털 변환부는 상기 샘플링된 신호의 MSB 출력 신호에 응답하여 동작을 개시할 수 있다.
바람직하게는, 상기 제2 순차 비교 레지스터 로직은 상기 이중 비트 출력 축차 비교형 아날로그 디지털 변환부의 출력 데이터에 의거하여, 상기 제3 커패시터 디지털 아날로그 변환기를 세틀링(settling)하고, 상기 제4 비교기를 통하여 상기 MSB 및 상기 이중 비트 출력 축차 비교형 아날로그 디지털 변환기가 출력한 비트를 제외한 나머지 비트들을 출력할 수 있다.
바람직하게는, 상기 제3 커패시터 디지털 아날로그 변환기는 단위 커패시터의 용량은 상기 제3 커패시터 디지털 아날로그 변환기의 노이즈 성능에 기초하여 결정할 수 있다.
한편, 상기 목적을 달성하기 위해, 본 발명에서 제공하는 아날로그 디지털 변환 방법은 단일 비트를 출력하는 축차 비교형 아날로그 디지털 변환기와, 이중 비트를 출력하는 축차 비교형 아날로그 디지털 변환기를 혼용하는 저전력 고속 축차 비교형 아날로그 디지털 변환기를 이용한 아날로그 디지털 변환 방법에 있어서, 제1 및 제2 아날로그 신호의 입력에 응답하여, 탑 플레이트 샘플링을 수행하는 단계; 상기 탑 플레이트 샘플링된 신호의 MSB를 출력하는 단계; 상기 탑 플레이트 샘플링된 신호의 MSB가 출력되면, 상기 제1 및 제2 아날로그 신호에 대하여 한 클럭 주기 구간마다 2비트의 디지털 신호를 출력하는 이중 비트 출력 축차 비교형 아날로그 디지털 변환 단계; 및 상기 이중 비트 출력 축차 비교형 아날로그 디지털 변환 결과가 출력되면, 상기 제1 및 제2 아날로그 신호에 대하여 한 클럭 주기 구간마다 1비트의 디지털 신호를 출력하는 단일 비트 출력 축차 비교형 아날로그 디지털 변환 단계를 포함한다.
바람직하게는, 상기 탑 플레이트 샘플링된 신호의 MSB 출력 단계는 상기 단일 비트를 출력하는 축차 비교형 아날로그 디지털 변환기에서 수행할 수 있다.
바람직하게는, 상기 단일 비트 출력 축차 비교형 아날로그 디지털 변환 단계는 상기 이중 비트 출력 축차 비교형 아날로그 디지털 변환 단계에서 출력된 데이터에 의거하여, 상기 단일 비트 축차 비교형 아날로그 디지털 변환을 위한 커패시터 디지털 아날로그 변환장치를 세틀링(settling)하는 단계; 및 상기 MSB 출력 단계에서 출력한 MSB 및 상기 이중 비트 출력 축차 비교형 아날로그 디지털 변환 단계에서 출력한 비트를 제외한 나머지 비트들을 출력하는 단계를 포함할 수 있다.
본 발명은 단일 비트를 출력하는 축차 비교형 아날로그 디지털 변환기와, 이중 비트를 출력하는 축차 비교형 아날로그 디지털 변환기를 혼용하고, 탑 플레이트 샘플링 기법 및 비교기 문턱 전압 변조 기술을 적용하여 저전력 고속 축차 비교형 아날로그 디지털 변환기의 샘플링 속도를 향상시킬 수 있다. 또한, 시간 축 인터리빙 방법에 사용되는 단일 채널 축차 비교형 아날로그 디지털 변환기의 속도를 향상시킴으로써 인터리빙 채널의 감소효과를 얻을 수 있으며, 이는 시간 축 부정합의 발생 확률을 감소시킬 수 있는 장점이 있다.
도 1은 본 발명의 일 실시 예에 따른 저전력 고속 축차 비교형 아날로그 디지털 변환기에 대한 개략적인 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 제3 커패시터 디지털 아날로그 변환기의 동작을 설명하기 위한 개략적인 블록도이다.
도 3은 본 발명의 일 실시 예에 따른 저전력 고속 축차 비교형 아날로그 디지털 변환기의 동작을 클럭의 구간에 대입하여 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 아날로그 변환 과정에 대한 처리 흐름도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 설명하되, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 한편 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여
유사한 부분에 대해서는 유사한 도면 부호를 붙였다. 또한 상세한 설명을 생략하여도 본 기술 분야의 당업자가 쉽게 이해할 수 있는 부분의 설명은 생략하였다.
명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시 예에 따른 저전력 고속 축차 비교형 아날로그 디지털 변환기에 대한 개략적인 블록도이다. 도 1을 참조하면, 본 발명의 일 실시 예에 따른 저전력 고속 축차 비교형 아날로그 디지털 변환기(100)는 부트 스트래핑부(110)와; 이중 비트 출력 축차 비교형 아날로그 디지털 변환부(Coarse 2b/cycle SAR ADC)(120)와; 단일 비트 출력 축차 비교형 아날로그 디지털 변환부(Fine 1b/cycle SAR ADC(130)를 포함한다.
부트 스트래핑부(110)는 외부에서 인가되는 아날로그 신호를 입력으로 받는다. 즉, 도 1에 예시된 바와 같이 제1 및 제2 아날로그 신호(INP, INN)를 입력으로 받아 이를 다음단으로 전달한다. 이를 위해, 부트 스트래핑부(110)는 3개의 부트 스트래핑 스위치쌍들(111, 112, 113)을 포함하며, 이들 각각은 상기 입력된 제1 및 제2 아날로그 신호(INP, INN)를 다음단에 1;1로 연결된 커패시터 디지털 아날로그 변환기들(CDAC1, CDAC2, CDAC3)(121, 122, 131)로 전달한다. 이 때, 상기 제1 및 제2 아날로그 신호(INP, INN)는 차동 신호이다.
이중 비트 출력 축차 비교형 아날로그 디지털 변환부(Coarse 2b/cycle SAR ADC)(120)는 2개의 부트 스트래핑 스위치쌍(111, 112)을 통해 인가되는 제1 및 제2 아날로그 신호(INP, INN)에 대하여 디지털 신호를 출력하되, 한 클럭 주기 구간 마다 2비트의 디지털 신호를 출력한다. 이를 위해, 이중 비트 출력 축차 비교형 아날로그 디지털 변환부(Coarse 2b/cycle SAR ADC)(120)는 제1 및 제2 커패시터 디지털 아날로그 변환기(CDAC1, CDAC2)(121, 122)와, 3개의 문턱 전압 변조 가능한 비교기들(제1 내지 제3 비교기)(123, 124, 125)과, 순차 비교 레지스터 로직(SAR Logic)(126)을 포함한다.
제1 및 제2 커패시터 디지털 아날로그 변환기(CDAC1, CDAC2)(121, 122)는 2개의 부트 스트래핑 스위치쌍들(111, 112)로부터 각각 전달된 제1 및 제2 아날로그 신호(INP, INN)를 샘플링(sampling)하여 이를 제1 내지 제3 비교기(123, 124, 125)로 출력한다. 이를 위해, 제1 및 제2 커패시터 디지털 아날로그 변환기(CDAC1, CDAC2)(121, 122)는 각각 복수의 커패시터들을 포함하는 차동형 구조의 커패시터 어레이로 구현되어 양측(positive) 커패시터 어레이의 전압과 음측(negative) 커패시터 어레이의 전압을 각각 출력한다. 이 때, 제1 및 제2 커패시터 디지털 아날로그 변환기(CDAC1, CDAC2)(121, 122)는 상기 제1 및 제2 아날로그 신호(INP, INN)를 탑 플레이트 샘플링할 수 있는데, 이를 위해, 상기 커페시터 어레이를 구성하는 커패시터들의 상부판(top plate)에 상기 제1 및 제2 아날로그 신호(INP, INN)를 직접 인가하고, 바텀 플레이트(bottom plate)에는 공통모드 전압을 인가한다. 만약, 제1 및 제2 커패시터 디지털 아날로그 변환기(CDAC1, CDAC2)(121, 122)가 샘플링이 아닌 비교 및 세틀링 구간에 있는 경우 바텀 플레이트(bottom plate)에 양의 기준 전압 또는 음의 기준 전압을 연결한다.
또한, 커패시터 디지털 아날로그 변환기(CDAC)와 비교기가 1:1로 대응되는 것이 일반적이지만, 본 발명에서는 커패시터 디지털 아날로그 변환기(CDAC)에 인터폴레이션 기술을 사용하여 1개의 디지털 아날로그 변환기(CDAC)를 감소시킬 수 있었다. 따라서, 제1 및 제2 커패시터 디지털 아날로그 변환기(CDAC1, CDAC2)(121, 122)와 그 뒷단의 비교기들(제1 내지 제3 비교기(123, 124, 125))은 도면에 예시된 바와 같이 연결된다. 즉, 제1 비교기(123)는 제1 커패시터 디지털 아날로그 변환기(CDAC1)의 양측(positive) 커패시터 어레이 전압과 음측(negative) 커패시터 어레이 전압을 비교한다. 그리고, 제2 비교기(124)는 제1 커패시터 디지털 아날로그 변환기(CDAC1)의 양측(positive) 커패시터 어레이 전압과, 제2 커패시터 디지털 아날로그 변환기(CDAC2)의 음측(negative) 커패시터 어레이 전압을 비교한다. 한편, 제3 비교기(125)는 제2 커패시터 디지털 아날로그 변환기(CDAC2)의 양측(positive) 커패시터 어레이 전압과 음측(negative) 커패시터 어레이 전압을 비교한다.
이를 위해, 제1 내지 제3 비교기들(123 내지 125)은 문턱 전압을 변조시킬 수 있으며, 저전력 설계를 고려하여 변조하는 것이 바람직하다. 이 때, 제1 내지 제3 비교기들(123 내지 125) 간의 성능 우위는 크게 중요하지 않으므로, 전체적인 시스템의 전력 소모를 줄이는 방향으로 제1 내지 제3 비교기들(123 내지 125)을 설계하는 것이 바람직하다.
순차 비교 레지스터 로직(SAR Logic)(126)은 제1 내지 제3 비교기(123 내지 125)의 비교 결과에 의거하여, 입력 전압에 대한 디지털 코드를 생성하고, 제1 및 제2 커패시터 디지털 아날로그 변환기(CDAC1, CDAC2)(121, 122)의 동작을 제어한다.
예를 들어, 본 발명의 저전력 고속 축차 비교형 아날로그 디지털 변환기가 12비트 해상도를 가지는 경우, 이중 비트 출력 축차 비교형 아날로그 디지털 변환부(Coarse 2b/cycle SAR ADC)(120)는 6비트 신호를 출력하는데, 최상위 비트(MSB)를 제외한 6비트, 즉, 차상위 비트부터 상위 7비트까지를 출력한다.
한편, 단일 비트 출력 축차 비교형 아날로그 디지털 변환부(Fine 1b/cycle SAR ADC(130)는 부트 스트래핑 스위치쌍(113)을 통해 인가되는 제1 및 제2 아날로그 신호(INP, INN)에 대하여 디지털 신호를 출력하되, 한 클럭 주기 구간 마다 1비트의 디지털 신호를 출력한다. 상기 예와 같이, 본 발명의 저전력 고속 축차 비교형 아날로그 디지털 변환기가 12비트 해상도를 가진다면, 단일 비트 출력 축차 비교형 아날로그 디지털 변환부(Fine 1b/cycle SAR ADC)(130)는 상위 비트(MSB)와 하위 5비트를 포함하는 6비트의 신호를 출력한다. 다시 말해, 단일 비트 출력 축차 비교형 아날로그 디지털 변환부(Fine 1b/cycle SAR ADC(130)는 먼저, 부트 스트래핑 스위치쌍(113)을 통해 인가된 제1 및 제2 아날로그 신호(INP, INN)를 탑플레이트 샘플링하여 MSB를 생성한다. 그리고, 이를 이중 비트 출력 축차 비교형 아날로그 디지털 변환부(Coarse 2b/cycle SAR ADC)(120)로 전달한 후, 이중 비트 출력 축차 비교형 아날로그 디지털 변환부(Coarse 2b/cycle SAR ADC)(120)로부터 최상위 비트(MSB)를 제외한 6비트가 전달되면, 이들(상위 7비트)를 제외한 나머지 5비트를 출력한다.
이를 위해, 단일 비트 출력 축차 비교형 아날로그 디지털 변환부(Fine 1b/cycle SAR ADC(130)는 제3 커패시터 디지털 아날로그 변환기(CDAC3)(131)와, 비교기(132)와, 순차 비교 레지스터 로직(SAR Logic)(133)을 포함한다.
제3 커패시터 디지털 아날로그 변환기(CDAC3)(131)는 복수의 커패시터들을 포함하는 차동형 구조의 커패시터 어레이로 구현되어 양측(positive) 커패시터 어레이의 전압과 음측(negative) 커패시터 어레이의 전압을 출력한다. 특히, 제3 커패시터 디지털 아날로그 변환기(CDAC3)(131)는 부트 스트래핑 스위치쌍(113)을 통해 인가되는 제1 및 제2 아날로그 신호(INP, INN)에 대하여 탑 플레이트 샘플링(top plate sampling)을 수행하는데, 이를 위해 도 2에 예시된 바와 같이 구현하는 것이 바람직하다. 도 2는 본 발명의 일 실시 예에 따른 제3 커패시터 디지털 아날로그 변환기(CDAC3)(131)의 동작을 설명하기 위한 개략적인 블록도로서, 실시예의 간소한 설명을 위해서 최상위 비트와 하위 3비트를 출력하는 커패시터 디지털 변환기의 예를 도시하고 있다. 또한, 이중 비트 출력 축차 비교형 아날로그 디지털 변환부(Coarse 2b/cycle SAR ADC)(120)로부터 문턱 전압 변조 기술이 적용되지 않은 2비트를 수신하는 것으로 가정한다. 도 2를 참조하면, 예시된 커패시터 디지털 아날로그 변환기는 6개의 커패시터들(C1, C2, C3, C4, C5, C6)을 포함하는 두 개의 커패시터 어레이가 차동형 구조로 배치된다. 또한, 상기 커패시터 어레이를 구성하는 커패시터들(C1, C2, C3, C4, C5, C6)의 상부판(top plate)에 상기 제1 및 제2 아날로그 신호(INP, INN)가 직접 인가되고, 상기 커패시터들(C1, C2, C3, C4, C5, C6)의 하부판(bottom plate)에 공통모드 전압(Vcm) 또는 기준전압(Vref)이 인가된다. 즉, 제3 커패시터 디지털 아날로그 변환기(CDAC3)(131)가 샘플링 구간에 있는 경우 상기 커패시터들(C1, C2, C3, C4, C5, C6)의 하부판(bottom plate)에 공통모드 전압(Vcm)이 인가되고, 커패시터 디지털 아날로그 변환기가 비교 및 세틀링 구간에 있는 경우 상기 커패시터들(C1, C2, C3, C4, C5, C6)의 하부판(bottom plate)에 기준전압(Vref)이 인가된다.
이러한 구성을 갖는 커패시터 디지털 아날로그 변환기의 동작은 다음과 같다. 먼저, 부트스트래핑 스위치(110)로부터 입력신호(INP, INN)가 전달되면, 커패시터 디지털 아날로그 변환기 한 클록주기 동안 탑 플레이트 샘플링을 통해 커패시터들(C1, C2, C3, C4, C5, C6)에 입력전압을 저장한다. 그리고, 샘플링 주기가 종료된 직후, 비교기(132)는 곧 바로 샘플링된 입력 신호의 대소 관계를 비교하여 최상위비트(MSB)를 출력하고, 이는 순차 비교 레지스터(133)에 저장된다. 본 과정이 종료되면 커패시터 디지털 아날로그 변환기의 제1 동작이 종료된다. 본 발명의 단일 비트 출력 축차 비교형 아날로그 디지털 변환부(Fine 1b/cycle SAR ADC(130)의 제1 동작도 이와 같이 하여 종료된다. 그리고 상기 NSB를 수신한 이중 비트 출력 축차 비교형 아날로그 디지털 변환부(Coarse 2b/cycle SAR ADC)(120)로부터 출력된 6비트를 수신하면 본 발명의 단일 비트 출력 축차 비교형 아날로그 디지털 변환부(Fine 1b/cycle SAR ADC(130)의 제2 동작이 수행된다. 상기 제2 동작을 다시 도 2에 예시된 도면을 참조하여 간략히 설명하면 다음과 같다. 먼저, 커패시터 디지털 아날로그 변환기는 최상위 비트(MSB)에 의거하여 S1n 및 S1p가 연결될 값을 결정하고, 이중 비트 출력 축차 비교형 아날로그 디지털 변환부(Coarse 2b/cycle SAR ADC)(120)로부터 출력된 값에 의거하여 S2n 및 S2p/S3n 및 S3p가 연결될 값을 결정한다. 그리고, 이후부터는 종래의 축차 비교형 아날로그 디지털 변환기의 방식에 따라 S3n 및 S3p 이후의 스위치들이 연결될 값을 결정하여 하위 비트를 생성한다.
다시 도 1을 참조하면, 상기 설명한 바와 같이 제3 커패시터 디지털 아날로그 변환기(CDAC3)(131)에서 탑 플레이트 샘플링(top plate sampling)된 신호가 생성되면, 순차 비교 레지스터 로직(SAR Logic)(133)은 제4 비교기(132)를 통해, 상기 탑 플레이트 샘플링(top plate sampling)된 신호로부터 MSB를 도출하고, 이를 출력한다. 이는 1/2 클록 주기를 감소시키기 위한 것으로서, 이중 비트 출력 축차 비교형 아날로그 디지털 변환부(Coarse 2b/cycle SAR ADC)(120)는 상기 탑 플레이트 샘플링(top plate sampling)된 신호의 MSB 출력 신호에 응답하여 동작을 개시한다.
그리고, 이중 비트 출력 축차 비교형 아날로그 디지털 변환부(Coarse 2b/cycle SAR ADC)(120)로부터 최상위 비트(MSB)를 제외한 차상위 비트부터 n/2개의 비트까지(n은 본 발명의 저전력 고속 축차 비교형 아날로그 디지털 변환기의 해상도)가 전달되면, 제3 커패시터 디지털 아날로그 변환기(CDAC3)(131)는 나머지 비트들을 출력하기 위한 동작을 수행한다. 이때, 그 구체적인 처리 과정은 종래의 일반적인 절차를 따른다. 한편, 상기 이중 비트 출력 축차 비교형 아날로그 디지털 변환부(Coarse 2b/cycle SAR ADC)(120)에서 출력되는 비트의 수를 n/2개로 제한한 것은 바람직한 실시예를 설명하기 위한 것으로서, 본 발명이 이에 한정되지는 않는다. 예를 들어, 이중 비트 출력 축차 비교형 아날로그 디지털 변환부(Coarse 2b/cycle SAR ADC)(120)의 해상도 및 적용할 회로에 따라 그 숫자가 변경될 수도 있는 것이다.
제3 커패시터 디지털 아날로그 변환기(CDAC3)(131)의 단위 캐패시터는 제3 커패시터 디지털 아날로그 변환기(CDAC3)(131)의 노이즈 성능에 기초하여 그 용량을 결정할 수 있다. 도 2에 예시된 바와 같이 제3 커패시터 디지털 아날로그 변환기(CDAC3)(131)가 6비트의 디지털 신호를 출력하는 경우, 제3 커패시터 디지털 아날로그 변환기(CDAC3)(131)는 열잡음(thermal noise) 제약에 따라 6 비트 kT/C 노이즈 성능을 가질 수 있으며, 이는 제3 커패시터 디지털 아날로그 변환기(CDAC3)(131)의 열잡음이 6비트 전압 레벨 보다 작아야 함을 의미한다.
도 1 및 도 2를 참조하면, 제3 커패시터 디지털 아날로그 변환기(CDAC3)(131)의 뒷 단에 연결된 제4 비교기(132)는 제3 커패시터 디지털 아날로그 변환기(CDAC3)(131)의 양측(positive) 커패시터 어레이 전압과 음측(negative) 커패시터 어레이 전압을 비교한다. 이 때, 제4 비교기(132)는 저잡음 설계 기법을 따라야 하며, 1/f noise, clock feedthrough를 고려하여 설계하는 것이 바람직하다. 다시 말하면, 단일 비트 출력 축차 비교형 아날로그 디지털 변환부(Fine 1b/cycle SAR ADC(130)는 최하위 비트를 출력하기 때문에, 비교기의 저잡음 성능이 매우 중요한데, 이를 위해 비교기 회로에서 사이즈가 큰 모스펫(MOSFET)을 사용하는 것이 중요하며, 비교기의 로드에 커패시터를 추가적으로 부착하는 것이 바람직하다. 이 때, 사이즈가 큰 모스펫(MOSFET)을 사용하는 것은 모스펫(MOSFET)의 1/f 노이즈를 줄이기 위한 것이고, 로드 커패시턴스를 달아주는 것은 비교기이 모든 소자에서 발생되는 노이즈의 input-referred 노이즈를 감소시키기 위한 것이다.
순차 비교 레지스터 로직(SAR Logic)(133)은 제4 비교기(132)의 비교 결과에 의거하여, 입력 전압에 대한 디지털 코드를 생성하고, 제3 커패시터 디지털 아날로그 변환기(CDAC3)(131)의 동작을 제어한다. 특히, 순차 비교 레지스터 로직(SAR Logic)(133)은 이중 비트 출력 축차 비교형 아날로그 디지털 변환부(Coarse 2b/cycle SAR ADC)(120)의 출력 데이터에 의거하여, 제3 커패시터 디지털 아날로그 변환기(CDAC3)(131)를 세틀링(settling)하고, 남은 비트들을 출력할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 저전력 고속 축차 비교형 아날로그 디지털 변환기의 동작을 클럭의 구간에 대입하여 설명하기 위한 도면이다. 본 발명의 일 실시 예에 따른 저전력 고속 축차 비교형 아날로그 디지털 변환기는 비동기적 방법을 따르기 때문에 고속의 외부 클록을 사용하지 않지만, 샘플링 속도의 증가를 설명하기 위해 도 3에서는 동기적 방법을 차용하여 본 발명의 저전력 고속 축차 비교형 아날로그 디지털 변환기의 동작을 설명하고자 한다. 또한, 도 3에서는 본 발명의 저전력 고속 축차 비교형 아날로그 디지털 변환기가 12비트의 해상도를 갖는 경우의 예를 설명하고 있다.
도 1 및 도 3을 참조하면, 본 발명의 저전력 고속 축차 비교형 아날로그 디지털 변환기(100)는 총 D1~D4 구간에서 동작을 하게 되며, 모든 주기가 완료되었을 경우, 각 과정들을 지속적으로 반복 수행한다.
먼저, D1 구간에서는, 한 클럭 주기 동안, 도 1의 부트 스트래핑부(110)를 동작시킨다. 이는 이중 비트 출력 축차 비교형 아날로그 디지털 변환부(Coarse 2b/cycle SAR ADC)(120)와, 단일 비트 출력 축차 비교형 아날로그 디지털 변환부(Fine 1b/cycle SAR ADC(130)에 포함된 캐패시터 디지털 아날로그 변환기들(CDAC1, CDAC2, CDAC3)이 입력신호를 샘플링할 수 있도록 하기 위함이다. 즉, 제3 커패시터 디지털 아날로그 변환기(CDAC3)(131)는 세틀링 과정 없이 탑 플레이트 샘플링된 신호로부터 제4 비교기(132)가 MSB를 출력하도록 함으로써, 반 클럭 주기 동안 MSB를 생성할 수 있고, 이로 인해, 한 클럭 주기에 한 비트를 출력해야 하는 종래 기술에 비해 반 클럭 주기가 절감되는 효과가 발생한다.
D2 구간에서는, 반 클럭 주기 동안, 단일 비트 출력 축차 비교형 아날로그 디지털 변환부(Fine 1b/cycle SAR ADC(130)의 순차 비교 레지스터 로직(SAR Logic)(133)이, 제3 커패시터 디지털 아날로그 변환기(CDAC3)(131)에서 탑 플레이트 샘플링된 신호로부터, MSB를 출력한다. 이는 제3 커패시터 디지털 아날로그 변환기(CDAC3)(131)가 세틀링(settling)하는데 필요한 1/2 클록 주기을 제거함으로써, 전체 동작 시간에서 1/2 클록 주기를 감소시키기 위함이다.
D3 구간에서는, 이중 비트 출력 축차 비교형 아날로그 디지털 변환부(Coarse 2b/cycle SAR ADC)(120)가 동작한다. 이 때, 이중 비트 출력 축차 비교형 아날로그 디지털 변환부(Coarse 2b/cycle SAR ADC)(120)는 2b/cycle 구조와 문턱 전압이 변조되는 비교기들을 채택함으로써, 6비트를 출력하고자 하는 경우 처음 2비트와 그 다음 2비트 생성시, 각각 한 클럭 주기씩 소요되고, 마지막 2비트 생성시 반 클럭 주기가 소요되어 2.5 클록 주기가 소요된다. 이는 처음 2비트와 그 다음 2비트 생성시에는, 제1 및 제2 커패시터 디지털 아날로그 변환기(CDAC1, CDAC2)(121, 122)의 세틀링을 위한 반 클럭 주기와 제1 내지 제3 비교기(123, 124, 125) 동작을 위한 반 클럭 주기가 소요되어 각각 한 클럭 주기가 소요되지만, 마지막 2비트 생성시에는 제1 내지 제3 비교기(123, 124, 125)의 입력부에 의도적으로 오프셋을 생성함으로써 제1 및 제2 커패시터 디지털 아날로그 변환기(CDAC1, CDAC2)(121, 122)의 세틀링 과정을 생략할 수 있기 때문이다.
D4 구간에서는, 단일 비트 출력 축차 비교형 아날로그 디지털 변환부(Fine 1b/cycle SAR ADC(130)가 동작한다. 이 때, 본 발명의 저전력 고속 축차 비교형 아날로그 디지털 변환기가 12비트의 해상도를 가지므로, 단일 비트 출력 축차 비교형 아날로그 디지털 변환부(Fine 1b/cycle SAR ADC(130)가 6비트를 출력하여야 하는데, D2 구간에서 이미 MSB 1비트를 출력하였으므로, D4 구간에서는 5비트만을 출력하면된다. 이를 위해, 단일 비트 출력 축차 비교형 아날로그 디지털 변환부(Fine 1b/cycle SAR ADC(130)는 이중 비트 출력 축차 비교형 아날로그 디지털 변환부(Coarse 2b/cycle SAR ADC)(120)의 출력 6비트 데이터를 받아, 제3 커패시터 디지털 아날로그 변환기(CDAC3)(131)를 세틀링(settling)시킨 후에, 남은 5비트를 출력한다. 이 구간에서는 종래의 축차 비교형 아날로그 디지털 변환기의 동작 방법을 따른다.
일반적으로 종래의 축차 비교형 아날로그 디지털 변환기는 12비트를 출력하기 위해서 샘플링 페이즈를 포함하여, 총 13클록 주기가 필요하였다. 하지만 본 발명에서는 단일/이중 비트 출력 혼용 구조를 사용하여 3클록 주기를, 탑 플레이트 샘플링을 적용한 MSB 다이렉트 출력 기법을 적용하여 0.5클록 주기를, 비교기 문턱 전압 변조 기술을 적용하여 0.5클록 주기를 각각 감소시킬 수 있었다. 즉, 도 3에 예시된 바와 같이 12비트를 출력하기 위해, 본 발명을 적용할 경우 9클럭 주기만이 소요됨을 알 수 있다.
도 4는 본 발명의 일 실시 예에 따른 아날로그 변환 과정에 대한 처리 흐름도이다. 도 1 및 도 4를 참조하면, 본 발명의 일 실시 예에 따른 저전력 고속 축차 비교형 아날로그 디지털 변환기(100)를 이용한 아날로그 디지털 변환 방법은 다음과 같다.
먼저, 단계 S110에서는, 입력 전압이 인가된다. 즉, 부트 스트래핑부(110)로 제1 및 제2 아날로그 신호(INP, INN)가 입력된다. 이 때, 상기 제1 및 제2 아날로그 신호(INP, INN)는 차동 신호이다.
단계 S120에서는, 제1 및 제2 아날로그 신호(INP, INN)의 입력에 응답하여, 단일 비트 출력 축차 비교형 아날로그 디지털 변환부(Fine 1b/cycle SAR ADC(130)의 제3 커패시터 디지털 아날로그 변환기(CDAC3)(131)가 탑 플레이트 샘플링(top plate sampling)을 수행한다.
단계 S130에서는, 단일 비트 출력 축차 비교형 아날로그 디지털 변환부(Fine 1b/cycle SAR ADC(130)의 순차 비교 레지스터 로직(SAR Logic)(133)이 상기 탑 플레이트 샘플링(top plate sampling)된 신호의 MSB를 출력한다.
단계 S140에서는, 단계 S130의 MSB 출력에 응답하여, 이중 비트 출력 축차 비교형 아날로그 디지털 변환부(Coarse 2b/cycle SAR ADC)(120)가 동작한다. 즉, 이중 비트 출력 축차 비교형 아날로그 디지털 변환부(Coarse 2b/cycle SAR ADC)(120)가 상기 제1 및 제2 아날로그 신호(INN, INP)에 대하여 한 클럭 주기 구간 마다 2비트의 디지털 신호를 출력한다. 이를 위한, 이중 비트 출력 축차 비교형 아날로그 디지털 변환부(Coarse 2b/cycle SAR ADC)(120)의 구체적인 동작은 도 1 내지 도 3을 참조하여 설명한 바와 같다.
단계 S150에서는, 단일 비트 출력 축차 비교형 아날로그 디지털 변환부(Fine 1b/cycle SAR ADC(130)가 동작한다. 즉, 이중 비트 출력 축차 비교형 아날로그 디지털 변환부(Coarse 2b/cycle SAR ADC)(120)의 출력 신호에 응답하여, 상기 제1 및 제2 아날로그 신호(INN, INP)에 대한 디지털 신호를 한 클럭 주기 구간 마다 1비트씩 출력한다. 이를 위해, 단일 비트 출력 축차 비교형 아날로그 디지털 변환부(Fine 1b/cycle SAR ADC(130)는 이중 비트 출력 축차 비교형 아날로그 디지털 변환부(Coarse 2b/cycle SAR ADC)(120)에서 출력된 데이터에 의거하여, 제3 커패시터 디지털 아날로그 변환기(CDAC3)(131)를 세틀링(settling)한 후, 상기 단계 S130에서 출력한 MSB를 제외한 나머지 비트들을 출력하는 것이 바람직하다. 이를 위한, 단일 비트 출력 축차 비교형 아날로그 디지털 변환부(Coarse 1b/cycle SAR ADC)(130)의 구체적인 동작은 도 1 내지 도 3을 참조하여 설명한 바와 같다.
이 때, 본 발명의 저전력 고속 축차 비교형 아날로그 디지털 변환기(100)가 12비트의 해상도를 가지는 경우, 이중 비트 출력 축차 비교형 아날로그 디지털 변환부(Coarse 2b/cycle SAR ADC)(120)와 단일 비트 출력 축차 비교형 아날로그 디지털 변환부(Fine 1b/cycle SAR ADC(130) 각각에서 6비트씩의 디지털 신호를 출력한다.
상술한 예시적인 시스템에서, 방법들은 일련의 단계 또는 블록으로써 순서도를 기초로 설명되고 있지만, 본 발명은 단계들의 순서에 한정되는 것은 아니며, 어떤 단계는 상술한 바와 다른 단계와 다른 순서로 또는 동시에 발생할 수 있다.
또한, 당업자라면 순서도에 나타낸 단계들이 배타적이지 않고, 다른 단계가 포함되거나 순서도의 하나 또는 그 이상의 단계가 본 발명의 범위에 영향을 미치지 않고 삭제될 수 있음을 이해할 수 있을 것이다.

Claims (16)

  1. 저전력 고속 축차 비교형 아날로그 디지털 변환기에 있어서,
    제1 및 제2 아날로그 신호를 입력받는 부트 스트래핑부;
    상기 부트 스트래핑부를 통해 인가되는 제1 및 제2 아날로그 신호에 대하여 한 클럭 주기 구간 마다 2비트의 디지털 신호를 출력하는 이중 비트 출력 축차 비교형 아날로그 디지털 변환부; 및
    상기 부트 스트래핑부를 통해 인가되는 제1 및 제2 아날로그 신호에 대하여 한 클럭 주기 구간 마다 1비트의 디지털 신호를 출력하는 단일 비트 출력 축차 비교형 아날로그 디지털 변환부를 포함하고,
    상기 이중 비트 출력 축차 비교형 아날로그 디지털 변환부는
    복수의 커패시터들을 포함하는 차동형 구조의 커패시터 어레이로 구현되어 양측(positive) 커패시터 어레이의 전압과 음측(negative) 커패시터 어레이의 전압을 각각 출력하는 제1 및 제2 커패시터 디지털 아날로그 변환기;
    상기 제1 커패시터 디지털 아날로그 변환기의 양측(positive) 커패시터 어레이 전압과 음측(negative) 커패시터 어레이 전압을 비교하는 제1 비교기;
    상기 제1 커패시터 디지털 아날로그 변환기의 양측(positive) 커패시터 어레이 전압과 상기 제2 커패시터 디지털 아날로그 변환기의 음측(negative) 커패시터 어레이 전압을 비교하는 제2 비교기;
    상기 제2 커패시터 디지털 아날로그 변환기의 양측(positive) 커패시터 어레이 전압과 음측(negative) 커패시터 어레이 전압을 비교하는 제3 비교기; 및
    상기 제1 내지 제3 비교기의 비교 결과에 의거하여, 입력 전압에 대한 디지털 코드를 생성하고, 상기 제1 및 제2 커패시터 디지털 아날로그 변환기의 동작을 제어하는 제1 순차 비교 레지스터 로직을 포함하는 것을 특징으로 하는 저전력 고속 축차 비교형 아날로그 디지털 변환기.
  2. 제1항에 있어서, 상기 부트 스트래핑부는
    제1 내지 제3 부트 스트래핑 스위치쌍들을 포함하되,
    상기 제1 및 제2 부트 스트래핑 스위치쌍들은
    상기 이중 비트 출력 축차 비교형 아날로그 디지털 변환부로 상기 제1 및 제2 아날로그 신호를 인가하고,
    상기 제3 부트 스트래핑 스위치쌍은
    상기 단일 비트 출력 축차 비교형 아날로그 디지털 변환부로 상기 제1 및 제2 아날로그 신호를 인가하는 것을 특징으로 하는 저전력 고속 축차 비교형 아날로그 디지털 변환기.
  3. 제1항에 있어서, 상기 제1 및 제2 아날로그 신호는
    차동 신호인 것을 특징으로 하는 저전력 고속 축차 비교형 아날로그 디지털 변환기.
  4. 삭제
  5. 제1항에 있어서, 상기 제1 비교기는
    문턱 전압 변조가 가능한 것을 특징으로 하는 저전력 고속 축차 비교형 아날로그 디지털 변환기.
  6. 제1항에 있어서, 상기 제2 비교기는
    문턱 전압 변조가 가능한 것을 특징으로 하는 저전력 고속 축차 비교형 아날로그 디지털 변환기.
  7. 제1항에 있어서, 상기 제3 비교기는
    문턱 전압 변조가 가능한 것을 특징으로 하는 저전력 고속 축차 비교형 아날로그 디지털 변환기.
  8. 제1항에 있어서, 상기 단일 비트 출력 축차 비교형 아날로그 디지털 변환부는
    복수의 커패시터들을 포함하는 차동형 구조의 커패시터 어레이로 구현되어 양측(positive) 커패시터 어레이의 전압과 음측(negative) 커패시터 어레이의 전압을 출력하는 제3 커패시터 디지털 아날로그 변환기;
    상기 제3 커패시터 디지털 아날로그 변환기의 양측(positive) 커패시터 어레이 전압과 음측(negative) 커패시터 어레이 전압을 비교하는 제4 비교기; 및
    상기 제4 비교기의 비교 결과에 의거하여, 입력 전압에 대한 디지털 코드를 생성하고, 상기 제3 커패시터 디지털 아날로그 변환기의 동작을 제어하는 제2 순차 비교 레지스터 로직을 포함하는 것을 특징으로 하는 저전력 고속 축차 비교형 아날로그 디지털 변환기.
  9. 제8항에 있어서, 상기 제3 커패시터 디지털 아날로그 변환기는
    상기 커패시터 어레이를 구성하는 커패시터들의 상부판에 상기 부트 스트래핑부를 통해 인가되는 제1 및 제2 아날로그 신호가 직접 인가되고, 상기 커패시터들의 하부판에 기준전압이 인가되어 탑 플레이트 샘플링을 수행하는 것을 특징으로 하는 저전력 고속 축차 비교형 아날로그 디지털 변환기.
  10. 제9항에 있어서, 상기 제2 순차 비교 레지스터 로직은
    상기 제4 비교기를 통해, 상기 탑 플레이트 샘플링된 신호로부터 MSB를 출력하는 것을 특징으로 하는 저전력 고속 축차 비교형 아날로그 디지털 변환기.
  11. 제10항에 있어서, 상기 이중 비트 출력 축차 비교형 아날로그 디지털 변환부는
    상기 샘플링된 신호의 MSB 출력 신호에 응답하여 동작을 개시하는 것을 특징으로 하는 저전력 고속 축차 비교형 아날로그 디지털 변환기.
  12. 제10항에 있어서, 상기 제2 순차 비교 레지스터 로직은
    상기 이중 비트 출력 축차 비교형 아날로그 디지털 변환부의 출력 데이터에 의거하여, 상기 제3 커패시터 디지털 아날로그 변환기를 세틀링(settling)하고, 상기 제4 비교기를 통해, 상기 MSB 및 상기 이중 비트 출력 축차 비교형 아날로그 디지털 변환기가 출력한 비트를 제외한 나머지 비트들을 출력하는 것을 특징으로 하는 저전력 고속 축차 비교형 아날로그 디지털 변환기.
  13. 제8항에 있어서, 상기 제3 커패시터 디지털 아날로그 변환기는
    단위 커패시터의 용량은 상기 제3 커패시터 디지털 아날로그 변환기의 노이즈 성능에 기초하여 결정하는 것을 특징으로 하는 저전력 고속 축차 비교형 아날로그 디지털 변환기.
  14. 단일 비트를 출력하는 축차 비교형 아날로그 디지털 변환기와, 이중 비트를 출력하는 축차 비교형 아날로그 디지털 변환기를 혼용하는 저전력 고속 축차 비교형 아날로그 디지털 변환기를 이용한 아날로그 디지털 변환 방법에 있어서,
    제1 및 제2 아날로그 신호의 입력에 응답하여, 탑 플레이트 샘플링을 수행하는 단계;
    상기 탑 플레이트 샘플링된 신호의 MSB를 출력하는 단계;
    상기 탑 플레이트 샘플링된 신호의 MSB가 출력되면, 상기 제1 및 제2 아날로그 신호에 대하여 한 클럭 주기 구간 마다 2비트의 디지털 신호를 출력하는 이중 비트 출력 축차 비교형 아날로그 디지털 변환 단계; 및
    상기 이중 비트 출력 축차 비교형 아날로그 디지털 변환 결과가 출력되면, 상기 제1 및 제2 아날로그 신호에 대하여 한 클럭 주기 구간 마다 1비트의 디지털 신호를 출력하는 단일 비트 출력 축차 비교형 아날로그 디지털 변환 단계를 포함하고,
    상기 이중 비트 출력 축차 비교형 아날로그 디지털 변환 단계는
    제1 및 제2 커패시터 디지털 아날로그 변환기가 복수의 커패시터들을 포함하는 차동형 구조의 커패시터 어레이로 구현되어 양측(positive) 커패시터 어레이의 전압과 음측(negative) 커패시터 어레이의 전압을 각각 출력하는 단계;
    제1 비교기가 상기 제1 커패시터 디지털 아날로그 변환기의 양측(positive) 커패시터 어레이 전압과 음측(negative) 커패시터 어레이 전압을 비교하는 단계;
    제2 비교기가 상기 제1 커패시터 디지털 아날로그 변환기의 양측(positive) 커패시터 어레이 전압과 상기 제2 커패시터 디지털 아날로그 변환기의 음측(negative) 커패시터 어레이 전압을 비교하는 단계;
    제3 비교기가 상기 제2 커패시터 디지털 아날로그 변환기의 양측(positive) 커패시터 어레이 전압과 음측(negative) 커패시터 어레이 전압을 비교하는 단계; 및
    제1 순차 비교 레지스터 로직이 상기 제1 내지 제3 비교기의 비교 결과에 의거하여, 입력 전압에 대한 디지털 코드를 생성하고, 상기 제1 및 제2 커패시터 디지털 아날로그 변환기의 동작을 제어하는 단계를 포함하는 것을 특징으로 하는 아날로그 디지털 변환 방법.
  15. 제14항에 있어서, 상기 탑 플레이트 샘플링된 신호의 MSB 출력 단계는
    상기 단일 비트를 출력하는 축차 비교형 아날로그 디지털 변환기에서 수행하는 것을 특징으로 하는 아날로그 디지털 변환 방법.
  16. 제14항에 있어서, 상기 단일 비트 출력 축차 비교형 아날로그 디지털 변환 단계는
    상기 이중 비트 출력 축차 비교형 아날로그 디지털 변환 단계에서 출력된 데이터에 의거하여, 상기 단일 비트 축차 비교형 아날로그 디지털 변환을 위한 커패시터 디지털 아날로그 변환장치를 세틀링하는 단계; 및
    상기 MSB 출력 단계에서 출력한 MSB 및 상기 이중 비트 출력 축차 비교형 아날로그 디지털 변환 단계에서 출력한 비트를 제외한 나머지 비트들을 출력하는 단계를 포함하는 것을 특징으로 하는 아날로그 디지털 변환 방법.
KR1020150063727A 2015-05-07 2015-05-07 저전력 고속 축차 비교형 아날로그 디지털 변환기 및 그 변환 방법 KR101670440B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150063727A KR101670440B1 (ko) 2015-05-07 2015-05-07 저전력 고속 축차 비교형 아날로그 디지털 변환기 및 그 변환 방법
US15/007,368 US9467161B1 (en) 2015-05-07 2016-01-27 Low-power, high-speed successive approximation register analog-to-digital converter and conversion method using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150063727A KR101670440B1 (ko) 2015-05-07 2015-05-07 저전력 고속 축차 비교형 아날로그 디지털 변환기 및 그 변환 방법

Publications (1)

Publication Number Publication Date
KR101670440B1 true KR101670440B1 (ko) 2016-10-28

Family

ID=57046666

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150063727A KR101670440B1 (ko) 2015-05-07 2015-05-07 저전력 고속 축차 비교형 아날로그 디지털 변환기 및 그 변환 방법

Country Status (2)

Country Link
US (1) US9467161B1 (ko)
KR (1) KR101670440B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109802679A (zh) * 2018-12-05 2019-05-24 西安电子科技大学 一种基于电源电压的超低功耗逐次逼近模数转换器

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2017168502A1 (ja) * 2016-03-28 2019-01-31 オリンパス株式会社 Ａｄ変換器およびイメージセンサ
US9735794B1 (en) * 2016-12-30 2017-08-15 Texas Instruments Incorporated Analog-to-digital converter with an increased resolution first stage
KR102441025B1 (ko) 2017-12-06 2022-09-05 삼성전자주식회사 반도체 장치 및 그 동작 방법
CN110865373B (zh) * 2019-07-08 2021-10-22 中国空间技术研究院 一种基于熵的单通道合成孔径雷达动目标检测方法
GB2605466A (en) * 2021-06-21 2022-10-05 Nordic Semiconductor Asa Error-feedback SAR-ADC
CN118041366A (zh) * 2024-04-12 2024-05-14 之江实验室 三比较器模数转换器芯片、信号采集系统和信号处理方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070115159A1 (en) * 2005-11-18 2007-05-24 Fujitsu Limited Analog-to-digital converter
US20110304490A1 (en) * 2010-06-11 2011-12-15 Texas Instruments Incorporated Low power comparator for use in sar adcs
JP2014513496A (ja) * 2011-05-04 2014-05-29 日本テキサス・インスツルメンツ株式会社 ゼロパワーサンプリングｓａｒａｄｃ回路及び方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100546412B1 (ko) * 2004-06-04 2006-01-26 삼성전자주식회사 디지털-아날로그 변환기와 디지털-아날로그 변환 방법
US8130133B2 (en) * 2010-07-27 2012-03-06 Linear Technology Corporation A/D converter using isolation switches
EP2421155B1 (en) * 2010-08-02 2013-07-03 Fraunhofer-Gesellschaft zur Förderung der Angewandten Forschung e.V. A hybrid analog-to-digital converter, an image sensor and a method for providing a plurality of ditigal signals
US8933385B2 (en) * 2012-07-06 2015-01-13 Omnivision Technologies, Inc. Hybrid analog-to-digital converter having multiple ADC modes

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070115159A1 (en) * 2005-11-18 2007-05-24 Fujitsu Limited Analog-to-digital converter
US20110304490A1 (en) * 2010-06-11 2011-12-15 Texas Instruments Incorporated Low power comparator for use in sar adcs
JP2014513496A (ja) * 2011-05-04 2014-05-29 日本テキサス・インスツルメンツ株式会社 ゼロパワーサンプリングｓａｒａｄｃ回路及び方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109802679A (zh) * 2018-12-05 2019-05-24 西安电子科技大学 一种基于电源电压的超低功耗逐次逼近模数转换器
CN109802679B (zh) * 2018-12-05 2021-01-05 西安电子科技大学 一种基于电源电压的超低功耗逐次逼近模数转换器

Also Published As

Publication number Publication date
US9467161B1 (en) 2016-10-11

Similar Documents

Publication Publication Date Title
KR101670440B1 (ko) 저전력 고속 축차 비교형 아날로그 디지털 변환기 및 그 변환 방법
US8599059B1 (en) Successive approximation register analog-digital converter and method for operating the same
US8390501B2 (en) Successive approximation register ADC with a window predictive function
US9685973B2 (en) Successive approximation register (SAR) analog-to-digital converting circuit and method thereof
TWI454064B (zh) 具輔助預測電路之逐漸趨近式類比數位轉換器及其方法
US10250277B1 (en) SAR-type analog-digital converter using residue integration
US9331706B1 (en) High-speed analog-to-digital conversion system with flash assisted parallel SAR architecture
EP3090488B1 (en) Combining a coarse adc and a sar adc
KR102289432B1 (ko) 연속적인 근사 레지스터 아날로그 디지털 변환 장치
US10484000B2 (en) Analog-to-digital converters
KR102017310B1 (ko) 연속근사 레지스터 아날로그 디지털 변환기 및 그것의 동작 방법
US8514123B2 (en) Compact SAR ADC
KR20060052937A (ko) 공간 효율적 저전력 주기적 ａ／ｄ 변환기
US20130285843A1 (en) Multi-bit per cycle successive approximation register adc
KR101603892B1 (ko) 연속 근사 아날로그 디지털 변환기의 변환 방법
TWI479806B (zh) 類比至數位轉換系統
US7675450B1 (en) Digital-to-analog converter (DAC) for high frequency and high resolution environments
US7573417B2 (en) Multi-bit per stage pipelined analog to digital converters
CN106656190B (zh) 连续逼近式模拟数字转换电路及其方法
Kim et al. An energy-efficient dual sampling SAR ADC with reduced capacitive DAC
KR101568228B1 (ko) 전하 공유와 전하 재분배를 기반으로 한 저전력 아날로그 디지털 변환기 및 그 방법
KR101899012B1 (ko) 축차 비교형 아날로그-디지털 변환기 및 이를 포함하는 cmos 이미지 센서
CN114448439B (zh) 一种基于tdc的两步式逐次逼近型模数转换器
TWI717900B (zh) 循續漸近式類比至數位轉換器及其參考漣波抑制電路
CN111295843B (zh) 具有至少三条采样信道的流水线模数转换器

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20191017

Year of fee payment: 4