CN114448439B - 一种基于tdc的两步式逐次逼近型模数转换器 - Google Patents

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Abstract

本发明属于模拟数字转换技术领域，具体涉及一种基于TDC的两步式逐次逼近型模数转换器。本发明采用时序重叠的VTC和TDC，提高了量化速率；对TDC量化后的时间残差进行放大并再次量化，在几乎不增牺牲其他性能的前提下提高了一位精度。本发明对比传统的基于TDC的两步式逐次逼近型模数转换器，以增加两个延时单元的方式实现了0.5LSB的精度，增加了ADC精度，同时并合并了VTC和TDC的时序，在不提高硬件要求的条件下，有效提高了ADC的速度。

Description

一种基于TDC的两步式逐次逼近型模数转换器
技术领域
本发明属于模拟数字转换技术领域，具体涉及一种基于TDC的两步式逐次逼近型模数转换器。
背景技术
逐次逼近型（SAR）模数转换器（ADC）凭借着其较低的功耗以及较小的芯片面积，成为中等分辨率以及中等带宽ADC研究中的热门。然而，由于量化过程需要逐次进行，因此速度难以提升，同时随着分辨率的提高，比较器的功耗呈指数级增长。
时间数字转换器（TDC）能够不依赖比较器实现对时间的量化，将TDC和SAR ADC通过电压时间转换器（VTC）结合起来的的两步式数模转换器能够放松对比较器性能的要求并实现流水线量化。
然而传统基于TDC的两步式SAR ADC在SAR ADC完成量化后，VTC需要占用一定时间先将残差信号转换成时域信号，才能用TDC进行量化，限制了该结构的速度提升。另外，由于VTC和TDC之间存在的增益失配，将导致非线性，限制ADC的动态性能。
发明内容
针对上述存在问题或不足，为解决现有两步式SAR ADC存在量化速率和动态性能相对较差的问题，本发明提供了一种基于TDC的两步式逐次逼近型模数转换器。
一种基于TDC的两步式逐次逼近型模数转换器，如图1所示（只画出正端，负端与正端结构相同），包括：DAC电容阵列、比较器1、SAR逻辑、残差放大器、TDC模块和码值重组逻辑。
所述DAC电容阵列包括两组M位二进制开关电容和Dummy电容Ct，M表示SAR量化位数与电容位数相同，按权重由低到高依次给M个电容编号为C1、C2、……、CM；DAC电容阵列中的各电容上极板均连接共模电压Vcm，各电容的下极板通过开关阵列分别连接输入信号Vi、参考高电压Vref和参考低电压GND；共模电压Vcm的电压值为参考高电压Vref的电压值的一半。
所述比较器1由时钟CKC控制，用以产生M位SAR量化码；其正负输入端分别接正负DAC电容阵列，输出端接SAR逻辑。
所述SAR逻辑，根据比较器1输出结果切换DAC电容阵列下极板开关，实现SAR量化。同时储存M位SAR量化码用于码值重组。
所述残差放大器由时钟CKA控制，提供稳定的增益，其输入端连接DAC电容阵列，输出端连接残差电容Cr，将DAC量化残差电压放大后保存在电容Cr上。
所述TDC模块包含电流源、延时链、TDC逻辑和比较器2，实现N+1位的TDC量化输出，N表示TDC的初步量化位数。其中，电流源由时钟CKD控制，连接残差电容实现电压域到时域的转换；延时链也由时钟CKD控制，由2N+3个延时单元串联组成，产生方波信号控制比较器2输出2N+3个TDC量化码，TDC量化码是温度计码，后续需要转换成N+1位二进制码。TDC逻辑则储存TDC量化码用于码值重组，同时根据码值变化产生信号CKTL控制电流源切换。
所述码值重组逻辑，在TDC模块量化完成后，将M位SAR量化码值和2N+3位TDC量化码值重新组合成M+N+1位二进制码。
进一步的，所述电流源和延时链选用相同尺寸的绝缘栅型场效应晶体管（MOSFET），以减小PVT对TDC中电流源和延时链失配造成的负面影响。
进一步的，所述DAC电容阵列采用较小的单位电容以提高SAR量化速度。
上述基于TDC的两步式逐次逼近型模数转换器，其控制逻辑：
步骤1：SAR ADC采样、量化操作。在DAC电容阵列采样开关ϕs导通期间，DAC电容阵列将输入信号Vip采样到DAC电容阵列的下极板。采样完成后ϕs关闭，时钟CKc控制比较器1和SAR逻辑对输入信号进行正常量化，在SAR 量化结束之后，DAC电容阵列的上极板产生残差电压Vr。
步骤2：残差电压的放大。残差电压Vr产生后，时钟CKc控制比较器1关闭，时钟CKA控制残差放大器开始工作，放大残差电压Vr并保存在电容Cr上。
步骤3：时间的初步量化。残差电压Vr完成放大后，时钟CKA控制残差放大器停止工作；时钟CKD控制电流源开始对残差电容Cr进行放电，同时控制延时链开始工作，产生时钟CKT，控制比较器2开始工作。
若正端电压高于负端电压，只对正端残差电容Cr放电，比较器2通过时钟CKT不断对正负端残差电容上的电压进行比较并由TDC逻辑保存比较结果，直至结果跳变，初步量化完成。
若正端电压低于负端电压，只对负端残差电容Cr放电，比较器2通过时钟CKT不断对正负端残差电容上的电压进行比较并由TDC逻辑保存比较结果，直至结果跳变，初步量化完成。
步骤4：时间残差的量化。比较器2比较结果跳变后，TDC逻辑产生信号CKTL控制电流源切换，正端残差电容停止放电，负端残差电容由电流源0.5Id进行放电，比较器2仍以相同的频率不断对正负残差电容上的电压进行比较并输出时间残差的量化码值，其包括1位时间残差量化码和1位量化完成标识码，并由TDC逻辑保存。
图2显示了TDC量化实现0.5LSB精度的示意图。需要量化的时间为Tq，TDC初步量化完成后，时间残差为1-Tr，随后对负端电压Vn以0.5Id的电流进行放电，则放电至Vp=Vn的时间为2Tr。因为LSBt<2Tr<2LSBt，根据放电时间的不同输出码值01或11，第一位为0表示Tr>0.5LSBt，第一位为1表示Tr<0.5LSBt，第二位是量化结束标识码恒为1，由此量化时间残差，实现了0.5LSBt的精度。
步骤5：码值重组。两步式ADC量化码由M位SAR量化码和2N+3位TDC量化码组合，其中TDC量化码包括1位跳变码，1位结束标识码和1位0.5LSB二进制码，跳变码和结束标识码不参与码值重组。将TDC量化码转换成N+1位2进制码，和M位SAR量化码拼接重组成M+N+1位ADC二进制量化码。
时间残差放大的原理是，以电流源Id对电容Cr进行放电，理想情况下，电容上的残差电压Vr是线性变化的。如果Id变化，Vr的时间特性曲线会有不同的斜率。图3显示了不同电流Id下，残差电压Vr随时间的变化。如果Id=I0，Vr从V0到Vref的时间是t0。如果Id=I0/n，Vr从V0到Vref的时间是n*t0，由此实现时间上的n倍放大。
传统结构在时序上是先通过VTC把SAR ADC级量化残差转换为时域信号后再进行TDC量化，即VTC和TDC量化在时域上是串行的，本发明采用时序重叠的VTC和TDC，提高了量化速率。同时，传统结构想要实现更高的精度，需要进一步缩减TDC延时单元的延时或者减小VTC放电电流Id；前者需要更大的功耗开销，后者需要分配更多的时间给VTC。本发明对TDC量化后的时间残差进行放大并再次量化，在几乎不增牺牲其他性能的前提下提高了一位精度。
综上所述，本发明对比传统的基于TDC的两步式逐次逼近型模数转换器，以增加两个延时单元的方式实现了0.5LSB的精度，增加了ADC精度，同时并合并了VTC和TDC的时序，在不提高硬件要求的条件下，有效提高了ADC的速度。
附图说明
图1为本发明的正端电路结构图；
图2为本发明的TDC量化示意图；
图3为本发明的VTC功能图；
图4为实施例的正端电路结构图；
图5为实施例的TDC量化示意图。
具体实施方式
下面结合具体实施例和附图，对本发明做进一步的详细说明。需要说明的是：实施案例中的参数并不影响本发明的一般性。
如图1所示，一种基于TDC的两步式逐次逼近型模数转换器，实现7位的ADC，具体为3位SAR量化加4位TDC量化。即本实施例中SAR量化M位，M=3，TDC量化N+1位，N=3，如图4所示，包括DAC电容阵列、比较器1、SAR逻辑、残差放大器、TDC模块和码值重组逻辑。本实施例用如图2所示的TDC实现对4.2LSBt的量化，具体量化时序如图5。
步骤1：传统SAR ADC采样、量化操作。在DAC电容阵列采样开关ϕs导通期间，DAC电容阵列将输入信号Vip采样到DAC电容阵列的下极板。采样完成后ϕs关闭，时钟CKc控制比较器1和SAR逻辑对输入信号进行正常量化，在SAR 量化结束之后，DAC电容阵列的上极板产生残差电压Vr，同时SAR逻辑储存了高3位量化结果。
步骤2：残差电压的放大。残差电压Vr产生后，时钟CKc控制比较器1关闭，时钟CKA控制残差放大器开始工作，放大残差电压Vr并保存在电容Cr上。
步骤3：时间的初步量化。
首先初步量化4个LSBt，以正端电压高于负端电压为例，时钟CKD控制正端电压Vp放电时间为5个LSBt，连续时间过零比较器2不断对正端电压Vp和负端电压Vn进行比较，TDC逻辑保存结果，最终输出5个温度计码11110，其中包括1个跳变码0，初步量化完成。选用连续时间过零比较器以降低功耗和面积。
步骤4：时间残差的量化。这一步开始量化剩余0.2个LSBt的时间残差。跳变码值0产生时，码值跳变产生信号CKTL控制正端电容停止放电，负端电容由电流源0.5Id进行放电，如图3所示，0.5Id放电时间将是Id放电时间的两倍，由此将0.8LSBt放大为1.6LSBt，实现时间残差的放大。TDC逻辑继续保存过零比较器的输出码。这些码值分别为表示0.5LSB精度的码值0，和量化结束标识码1。最终TDC量化码为1111001。
步骤5：码值重组。ADC量化码由3位SAR量化码和7位TDC量化码组合，其中TDC量化码包括1位跳变码0，1位0.5LSB精度二进制码0，1位结束标识码1和4位温度计码1111，跳变码和结束标识码不参与码值重组。将温度计码1111转换成3位2进制码100后，和3位SAR输出的二进制码M2M1M0，0.5LSB精度二进制码0拼接重组成7位ADC量化二进制码M2M1M01000。
通过以上实施例可见：本发明在保证传统基于TDC的两步式逐次逼近型模数转换器的功能基础上，将VTC和TDC在时序上重叠，提升了速度；同时借助TDC额外增加的延时单元实现了0.5LSBt的精度，在几乎不增加硬件成本的前提下将两步式ADC的精度提高了一位。
以上实例仅为本发明的所选例子，本发明的使用并不局限于该实例，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种基于TDC的两步式逐次逼近型模数转换器，其特征在于：包括DAC电容阵列、第一比较器、SAR逻辑、残差放大器、TDC模块和码值重组逻辑；
所述DAC电容阵列包括两组M位二进制开关电容和Dummy电容Ct，M表示SAR量化位数与电容位数相同，按权重由低到高依次给M个电容编号为C1、C2、……、CM；DAC电容阵列中的各电容上极板均连接共模电压Vcm，各电容的下极板通过开关阵列分别连接输入信号Vi、参考高电压Vref和参考低电压GND；共模电压Vcm的电压值为参考高电压Vref的电压值的一半；
所述第一比较器由时钟CKC控制，用以产生M位SAR量化码；其正负输入端分别接两组DAC电容阵列，输出端接SAR逻辑；
所述SAR逻辑，根据第一比较器输出结果切换DAC电容阵列下极板开关，实现SAR量化；同时储存M位SAR量化码用于码值重组；
所述残差放大器由时钟CKA控制，其输入端连接DAC电容阵列，输出端连接残差电容Cr，将DAC量化残差电压放大后保存在电容Cr上；
所述TDC模块包含电流源、延时链、TDC逻辑和第二比较器，实现N+1位的TDC量化输出，N表示TDC的初步量化位数；其中，电流源由时钟CKD控制，连接残差电容实现电压域到时域的转换；延时链也由时钟CKD控制，由2N+3个延时单元串联组成，产生方波信号控制第二比较器输出2N+3个TDC量化码；TDC逻辑则储存TDC量化码用于码值重组，同时根据码值变化产生信号CKTL控制电流源切换；
所述码值重组逻辑，在TDC模块量化完成后，将M位SAR量化码值和2N+3位TDC量化码值重新组合成M+N+1位二进制码。
2.如权利要求1所述基于TDC的两步式逐次逼近型模数转换器，其特征在于，具体控制逻辑如下：
步骤1、SAR ADC采样、量化操作；
在DAC电容阵列采样开关ϕs导通期间，DAC电容阵列将输入信号Vi采样到DAC电容阵列的下极板；采样完成后ϕs关闭，时钟CKc控制第一比较器和SAR逻辑对输入信号进行正常量化，在SAR 量化结束之后，DAC电容阵列的上极板产生残差电压Vr；
步骤2、残差电压的放大：残差电压Vr产生后，时钟CKc控制第一比较器关闭，时钟CKA控制残差放大器开始工作，放大残差电压Vr并保存在电容Cr上；
步骤3、时间的初步量化：残差电压Vr完成放大后，时钟CKA控制残差放大器停止工作；时钟CKD控制电流源开始对残差电容Cr进行放电，同时控制延时链开始工作，产生时钟CKT，控制第二比较器开始工作；
若正端电压高于负端电压，只对正端残差电容Cr放电，第二比较器通过时钟CKT不断对正负端残差电容上的电压进行比较并由TDC逻辑保存比较结果，直至结果跳变，初步量化完成；
若正端电压低于负端电压，只对负端残差电容Cr放电，第二比较器通过时钟CKT不断对正负端残差电容上的电压进行比较并由TDC逻辑保存比较结果，直至结果跳变，初步量化完成；
步骤4、时间残差的量化；
第二比较器比较结果跳变后，TDC逻辑产生信号CKTL控制电流源切换，正端残差电容停止放电，负端残差电容由电流源以0.5Id电流进行放电，第二比较器仍以相同的频率不断对正负残差电容上的电压进行比较并输出时间残差的量化码值，其包括1位时间残差量化码和1位量化完成标识码，并由TDC逻辑保存；
步骤5、码值重组：两步式ADC量化码由M位SAR量化码和2N+3位TDC量化码组合，其中TDC量化码包括1位跳变码，1位结束标识码和1位0.5LSB二进制码，跳变码和结束标识码不参与码值重组；将TDC量化码转换成N+1位2进制码，和M位SAR量化码拼接重组成M+N+1位ADC二进制量化码。
3.如权利要求1所述基于TDC的两步式逐次逼近型模数转换器，其特征在于：所述第二比较器选用连续时间过零比较器。
4.如权利要求1所述基于TDC的两步式逐次逼近型模数转换器，其特征在于：所述电流源和延时链选用相同尺寸的绝缘栅型场效应晶体管。
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