CN108462493A - 一种基于时域比较器的逐次逼近型模数转换器 - Google Patents

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杨帆
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Abstract

本发明属于电子电路技术领域，具体涉及到一种基于时域比较器的低压低功耗模数转换器。电压‑时间转换器(102)的输出端连接时域阈值判断器(103)的输入端；时域阈值判断器(103)的结果输出端连接到旁路逻辑模块(105)的输入端和锁存器(106)的输入端；旁路逻辑模块(105)的控制输出端接到电压时间转换器(102)的控制输入端；旁路逻辑模块的逻辑输出端连接逐次逼近逻辑模块(104)的逻辑输入端；锁存器(106)的输出端连接逐次逼近逻辑模块(104)的结果输入端；逐次逼近逻辑模块(104)输出端连接数模转换器(101)的控制输入端。

Description

一种基于时域比较器的逐次逼近型模数转换器
技术领域
本发明涉及一种将时域比较器、旁路逻辑与双精度比较器结构相互结合的SARADC结构，尤其涉及在时域上构造阈值来判断旁路逻辑和比较器的双精度切换，以获得较高效能。
背景技术
随着摩尔定律的不断推进，集成电路设计越来越趋于低压和高效能工作。其中ADC作为数据转换和传输的重要部分更是首当其冲。SAR ADC由于其天然具备简单结构和低功耗潜质而备受关注。
目前主流的SAR ADC中采用的可再生电压比较器在低压下在噪声和判断时间方面出现明显恶化。而时域比较器虽然在低压下工作状态保持良好，但其电压信号需要通过较大尺寸或较多级数的VTC才能保证转换出的时间信号不被噪声干扰，这将引入大量的功耗和延迟。
因此低压SAR ADC出现了如下需求：优化时域比较器控制逻辑和结构从而缓解功耗和延迟问题。
发明内容
本发明所要解决的，就是针对上述问题，利用延迟单元构造时域阈值模块，连接时域比较器和旁路逻辑控制。同时将时域比较器拓展为双精度模式比较器，利用构建的时域阈值作为切换开关。利用这两个方法减少功耗和延迟。
附图说明
图1为本发明的SAR ADC框架图；
图2为本发明的时域阈值判断器结构图；
图3为本发明时域阈值校准方式图；
图4为本发明的旁路逻辑嵌入方式图；
具体实施方式
下面结合附图，详细描述本发明的技术方案：
针对一般SAR ADC使用的比较器在低压下表现出功耗和延迟的问题，本发明提出一种结合时域比较器、旁路逻辑和双精度比较器结构的低压低功耗SAR ADC方案。
本发明意在构造一种用于时域检测的阈值，从而将时域比较器、旁路逻辑和双精度比较器结构结合起来。设计的SAR ADC电路架构如图1所示。其中电压-时间转换器VTC(102)和锁存器latch(106)共同组成时域比较器。而时域阈值构成模块可选择在VTC和锁存器之间或锁存器之后。
DAC(101)上的信号通过VTC(102)后将电压差转变为两个数字信号上升沿的时间差。而时域阈值模块的功能就是检测两个上升沿的时间差是否小于预设的阈值。
时域阈值模块的构造方式如图2所示。其中signal P和signal N是VTC(102)输出的具有时间差的数字信号，delay S(201/203)是具有较小延迟的延迟模块，而delay L(202/204)是具有较大延迟的模块。预设的时域阈值就是delay S和delay L之间的延迟差T。假定signal P的上升沿比signal N更早，且两上升沿的时间差为Δt，此时latch1(205)的结果必为signal P较快。但根据Δt与T大小关系的不同，latch2(206)会出现不同的结果。若Δt<T，则latch2(206)结果为signal N较快；若Δt>T，则latch2(206)结果为signalP较快。根据latch2的不同结果，即可判断Δt与T的大小关系，此时T即为时域阈值。对于signal N较快的情况，则可根据latch1(205)的不同结果判断。
为了避免在两个锁存器上都设置复杂的判断逻辑电路，一个可选的方案是将两个锁存器的结果进行对比。当Δt>T时，两个锁存器的判断为同一个信号较快(11或00)；当两个锁存器的结果为不同信号时(10或01)，可判断Δt<T。构建一个简单的异或门即可判断结果。
阈值是片上设置的，避免复杂的外部调整。由于使用延迟构建阈值，因而阈值的大小会受环境因素的影响，这就需要进行内部校准。校准的一个可选方案是使用一组可调的小电容阵列连入延迟模块的作为负载，从而改变延迟时间，如图3所示。在转换结束的reset阶段或ADC刚刚开启的start up阶段利用控制逻辑在DAC上产生与阈值相当的电压信号，将这个信号输入时域比较器中与时域阈值进行比对，根据比对结果调整小电容阵列的大小，实现阈值的校准。
构建时域阈值之后即可开始连接时域比较器与旁路逻辑。旁路逻辑植入在逻辑控制模块(SAR logic)的标志位触发器链中，这些触发器链标志着ADC转换到第几位。一个示例如图4所示，设置阈值T等效于第四位(vdd*2-4)的大小。当Δt>T时，旁路标志信号为1，前三个触发器(401/402/403)依次工作。在第三个触发器(403)还未被触发前，若时域阈值模块判断Δt<T，则旁路信号变为0。旁路信号强制前三个触发器(401/402/403)的时钟信号为0，同时使第四个触发器(404)的置位端set有效，第四个触发器(404)的Q端变为1。此时前三个触发器Q端未变为1的将被旁路，不再变化，而第四个触发器(404)之后的触发器将随着clk依次触发。这样就将时域比较器与旁路逻辑连接起来。
时域比较器可通过将VTC变为数控振荡器(DCO)或者用开关连入更多级VTC的方式拓展为双精度比较器。利用bypass_sig信号控制DCO开始震荡，或者多级VTC的连入开关，即可简单实现双精度之间的切换。

Claims (2)

1.一种低压低功耗模数转换器，其特征在于包括数模转换器DAC(101)、电压-时间转换器VTC(102)、时域阈值判断器(103)、逐次逼近控制逻辑(104)、旁路逻辑(105)、锁存器(106)。
2.数模转换器(101)输出端连接到电压-时间转换器(102)的信号输入端；电压-时间转换器(102)的输出端连接时域阈值判断器(103)的输入端；时域阈值判断器(103)的结果输出端连接到旁路逻辑模块(105)的输入端和锁存器(106)的输入端；旁路逻辑模块(105)的控制输出端接到电压时间转换器(102)的控制输入端；旁路逻辑模块的逻辑输出端连接逐次逼近逻辑模块(104)的逻辑输入端；锁存器(106)的输出端连接逐次逼近逻辑模块(104)的结果输入端；逐次逼近逻辑模块(104)输出端连接数模转换器(101)的控制输入端。
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* Cited by examiner, † Cited by third party
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CN114448439A (zh) * 2022-04-07 2022-05-06 电子科技大学 一种基于tdc的两步式逐次逼近型模数转换器

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CN114448439B (zh) * 2022-04-07 2022-07-29 电子科技大学 一种基于tdc的两步式逐次逼近型模数转换器

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