TWI445313B - Delayed locking circuit with twisted clocks - Google Patents

Description

具解時脈扭曲之延遲鎖定電路

本發明係有關於一種延遲鎖定電路，其係尤指一種具解時脈扭曲之延遲鎖定電路。

按，時脈訊號品質向來是影響電路性能的關鍵因素之一。隨著半導體技術的演進，在超大型積體電路系統中，時脈訊號頻率及晶片複雜度均隨著迅速增加；因此，晶片內部時脈訊號之品質便愈形重要。進一步降低時脈扭曲(clock skew)與時脈抖動(clock jitter)等問題則變成高性能超大型積體電路或系統單晶片(System-on-Chip，SOC)之設計的一項重要課題。改善時脈訊號品質，除了可以有效提高系統操作頻率外，並且能減少系統故障的機會，進而提高晶片可靠度。目前解時脈扭曲電路(de-skew circuit)被廣泛地用於解決時脈訊號品質的問題。

近來許多新型之設計方法陸續被提出來以改善延遲鎖定電路性能及時脈訊號之品質。若以鎖定原理加以粗略分類，則延遲鎖定電路可以被區分為開路式與閉路式兩種架構。開路式架構中最典型的例子為同步映射延遲電路(Synchronous Mirror Delay，SMD)與時脈同步延遲電路(Clock Synchronized Delay，CSD)。開路式架構最大的優點是在當輸入時脈緩衝器與輸出時脈驅動器兩者之傳遞延遲時間總和小於輸入時脈週期的條件下，其具有於兩個外部時脈週期內快速鎖定(即讓相位同步)之能力。由於開路 式架構具有快速鎖定相位的能力，因此常常用於記憶體電路中。但是由於開路式架構需要複製延遲線與時脈驅動器，因此除了功率消耗過大外，延遲線電路間的匹配也成為另一個影響電路性能的問題。

再者，由於開路式架構的電路為了要節省功率的消耗，業者或學術機構提出只提供一半最低頻率週期時間的延遲線，但其電路只適用於外部時脈訊號工作週期為50%，其原因來自當外部時脈訊號工作週期非50%時，如第一圖所示，因外部時脈訊號CK_ext和內部時脈訊號CK_int的工作週期tduty幾乎一致，若須補償的延遲時間超過180°的話，則選擇補償K°，並且讓為高準位來使得輸出反相，此會造成電路本身固有的延遲時間tsk，加上補償時間Delay Lenght以及外部時脈訊號CK_ext之正半週的時間，其總和為2倍外部時脈訊號CK_ext之正半週的時間(即2tduty)，而非時脈訊號的週期時間，故不適用於外部時脈訊號CK_ext為非50%的系統之中，如此，將大幅限制此電路的應用範圍。

因此，如何針對上述問題而提出一種新穎具解時脈扭曲之延遲鎖定電路，其可使本發明之延遲鎖定電路可應用於外部時脈訊號之工作週期為非50%的系統之中，以增加其應用範圍。

本發明之目的之一，在於提供一種具解時脈扭曲之延遲鎖定電路，其藉由一緩衝器而增加一初始扭曲時間，並使內部時脈訊號與外部時脈訊號的工作週期互補，而同步內部時脈訊號與外部時脈訊號，以達到外部時脈訊號之工作週期可為非50%之目的。

本發明之具解時脈扭曲之延遲鎖定電路包含一時序控制電路 、一時脈延遲線、一延遲映射電路、一相位調整電路與一緩衝電路。時序控制電路係依據一內部時脈訊號與一外部時脈訊號而分別產生一第一時脈訊號與一第二時脈訊號；時脈延遲線延遲該第一時脈訊號或該外部時脈訊號，而產生複數延遲訊號；延遲映射電路係用以產生一延遲選擇訊號而控制該時脈延遲線延遲該第一時脈訊號或該外部時脈訊號，並依據該第二時脈訊號，停止接收該些延遲訊號而轉換該些延遲訊號為一延遲資料，且依據該延遲資料而得知該第一時脈訊號與該第二時脈訊號間之一時間差，以同步該內部時脈訊號與該外部時脈訊號；相位調整電路依據該相位差，而判斷是否反相內部時脈訊號；緩衝電路緩衝該外部時脈訊號或該第一時脈訊號，以增加一初始延遲時間，使該內部時脈訊號與該外部時脈訊號之工作週期互補。如此，本發明係藉由緩衝器而增加一初始扭曲時間，並使內部時脈訊號與外部時脈訊號的工作週期互補，而同步內部時脈訊號與外部時脈訊號，以達到外部時脈訊號之工作週期可為非50%之目的。

本發明：

1‧‧‧延遲鎖定電路

10‧‧‧時序控制電路

20‧‧‧時脈延遲線

22‧‧‧延遲細胞元

220‧‧‧第五選擇單元

221‧‧‧第一反及閘

222‧‧‧延遲單元

223‧‧‧第二反及閘

224‧‧‧電容

226‧‧‧延遲單元

2260‧‧‧第一電晶體

2262‧‧‧第二電晶體

30‧‧‧延遲映射電路

40‧‧‧相位調整電路

42‧‧‧第一相位調整單元

44‧‧‧第二相位調整單元

50‧‧‧緩衝電路

52‧‧‧第一緩衝單元

54‧‧‧第二緩衝單元

60‧‧‧第一選擇單元

62‧‧‧第二選擇單元

64‧‧‧第三選擇單元

66‧‧‧第四選擇單元

70‧‧‧輸出驅動器

80‧‧‧相位偵測器

82‧‧‧控制單元

84‧‧‧微調延遲電路

86‧‧‧移位暫存器

第一圖係為習知技術之延遲鎖定電路的時序圖；第二圖係為本發明之一較佳實施例之延遲鎖定電路的電路圖；第三圖係為本發明之一較佳實施例之延遲鎖定電路操作相位圖；第四圖係為本發明之一較佳實施例之延遲鎖定電路的時序圖；第五A圖係為本發明之一較佳實施例之延遲鎖定電路的時序圖；第五B圖係為本發明之另一較佳實施例之延遲鎖定電路的時序圖；第六圖係為本發明之一較佳實施例之延遲映射電路的訊號關係圖 ；第七圖係為本發明之一較佳實施例之延遲細胞元的電路圖；第八圖係為本發明之另一較佳實施例之延遲鎖定電路的電路圖；以及第九圖係為第八圖之延遲鎖定電路的時序圖。

茲為使 貴審查委員對本發明之結構特徵及所達成之功效有更進一步之瞭解與認識，謹佐以較佳之實施例及配合詳細之說明，說明如後：

請參閱第二圖，係為本發明之一較佳實施例之電路圖。如圖所示，本發明之具解扭曲之延遲鎖定電路1包含一時序控制電路10、一時脈延遲線20、一延遲映射電路30、一相位調整電路40與一緩衝電路50。時序控制電路10依據一外部時脈訊號CK_ext與一內部時脈訊號CK_int而分別產生一第一時脈訊號TDC_start與一第二時脈訊號TDC_stop，時脈延遲線20係用以延遲第一時脈訊號TDC_start或外部時脈訊號CK_ext，而產生複數延遲訊號D[0]~D[n-1]，延遲映射電路30係用以產生一延遲選擇訊號而控制時脈延遲線20延遲第一時脈訊號TDC_start或外部時脈訊號CK_ext，並依據第二時脈訊號TDC_stop停止接收該些延遲訊號，而轉換該些延遲訊號為一延遲資料，且依據延遲資料而得知第一時脈訊號TDC_start與第二時脈訊號TDC_stop的一相位差，以同步內部時脈訊號CK_int與外部時脈訊號CK_ext，相位調整電路40係依據該相位差，而反相內部時脈訊號CK_int，即相位調整電路40係依據該相位差，而判斷是否反相內部時脈訊號CK_int，也就 是該相位差大於180度時，相位調整電路則反相內部時脈訊號CK_int，緩衝電路50係緩衝外部時脈訊號CK_ext或第一時脈訊號TDC_start，以增加一初始延遲時間，使內部時脈訊號CK_int與外部時脈訊號CK_ext之工作週期互補。如此，本發明係藉由藉由緩衝電路50而增加一初始扭曲時間，並使內部時脈訊號CK_int與外部時脈訊號CK_ext的工作週期互補，而同步內部時脈訊號CK_int與外部時脈訊號CK_ext，以達到外部時脈訊號CK_ext之工作週期可為非50%之目的。

於此實施例中，緩衝電路50係設置於相位調整電路40之前，以增加初始扭曲時間。除了此實施例之外，緩衝電路50亦可設置於相位調整電路40之後，同樣可以達到增加初始扭曲時間的目的，此為該技術領域中具有通常知識者依據本實施例而可輕易得知，所以，於此不再加以贊述。

本發明之延遲鎖定電路1的緩衝電路50包含一第一緩衝單元52與一第二緩衝單元54。相位調整單元40包含一第一相位調整單元42與一第二相位調整單元44。第一緩衝單元52依據選擇訊號，緩衝外部時脈訊號CK_ext，而增加初始延遲時間，使內部時脈訊號CK_int與外部時脈訊號CK_ext之工作週期互補，第二緩衝單元54依據選擇訊號延遲第一時脈訊號TDC_start或外部時脈訊號CK_ext。第一調整單元42對應第一緩衝單元52，而調整外部時脈訊號CK_ext的相位，第二相位調整單元44對應第二緩衝單元54，並依據第一時脈訊號TDC_start與第二時脈訊號TDC_stop之時間差，而反相內部時脈訊號CK_int。其中，第一相位調整單元42為一虛擬相位調整器(Dummy Phase Adjuster，DPA)，而第 二相位調整單元44為一相位調整器(Phase Adjuster，PA)。

此外，本發明之延遲鎖定電路1更包含一第一選擇單元60、一第二選擇單元62、一第三選擇單元64與一第四選擇單元66。本發明係使用該些選擇單元之目的係在於切換延遲鎖定電路1之操作模式，第一選擇單元60係依據選擇訊號而輸出外部時脈訊號CK_ext至第一緩衝單元52，第二選擇單元62依據選擇訊號而輸出第一時脈訊號TDC_start或外部時脈訊號CK_ext至第二緩衝單元54，第三選擇單元64係依據選擇訊號，而輸出第一相位調整單元42或第二相位調整單元44所輸出之訊號，第四選擇單元66係依據選擇訊號而輸出第二時脈訊號TDC_stop至延遲映射電路30。

另外，本實施例之延遲鎖定電路1更包含一輸出驅動器70。輸出驅動器70耦接延遲鎖定電路1之輸出端，以驅動並輸出延遲鎖定電路1所產生之內部時脈訊號CK_int。

接上所述，本實施例之具解時脈扭曲之延遲鎖定電路1具有二個操作模式，如第三圖所示，延遲鎖定電路1之操作模式包含一量測相位模式(Measurement Phase)與一快速鎖定相位模式(Fast-Lock Phase)。當延遲鎖定電路1重置(Reset)後，依序進入量測相位模式與快速鎖定相位模式後而同步外部時脈訊號CK_ext與內部時脈訊號CK_int。即如第四圖所示，係為本發明之一較佳實施例之延遲鎖定電路之時序圖，由於本發明藉由緩衝電路50而讓外部時脈訊號CK_ext與內部時脈訊號CK_int之工作週期互補，則相位調整電路40啟動後所補償的時間(Tck-tduty)加上電路本身固有的延遲時間(tsk)，和補償時間(Delay Length=tduty-tsk)，其總和將等於時脈訊號的週期為Tck，所以，本發明利用緩衝電路50增加初始時脈扭曲時間，並使外部時脈 訊號CK_ext與內部時脈訊號CK_int之工作週期互補，再由時序控制電路10而偵測出適當補償的延遲時間，達到時脈鎖定的效果，並可應用於外部時脈訊號CK_ext之工作週期為非50%的系統。

接下來係針對延遲鎖定電路1於各模式下工作原理進行描述。請一併參閱第五A圖，係為本發明之一較佳實施例之延遲鎖定電路的時序圖。如圖所示，此實施例中，內部時脈訊號CK_int之正緣(rising edge)落在外部時脈訊號CK_ext的負半週。當延遲鎖定電路1開始操作於量測相位模式時，則設定選擇訊號為低準位(係用以指示延遲鎖定電路1用於初始(initial)狀態或是已經決定延遲細胞元個數的狀態)，然後延遲鎖定電路1接收外部時脈訊號CK_ext而經過第一緩衝單元52、第一相位調整單元42與輸出驅動器70而產生內部時脈訊號CK_int，如第一圖所示之路徑1(path1)，此時，初始時脈扭曲的時間(initial clock skew，tsk)約為td1+td2+2td3+td4+tduty，其中，緩衝電路50的處理時間為td1+tduty，輸出緩衝器70的處理時間為td2，選擇單元60，62，64，66的處理時間為td3，相位處理電路40的處理時間為td4，這意味著本發明利用第一緩衝單元52而增加了輸入時脈訊號(外部時脈訊號)之正半週的時間(tduty)，接著內部時脈訊號CK_int會驅動由具有正緣觸發之正反器的時序控制電路10，時序控制電路10係利用內部時脈訊號CK_int的正緣來產生第一時脈訊號TDC_start，之後，由外部時脈訊號CK_ext的正緣來觸發第二時脈訊號TDC_stop，如第五A圖所示，可以清楚知道，第一時脈訊號TDC_start與第二時脈訊號TDC_stop之相位差剛好為時脈訊號與初始時脈扭曲時間的時間差，也就是時脈延遲線所需要提供之延遲時間。

若初始時脈扭曲的時間大於時脈週期時間，表示初始內部時脈訊號CK_int的正緣會落在外部時脈訊號CK_ext的正半週，如第五B圖所示，在初始時脈扭曲的時間大於時脈週期時間時，則不需要緩衝電路50增加時間，所以，本發明係利用相位調整電路40將經過緩衝電路50的訊號再次反相，時序控制電路10會由內部時脈訊號CK_int的正緣來產生第一時脈訊號TDC_start，之後，由外部時脈訊號CK_ext之負緣來觸發第二時脈訊號TDC_stop。因此，由上述可知，第一時脈訊號TDC_start與第二時脈訊號TDC_stop之間的時間差為tduty-(td1+td2+2td3+td4+tduty-Tck)，所以時脈延遲線20所需要提供的延遲時間和延遲鎖定電路之內在延遲時間(intrinsic delay=td1+td2+2td3+td4)總和恰好等於外部時脈訊號CK_ext的週期時間。

上述之第五A圖與第五B圖之時序圖係為外部時脈訊號CK_ext之工作週期為小於50%的實施例，而由上述可知，本發明之延遲鎖定電路1亦可應用外部時脈訊號CK_ext之工作週期為大於50%的狀態，而此實施例為該技術領域中具有通常知識者由第五A圖與第五B圖之時序圖可輕易得知，所以，於此將不再多加以贊述。

之後，延遲鎖定電路1進入快速鎖定相位模式，此快速鎖定相位模式係用以將第一時脈訊號TDC_start與第二時脈訊號TDC_stop之時間差換算(映射)為時脈延遲線20所產生之延遲時間，以使內部時脈訊號CK_int鎖定外部時脈訊號CK_ext。

此外，本實施例之時脈延遲線20包含複數延遲細胞元22，每一延遲細胞元22包含一第五選擇單元220與一延遲單元222。第五選擇單元220係依據延遲選擇訊號S[0]~S[n-1]，而選擇上一級延遲細胞元22輸出之外部時脈訊號CK_ext或第一時脈訊號 TDC_start，延遲單元222係耦接第五選擇單元220，並延遲外部時脈訊號CK_ext或第一時脈訊號TDC_start，即延遲鎖定電路1於量測相位模式時，會先將外部時脈訊號CK_ext經第一選擇單元60、第一緩衝單元52、第一相位調整單元42、第三選擇單元64與輸出驅動器70而產生內部時脈訊號CK_int(路徑1)。

之後，時序控制單元10依據外部時脈訊號CK_ext與內部時脈訊號CK_int而產生第一時脈訊號TDC_start與第二時脈訊號TDC_stop，並控制第一選擇單元60、第二選擇單元62與第三選擇單元64，即時序控制單元10係會產生選擇訊號，以控制切換第一選擇單元60、第二選擇單元62與第三選擇單元64，而使第一時脈訊號TDC_start經第二選擇單元62、第二緩衝單元54、時脈延遲線20、第二相位調整單元44、第三選擇單元64而傳送至輸出驅動器70(路徑2Path2)，此時，時序控制電路10則產生並傳送第二時脈訊號TDC_stop至延遲映射電路30，延遲映射電路30接收到第二時脈訊號TDC_stop時，則依據時脈延遲線20所產生之延遲訊號，而換算該延遲訊號為延遲資料，再由延遲資料而得知延遲細胞元22所需要的個數，即每一延遲細胞元22的輸出端分別輸出的延遲訊號D[0]~D[n-1]經延遲映射電路30而產生延遲資料，進而得知所需要之延遲細胞元22的個數。

最後，選擇訊號則控制該些選擇單元60、62、64、66(選擇訊號設定為高準位)使外部時脈訊號CK_ext經第二選擇單元62、第二緩衝單元54、時脈延遲線20、第二相位調整單元44、第三選擇單元64與輸出驅動器70而產生內部時脈訊號CK_int，使內部時脈訊號CK_int同步於外部時脈訊號CK_ext(路徑3Path3)。

請一併參閱第六圖，係為本發明之一較佳實施例之延遲映射 電路的訊號關係圖。如圖所示，本實施例之延遲映射電路30包含一轉換單元32、一編碼單元34與一位元轉置單元36。轉換單元32係接收該些延遲訊號，而轉換該些延遲訊號為該延遲資料，即當第二時脈訊號TDC_stop由低準位轉變為高準位時，轉換單元32將最後停止接收時脈延遲線20之輸出訊號的狀態以數位的方式量化取出，並將延遲資料傳送至編碼單元34，編碼單元34接收延遲資料並編碼延遲資料，而產生一編碼資料，即本實施例之編碼單元34為一溫度式編碼器(Thermometer Encoder)，其找出延遲資料中最高位元的”1”而形成編碼資料，位元轉置單元36接收編碼資料，並反轉編碼資料的位元順序，即位元轉置單元36為一位元反轉器(Bit-Reverser)將其反轉編碼資料的位元反轉，並將其值作為輸出，而輸出至時脈延遲線20，也就是延遲映射電路係依據反轉後之編碼資料而產生延遲選擇訊號，即延遲映射電路30透過編碼資料而得知需要時脈延遲線20之該些延遲細胞元22的個數，並因此產生延遲選擇訊號而傳送至時脈延遲線20。

此外，請參閱第七圖，係為本發明之一較佳實施例之延遲細胞元的電路圖。如圖所示，本實施例之延遲細胞元22包含一第一反及閘221、一第二反及閘223、一電容224與一延遲單元226。第一反及閘221係具有一第一輸入端、一第二輸入端與一輸出端，第一輸入端接收第一時脈訊號TDC_start或外部時脈訊號CK_ext，而第二輸入端用以接收延遲選擇訊號S[1]~S[n-1]，第二反及閘223具有一第一輸入端、一第二輸入端與一輸出端，第二反及閘223之第一輸入端耦接第一反及閘221之輸出端，而第二反及閘223之第二輸入端耦接上一級延遲細胞元22之輸出端，電容224耦接第二反及閘223之輸出端，延遲單元226係耦接第二反及閘223 之輸出端與電容224。

接上所述，延遲單元226包含一第一電晶體2260與一第二電晶體2262。第一電晶體2260具有一閘極、一汲極與一源極，閘極耦接第二反及閘223與電容224，源極接一電源，第二電晶體2262具有一閘極、一汲極與一源極，第二電晶體2262之閘極耦接第二反及閘223與電容224，第二電晶體2262之汲極耦接於第一電晶體2260之汲極。第二電晶體2262之源極耦接於一接地端。此外，延遲單元226可依據所要延遲的時間而耦接複數個第一電晶體2260與第二電晶體2262，此為該技術領域具有通常知識者所皆知的技術，故於此不再加以贊述。

請一併參閱第八圖與第九圖，係為本發明之另一較佳實施例之延遲鎖定電路的電路圖與時序圖。如圖所示，本實施例之具解時脈扭曲之延遲鎖定電路1與第一圖之延遲鎖定電路1不同之處，在於本實施例之延遲鎖定電路1更包含一相位偵測器80、一控制單元82與一微調延遲電路84。相位偵測器80偵測外部時脈訊號CK_ext與內部時脈訊號CK_int之相位差，而產生一偵測訊號，控制單元82接收偵測訊號，並依據偵測訊號而產生一控制訊號，微調延遲電路84依據控制訊號而微調時脈延遲線20輸出之延遲訊號，即當延遲鎖定電路1取出粗調延遲線20的延遲控制後(即上述之量測相位模式與快速鎖定相位模式)，便已完成一般開迴路模式之鎖定。接著，便開始細調鎖定模式(Fine Locking)，其電路動作方式是由相位偵測器80偵測外部時脈訊號CK_ext與內部時脈訊號CK_int二者間的相位差後，由相位偵測器80的輸出灌入控制單元82，控制單元82接收相位差的訊號後，產生控制訊號，並傳送控制訊號至微調延遲電路84，以外部時脈訊號CK_ext之相位進行 微調，直到相位偵測器80判斷外部時脈訊號CK_ext同步於內部時脈訊號CK_int時，則表示二訊號已鎖定，之後，相位偵測器80持續偵測，直到外界環境改變導致相位失鎖時，延遲鎖定電路1才會再度開始動作。

此外，本實施例之延遲鎖定電路1更包含一移位暫存器86。移位暫存器86係依據控制訊號，而控制延遲映射電路30所產生之延遲選擇訊號，於此實施例中，移位暫存器86係設置於延遲映射電路30中，以依據控制訊號，而控制延遲映射電路30產生之延遲選擇訊號S[1]~S[n-1]，即當延遲鎖定電路1於細調鎖定模式完成後，就進入維持鎖定模式(Maintenace Mode)，相位偵測器80會持續觀察外部時脈訊號CK_ext與內部時脈訊號CK_int之間的關係，並適時地調整外部時脈訊號CK_ext與內部時脈訊號CK_int之間的相位關係，但若延遲鎖定電路1因電壓或溫度的影響而導致外部時脈訊號CK_ext與內部時脈訊號CK_int之間的相位變動太大，導致微調延遲電路84無法調整外部時脈訊號CK_ext之相位，使外部時脈訊號CK_ext與內部時脈訊號CK_int同步，所以，當外部時脈訊號CK_ext與內部時脈訊號CK_int之間的相位變動太大時，控制單元82則傳送控制訊號至移位暫存器86，以粗調時脈延遲線20，即此控制機制係控制單元82所產生之控制訊號包含一增加訊號Up及一減少訊號Down，若加訊號Up之準位為高準位時，代表需要再增加延遲，則移位暫存器86會將延遲資料往左移；反之，若減少訊號Down之準位為高準位時，代表需要減少延遲，則移位暫存器86會將延遲資料往右移。

綜上所述，本發明之具解時脈扭曲之延遲鎖定電路係由一時序控制電路係依據一內部時脈訊號與一外部時脈訊號而分別產生 一第一時脈訊號與一第二時脈訊號；時脈延遲線延遲該第一時脈訊號或該外部時脈訊號，而產生複數延遲訊號；一延遲映射電路係用以產生一延遲選擇訊號而控制該時脈延遲線延遲該第一時脈訊號或該外部時脈訊號，並依據該第二時脈訊號，停止接收該些延遲訊號而轉換該些延遲訊號為一延遲資料，且依據該延遲資料而得知該第一時脈訊號與該第二時脈訊號間之一相位差，以同步該內部時脈訊號與該外部時脈訊號；一相位調整電路依據該相位差，而反相該內部時脈訊號；一緩衝電路緩衝該外部時脈訊號或該第一時脈訊號，以增加一初始延遲時間，使該內部時脈訊號與該外部時脈訊號之工作週期互補。如此，本發明係藉由緩衝器而增加一初始扭曲時間，並使內部時脈訊號與外部時脈訊號的工作週期互補，而同步內部時脈訊號與外部時脈訊號，以達到外部時脈訊號之工作週期可為非50%之目的。

本發明係實為一具有新穎性、進步性及可供產業利用者，應符合我國專利法所規定之專利申請要件無疑，爰依法提出發明專利申請，祈 鈞局早日賜准專利，至感為禱。

惟以上所述者，僅為本發明之一較佳實施例而已，並非用來限定本發明實施之範圍，舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。

1‧‧‧延遲鎖定電路

10‧‧‧時序控制電路

20‧‧‧時脈延遲線

22‧‧‧延遲細胞元

30‧‧‧延遲映射電路

40‧‧‧相位調整電路

42‧‧‧第一相位調整單元

44‧‧‧第二相位調整單元

50‧‧‧緩衝電路

52‧‧‧第一緩衝單元

54‧‧‧第二緩衝單元

60‧‧‧第一選擇單元

62‧‧‧第二選擇單元

64‧‧‧第三選擇單元

66‧‧‧第四選擇單元

70‧‧‧輸出驅動器

Claims (10)

1. 一種具解時脈扭曲之延遲鎖定電路，其包含：一時序控制電路，依據一內部時脈訊號與一外部時脈訊號而分別產生一第一時脈訊號與一第二時脈訊號；一時脈延遲線，延遲該第一時脈訊號或該外部時脈訊號，而產生複數延遲訊號；一延遲映射電路，用以產生一延遲選擇訊號而控制該時脈延遲線延遲該第一時脈訊號或該外部時脈訊號，並依據該第二時脈訊號，停止接收該些延遲訊號而轉換該些延遲訊號為一延遲資料，且依據該延遲資料而得知該第一時脈訊號與該第二時脈訊號間之一相位差，並延遲該外部時脈訊號，以同步該內部時脈訊號與該外部時脈訊號；一緩衝電路，其中該緩衝電路包含：一第一緩衝單元，依據一選擇訊號，緩衝該外部時脈訊號，而增加該初始延遲時間，使該內部時脈訊號與該外部時脈訊號之工作週期互補；一第二緩衝單元，依據該選擇訊號，延遲該第一時脈訊號或該外部時脈訊號；一相位調整電路，其中該相位調整電路包含：一第一相位調整單元，對應該第一緩衝單元，而調整該外部時脈訊號的相位；一第二相位調整單元，對應該第二緩衝單元，並依據該相位差， 而反相該內部時脈訊號。
2. 如申請專利範圍第1項所述之延遲鎖定電路，其中該外部時脈訊號之工作週期非50%。
3. 如申請專利範圍第1項所述之延遲鎖定電路，其更包含：一第一選擇單元，依據該選擇訊號，而輸出該外部時脈訊號至該第一緩衝單元；一第二選擇單元，依據該選擇訊號，而輸出該第一時脈訊號或該外部時脈訊號至該第二緩衝單元；以及一第三選擇單元，依據該選擇訊號，而輸出該第一相位調整單元或該第二相位調整單元輸出之訊號。
4. 如申請專利範圍第1項所述之延遲鎖定電路，其中該時脈延遲線包含複數延遲細胞元，該延遲細胞元包含：一選擇單元，依據該延遲選擇訊號，而選擇上一級該延遲細胞元輸出之該外部時脈訊號或該第一時脈訊號；以及一延遲單元，耦接該選擇單元，並延遲該外部時脈訊號或該第一時脈訊號。
5. 如申請專利範圍第1項所述之延遲鎖定電路，其中該時脈延遲線包含複數延遲細胞元，該延遲細胞元包含：一第一反及閘，具有一第一輸入端、一第二輸入端與一輸出端，該第一輸入端接收該第一時脈訊號或該外部時脈訊號，該第二輸入端接收該延遲選擇訊號；一第二反及閘，具有一第一輸入端、一第二輸入端與一輸出端，該第二反及閘之該第一輸入端耦接該第一反及閘之該輸出端；一電容，耦接該第二反及閘之該輸出端；以及一延遲單元，耦接該第二反及閘與該電容。
6. 如申請專利範圍第5項所述之延遲鎖定電路，其中該延遲單元包含：一第一電晶體，具有一閘極、一汲極與一源極，該閘極耦接該第二反及閘與該電容，該源極接一電源；以及一第二電晶體，具有一閘極、一汲極與一源極，該第二電晶體之該閘極耦接該第二反及閘與該電容，該第二電晶體之該汲極耦接於該第一電晶體之該汲極，該第二電晶體之源極耦接於一接地端。
7. 如申請專利範圍第1項所述之延遲鎖定電路，其中該延遲映射電路包含：一轉換單元，接收該些延遲訊號，而轉換該些延遲訊號為該延遲資料；一編碼單元，接收該延遲資料，並編碼該延遲資料，而產生一編碼資料；以及一位元轉置單元，接收該編碼資料，並反轉該編碼資料的位元順序；其中，該延遲映射電路係依據反轉後之該編碼資料而產生該延遲選擇訊號。
8. 如申請專利範圍第1項所述之延遲鎖定電路，更包括：一相位偵測器，偵測該外部時脈訊號與該內部時脈訊號之相位差，而產生一偵測訊號；一控制單元，依據該偵測訊號，產生一控制訊號；以及一微調延遲電路，依據該控制訊號，微調該時脈延遲線輸出之該延遲訊號。
9. 如申請專利範圍第1項所述之延遲鎖定電路，更包含： 一相位偵測器，偵測該外部時脈訊號與該內部時脈訊號之相位差，而產生一偵測訊號；一控制單元，依據該偵測訊號，產生一控制訊號；以及一移位暫存器，依據該控制訊號，而控制該延遲映射電路產生該延遲選擇訊號。
10. 如申請專利範圍第1項所述之延遲鎖定電路，更包含：一相位偵測器，偵測該外部時脈訊號與該內部時脈訊號之相位差，而產生一偵測訊號；一控制單元，依據該偵測訊號，產生一控制訊號；一微調延遲電路，依據該控制訊號，微調該時脈延遲線輸出之該延遲訊號；以及一移位暫存器，依據該控制訊號，而控制該延遲映射電路產生該延遲選擇訊號。