KR100278658B1 - 아날로그 펌핑 구조를 가지는 내부 클락 발생회로 - Google Patents

아날로그 펌핑 구조를 가지는 내부 클락 발생회로 Download PDF

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Abstract

내부 클락 발생회로가 개시된다. 내부 클락 발생 회로는 입력 버퍼, 지연 반영 회로, 클락 분주부, 펌핑 신호 발생부 및 드라이빙부를 구비한다. 펌핑 신호 발생부는 제어 신호 발생부, 제1 펌핑부 및 제2 펌핑부를 구비한다. 제1 펌핑부는 제1 펌핑 신호단, 스위칭 소자들, 전류 소스, 전류 싱크 및 캐패시터를 구비한다. 제1 펌핑 신호단은 제1 펌핑 신호를 제공한다. 제1 펌핑 신호는 외부 분주 신호가 활성하고 지연 분주 신호가 비활성하는 구간에서 기준 전압과 동일한 전압 레벨이다. 전류 소스는 외부 전원 전압으로부터 제1 펌핑 신호단에 전류를 공급한다. 전류 싱크는 제1 펌핑 신호단에서 접지 전압으로 전류를 방출한다. 전류 싱크의 시간당 방출되는 전류량은 전류 소스의 시간당 공급 비율과 동일하다. 캐패시터는, 제1 펌핑 신호단과 접지 전압 사이에 형성되어, 제1 펌핑 신호의 전압 레벨이 급격히 증감하는 것을 방지한다. 제2 펌핑부도 제1펌핑부와 거의 동일한 구성을 가진다.

Description

아날로그 펌핑 구조를 가지는 내부 클락 발생회로
본 발명은 동기식 디램(SDRAM: synchronous dynamic RAM)에 관한 것으로서, 특히 외부 클락 신호에 동기하여 내부 클락 신호를 발생하는 동기식 디램의 내부 클락 발생 회로에 관한 것이다.
동기식 디램은 외부 클락 신호를 수신하여, 이에 동기하는 내부 클락 신호를 발생하는 내부 클락 신호 발생회로를 내장한다. 그리고 동기식 디램은 내부 클락 신호를 기준으로 하여 모든 내부 신호들을 발생하고, 데이터의 입출력 동작을 제어한다. 이와 같이 내부 클락 신호는 동기식 디램의 입출력의 기준이 되는 중요한 신호이며, 내부 클락 신호 발생회로 또한 동기식 디램의 가장 중요한 회로들 중의 하나이다.
동기식 디램은 위상 동기 루프(PLL: phase-locked loop) 또는 지연 동기 루프(DLL: delay-locked loop)를 사용하여, 내부 클락 신호를 외부 클락 신호에 동기하였다. 위상 동기 루프나 지연 동기 루프는 동기식 디램 내부의 되먹임 회로를 이용하는 것으로, 외부에서 볼 때 내부 클락 신호가 외부 클락 신호에 정확히 동기되어 동작하는 것 처럼 보이도록 한다.
그런데 최근에는 동기식 디램의 전력 소모를 최소화하기 위하여 입출력 동작이 수행되지 않을 때, 전력의 공급을 감소시키는는 기법이 널리 이용되고 있다. 이와 같이 전력의 공급이 감소된 상태를 파워 다운 혹은 슬립(sleep) 모드라고 하고, 입출력 동작이 수행되는 모드를 활성화 모드라 한다.
기존의 동기식 디램은, 동기식 디램이 파워 다운 모드에서 활성화 모드로 진입할 때, 위상 동기 루프 혹은 지연 동기 루프를 우선적으로 안정화시킨다. 그리고 안정화된 위상 동기 루프 혹은 지연 동기 루프에서 발생되는 동기화된 클락을 이용하여, 내부의 여러 회로들이 활성화된다. 이와 같이 위상 동기 루프 혹은 지연 동기 루프를 안정화시키는 데 소요되는 시간은, 전체 시스템의 동작 속도을 크게 좌우하게 된다.
그런데 위상 동기 루프 혹은 지연 동기 루프는 내부적으로 되먹임 회로를 가지므로, 안정화되기까지 보통 수백에서 수천 사이클이 소요된다.
최근에는 파워 다운 모드에서 활성화 모드로의 복귀가 빠르고, 파워 다운 모드에서의 전력 소모가 적은 클락 동기화 기법이 제시되고 있다. 그 중의 하나가 동기화 지연 시간 반전 기법이다. 이는 동기식 디램 내부의 정전 용량과 입출력 멀티플렉서의 특성에 따른 지연 시간 만큼의 시간을 내부의 지연 반전 회로를 이용하여 복사해내고 이를 이용하여 동기식 디램의 입출력 신호를 제어하는방법이다.
이러한 동기화 지연 시간 반전 기법은 「Saeki et al.," A 2.5ns Clock Access 250MHz 256Mb SDRAM with a Synchronous Mirror Delay," IEEE J. Solid-state Circuits, vol. 31, pp. 1656-166, Nov. 1996」에 개시되어 있다. 이 방식에서는 위상 동기 루프 혹은 지연 동기 루프가 안정화되기까지 소요되는 시간이 2 사이클로 단축된다.
그러나 「Saeki et al.」에서 발표된 동기화 지연 시간 반전 기법은 디지털 회로로 구성되어 있다. 즉, 「Saeki et al.」에서 발표된 동기화 지연 시간 반전 기법은 동기식 디램의 정전 용량과 입출력 멀티 플렉서의 특성에 따른 지연 시간을 디지털화하여 복사한다. 그러므로 디지털화 과정에서 양자화 오차가 발생된다.
그리고 양자화 오차를 지니는 지연 시간 반전 회로를 이용하여 생성한 출력 클락에는 지연 오차가 생기게 된다. 이 오차의 최대 크기는 디지털화 과정의 한 스텝의 크기에 해당된다. 그리고 이 스텝의 크기는 한 개의 인버터의 지연 시간이다. 현재의 동기식 디램 제조 공정에서 인버터 지연 시간은 백 ps이상이므로 출력 클럭의 오차는 구조적으로 백 ps 이상이 된다.
따라서 동기화 지연 시간 반전 기법은 지연 오차를 발생하고, 동기화 지연 시간 반전 기법을 사용하는 동기식 디램은 오동작을 일으킬 가능성이 증가하며, 동작 속도를 저하한다.
따라서 본 발명의 목적은 동기식 디램의 지연 오차를 최소화하는 내부 클락 신호 발생회로와, 이를 이용하여 오동작 가능성을 최소화하고 동작 속도를 향상시키는 동기식 디램을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 내부 클락 발생회로의 실시예를 나타내는 도면이다.
도 2는 도 1의 펌핑 신호 발생부를 나타내는 도면이다.
도 3은 도 1의 드라이빙부를 나타내는 도면이다.
도 4는 본 발명의 내부 클락 발생회로의 주요신호의 타이밍도이다.
상기와 같은 본 발명의 목적을 달성하기 위한 본 발명은 외부 클락 신호에 동기하여 내부 클락 신호를 발생하는 내부 클락 신호 발생회로에 관한 것이다.
본 발명의 내부 클락 신호 발생회로는 외부 클락 신호를 수신하며, 소정의 버퍼링 지연 시간을 가지면서 상기 외부 클락 신호를 버퍼링하여 버퍼링 클락 신호를 발생하는 입력 버퍼; 상기 버퍼링 클락 신호를 수신하여, 소정의 지연 반영 시간으로 지연되는 지연 클락 신호를 발생하는 지연 반영 회로; 소정의 제1 지연 시간을 가지면서, 상기 지연 클락 신호와 상기 버퍼링 클락 신호를 각각 2분주하여, 지연 분주 신호와 외부 분주 신호를 제공하는 클락 분주부; 상기 지연 분주 신호의 상승 단부에 응답하여 소정의 제1 시간 변화율로 전압 레벨이 상승하고 상기 외부 분주 신호의 하강 단부에 응답하여 상기 제1 시간 변화율로 전압 레벨이 하강하는 제1 펌핑 신호와, 상기 지연 분주 신호의 하강 단부에 응답하여 소정의 제2 시간 변화율로 전압 레벨이 상승하고 상기 외부 분주 신호의 상승 단부에 응답하여 상기 제2 시간 변화율로 전압 레벨이 하강하는 제2 펌핑 신호를 발생하는 펌핑 신호 발생부; 상기 제1 및 제2 펌핑 신호를 수신하며, 상기 제1 및 제2 펌핑 신호 중에서의 적어도 어느하나의 전압 레벨이 소정의 기준 전압보다 낮을 때를 감지하여, 소정의 제2 지연 시간이 지난 후에 활성하는 내부 클락 신호를 발생하는 드라이빙부를 구비한다. 상기 지연 반영 시간은 상기 버퍼링 지연 시간과 상기 제1 지연 시간과 상기 제2 지연 시간의 합이다.
바람직하기로는 상기 펌핑 신호 발생부는 상기 지연 분주 신호와 상기 외부 분주 신호의 동시 활성 구간에 활성하는 제1 상승 제어 신호와, 상기 외부 분주 신호의 비활성 구간에서 활성하는 제1 하강 제어 신호와, 상기 지연 분주 신호와 상기 외부 분주 신호의 동시 비활성 구간에 활성하는 제2 상승 제어 신호와, 상기 외부 분주 신호의 활성 구간에서 활성하는 제2 하강 제어 신호를 발생하는 제어 신호 발생부; 상기 외부 분주 신호가 활성하고 상기 지연 분주 신호가 비활성하는 구간에서 상기 기준 전압과 동일한 전압 레벨이며, 상기 제1 상승 제어 신호의 활성에 응답하여 상기 제1 시간 변화율로 전압 레벨이 상승하며, 상기 제1 하강 제어 신호의 활성에 응답하여 상기 제1 시간 변화율로 전압 레벨이 하강하는 상기 제1 펌핑 신호를 발생하는 제1 펌핑부; 및 상기 외부 분주 신호가 비활성하고 상기 지연 분주 신호가 활성하는 구간에서 상기 기준 전압과 동일한 전압 레벨이며, 상기 제2 상승 제어 신호의 활성에 응답하여 상기 제2 시간 변화율로 전압 레벨이 상승하며, 상기 제2 하강 제어 신호의 활성에 응답하여 상기 제2 시간 변화율로 전압 레벨이 하강하는 상기 제2 펌핑 신호를 발생하는 제2 펌핑부를 구비한다.
더욱 바람직하기로는 상기 제1 펌핑부는 상기 제1 펌핑 신호를 발생하는 제1 펌핑 신호단; 상기 외부 분주 신호가 활성하고 상기 지연 분주 신호가 비활성하는 구간에서, 상기 제1 펌핑 신호단을 상기 기준 전압을 발생하는 기준 전압단과 연결하는 제1 스위칭 소자; 외부 전원 전압으로부터 소정의 전류량의 전류를 공급하는 전류 소스; 접지 전압으로 상기 전류 소스의 전류량의 전류를 방출하는 전류 싱크; 상기 제1 상승 제어 신호에 응답하여, 상기 전류 소스와 상기 제1 펌핑 신호단을 연결하는 제2 스위칭 소자; 및 상기 제1 하강 제어 신호에 응답하여, 상기 전류 싱크와 상기 제1 펌핑 신호단을 연결하는 제3 스위칭 소자를 구비한다.
그리고 상기 제2 펌핑부는 상기 제2 펌핑 신호를 발생하는 제2 펌핑 신호단; 상기 외부 분주 신호가 비활성하고 상기 지연 분주 신호가 활성하는 구간에서, 상기 제2 펌핑 신호단을 상기 기준 전압을 발생하는 기준 전압단과 연결하는 제1 스위칭 소자; 외부 전원 전압으로부터 소정의 전류량의 전류를 공급하는 전류 소스; 접지 전압으로 상기 전류 소스의 전류량의 전류를 방출하는 전류 싱크; 상기 제2 상승 제어 신호에 응답하여, 상기 전류 소스와 상기 제2 펌핑 신호단을 연결하는 제2 스위칭 소자; 및 상기 제2 하강 제어 신호에 응답하여, 상기 전류 싱크와 상기 제2 펌핑 신호단을 연결하는 제3 스위칭 소자를 구비한다.
본 발명의 내부 클락 신호 발생회로에 의하여 파워 다운 모드에서 전력 소모를 최소화하며, 신속하고 정확히 외부 클락 신호와 위상이 일치하는 내부 클락 신호를 발생한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 1은 본 발명의 내부 클락 발생회로의 실시예를 나타내는 도면이다. 이를 참조하면, 본 발명의 내부 클락 발생 회로는 입력 버퍼(11), 지연 반영 회로(13), 클락 분주부(15), 펌핑 신호 발생부(17) 및 드라이빙부(19)를 구비한다.
상기 입력 버퍼(11)는 외부에서 입력되어 반도체 장치의 기준 신호로 작용하는 외부 클락 신호(EXTCLK)를 버퍼링하여 버퍼링 클락 신호(ICLK)를 발생한다. 상기 버퍼링 클락 신호(ICLK)는 상기 외부 클락 신호(EXTCLK)로부터 소정의 버퍼링 지연 시간(dtb, 도 4 참조)으로 지연되는 신호이다.
상기 지연 반영 회로(13)는 상기 입력 버퍼(11)로부터 출력되는 상기 버퍼링 클락 신호(ICLK)를 수신하여, 지연 클락 신호(IDCLK)를 발생한다. 상기 지연 클락 신호(IDCLK)는 상기 버퍼링 클락 신호(ICLK)로부터 소정의 지연 반영 시간(dtot, 도 4 참조)으로 지연되는 신호이다.
상기 클락 분주부(15)는 제1 분주기(15a) 및 제2 분주기(15b)를 구비한다.
상기 제1 분주기(15a)는 상기 지연 클락 신호(IDCLK)의 주파수를 1/2로 분주하여 지연 분주 신호(VDIV1)를 발생한다. 그리고 상기 지연 분주 신호(VDIV1)는 상기 지연 클락 신호(IDCLK)로부터 소정의 제1 지연 시간(dt1, 도 4 참조)을 가지면서, 분주된다.
바람직하기로는 상기 제1 분주기(15a)는 상기 지연 클락 신호(IDCLK)를 클락 입력으로 하고, 상기 지연 분주 신호(VDIV1)을 출력 신호로 발생하는 T 플립-플럽(flip-flop)이다.
상기 제2 분주기(15b)는 상기 버퍼링 클락 신호(ICLK)의 주파수를 1/2로 분주하여 외부 분주 신호(VDIV2)를 발생한다. 그리고 상기 외부 분주 신호(VDIV2)는 상기 버퍼링 클락 신호(ICLK)로부터 상기 제1 지연 시간(dt1)을 가지면서, 분주된다.
바람직하기로는 상기 제2 분주기(15b)는 상기 버퍼링 클락 신호(ICLK)를 클락 입력으로 하고, 상기 외부 분주 신호(VDIV2)을 출력 신호로 발생하는 T 플립-플럽(flip-flop)이다.
상기 펌핑 신호 발생부(17)는 지연 분주 신호(VDIV1) 및 외부 분주 신호(VDIV2)를 수신하여 제1 펌핑 신호(VPUMP1) 및 제2 펌핑 신호(VPUMP2)를 발생한다.
도 2는 도 1의 펌핑 신호 발생부를 나타내는 도면이다. 이를 참조하면, 상기 펌핑 신호 발생부(17)는 구체적으로 제어 신호 발생부(21), 제1 펌핑부(23) 및 제2 펌핑부(25)를 구비한다.
상기 제어 신호 발생부(21)는 상기 지연 분주 신호(VDIV1)과 상기 외부 분주 신호에 응답하여 제1 및 제2 상승 제어 신호(UP1, UP2)와 제1 및 제2 하강 제어 신호(DN1, DN2)를 발생한다.
도 2와 도 4를 참조하여, 상기 제1 및 제2 상승 제어 신호(UP1, UP2)와 상기 제1 및 제2 하강 제어 신호(DN1, DN2)의 타이밍을 설명하면, 다음과 같다.
상기 제1 상승 제어 신호(UP1)는 상기 지연 분주 신호(VDIV1)와 상기 외부 분주 신호(VDIV2)가 각각 "하이"로 활성되는 구간에서 "하이"로 활성한다.
상기 제1 하강 제어 신호(DN1)는 상기 외부 분주 신호(VDIV2)가 "로우"로 비활성되는 구간에서 "하이"로 활성한다.
상기 제2 상승 제어 신호(UP2)는 상기 지연 분주 신호(VDIV1)와 상기 외부 분주 신호(VDIV2)가 각각 "로우"로 비활성되는 구간에서 "하이"로 활성한다.
상기 제2 하강 제어 신호(DN2)는 상기 외부 분주 신호(VDIV2)가 "하이"로 활성되고, 상기 지연 분주 신호(VDIV1)가 "로우"로 비활성되는 구간에서 활성하는 "하이"로 활성한다.
상기 제1 및 제2 상승 제어 신호(UP1, UP2)와 상기 제1 및 제2 하강 제어 신호(DN1, DN2)를 발생하는 상기 제어 신호 발생부(21)의 구성은, 당업자는 용이하게 구현할 수 있으므로, 본 명세서에서 그 구체적인 기술을 생략한다.
다시 도 2와 도4를 참조하면, 상기 제1 펌핑부(23)는 제1 펌핑 신호단(27), 스위칭 소자들(23a, 23b, 23c), 전류 소스(23d), 전류 싱크(23e) 및 캐패시터(23f)를 구비한다.
상기 제1 펌핑 신호단(27)은 상기 제1 펌핑 신호(VPUMP1)를 제공한다. 상기 제1 펌핑 신호(VPUMP1)는 상기 외부 분주 신호(VDIV2)가 활성하고 상기 지연 분주 신호(VDIV1)가 비활성하는 구간에서 상기 기준 전압(VREF)과 동일한 전압 레벨이다.
즉, 상기 외부 분주 신호(VDIV2)가 활성하고 상기 지연 분주 신호(VDIV1)가 비활성하는 구간에서, 상기 스위칭 소자(23a)는 "턴온"되어 상기 제1 펌핑 신호단(27)은 상기 기준 전압(VREF)와 연결된다. 따라서 상기 제1 펌핑 신호(VPUMP1)는 상기 기준 전압(VREF)으로 된다.
상기 전류 소스(23d)는 외부 전원 전압(VCC)으로부터 상기 제1 펌핑 신호단(27)에 전류를 공급한다.
즉, 상기 제1 상승 제어 신호(UP1)가 "하이"로 활성하면, 상기 스위칭 소자(23b)가 "턴온"되어 상기 제1 펌핑 신호단(27)은 상기 전류 소스(23d)와 연결된다. 그리고 상기 제1 펌핑 신호(VPUMP1)의 전압 레벨은 상승한다. 이때 상기 제1 펌핑 신호(VPUMP1)의 전압 레벨은 상기 전류 소스(23d)의 전류량에 의하여 소정의 비율(편의상, "제1 시간 변화율"이라 한다)로 상승한다.
상기 전류 싱크(23e)는 상기 제1 펌핑 신호단(27)에서 접지 전압(VSS)으로 전류를 방출한다. 상기 전류 싱크(23e)의 시간당 방출되는 전류량은 상기 전류 소스(23d)의 시간당 공급 비율과 동일하다.
즉, 상기 제1 상승 제어 신호(DN1)가 "하이"로 활성하면, 상기 스위칭 소자(23c)가 "턴온"되어 상기 제1 펌핑 신호단(27)은 상기 전류 싱크(23e)와 연결된다. 그리고 상기 제1 펌핑 신호(VPUMP1)의 전압 레벨은 하강한다. 이때 상기 제1 펌핑 신호(VPUMP1)의 전압 레벨은 상기 "제1 시간 변화율"로 하강한다.
상기 캐패시터(23f)는, 상기 제1 펌핑 신호단(27)과 상기 접지 전압(VSS) 사이에 형성되어, 상기 제1 펌핑 신호(VPUMP1)의 전압 레벨이 급격히 증감하는 것을 방지한다.
다시 도 2와 도4를 참조하면, 상기 제2 펌핑부(25)는 제2 펌핑 신호단(29), 스위칭 소자들(25a, 25b, 25c), 전류 소스(25d), 전류 싱크(25e) 및 캐패시터(25f)를 구비한다.
상기 제2 펌핑 신호단(29)은 상기 제2 펌핑 신호(VPUMP2)를 제공한다. 상기 제2 펌핑 신호(VPUMP2)는 상기 외부 분주 신호(VDIV2)가 비활성하고 상기 지연 분주 신호(VDIV1)가 활성하는 구간에서 상기 기준 전압(VREF)과 동일한 전압 레벨이다.
즉, 상기 외부 분주 신호(VDIV2)가 비활성하고 상기 지연 분주 신호(VDIV1)가 활성하는 구간에서, 상기 스위칭 소자(25a)는 "턴온"되어 상기 제2 펌핑 신호단(29)은 상기 기준 전압(VREF)와 연결된다. 따라서 상기 제2 펌핑 신호(VPUMP2)는 상기 기준 전압(VREF)으로 된다.
상기 전류 소스(25d)는 외부 전원 전압(VCC)으로부터 상기 제2 펌핑 신호단(29)에 전류를 공급한다.
즉, 상기 제2 상승 제어 신호(UP2)가 "하이"로 활성하면, 상기 스위칭 소자(25b)가 "턴온"되어 상기 제2 펌핑 신호단(29)은 상기 전류 소스(25d)와 연결된다. 따라서 상기 제2 펌핑 신호(VPUMP2)의 전압 레벨은 상승한다. 이때 상기 제2 펌핑 신호(VPUMP2)의 전압 레벨은 상기 전류 소스(25d)의 전류량에 의하여 소정의 비율(편의상, "제2 시간 변화율"이라 한다)로 상승한다.
상기 전류 싱크(25e)는 상기 제2 펌핑 신호단(29)에서 접지 전압(VSS)으로 전류를 방출한다. 상기 전류 싱크(25e)의 시간당 방출되는 전류량은 상기 전류 소스(25d)의 시간당 공급 비율과 동일하다.
즉, 상기 제2 상승 제어 신호(DN2)가 "하이"로 활성하면, 상기 스위칭 소자(25c)가 "턴온"되어 상기 제2 펌핑 신호단(29)은 상기 전류 싱크(25e)와 연결된다. 그리고 상기 제2 펌핑 신호(VPUMP2)의 전압 레벨은 하강한다. 이때 상기 제2 펌핑 신호(VPUMP2)의 전압 레벨은 상기 제2 시간 변화율로 하강한다.
상기 캐패시터(25f)는, 상기 제2 펌핑 신호단(29)과 상기 접지 전압(VSS) 사이에 형성되어, 상기 제2 펌핑 신호(VPUMP2)의 전압 레벨이 급격히 증감하는 것을 방지한다.
바람직하기로는 상기 제1 시간 변화율과 상기 제2 시간 변화율은 동일하다.
다시 도 1을 참조하면, 상기 드라이빙부(19)는 상기 제1 펌핑 신호(VPUMP1)과 상기 제2 펌핑 신호(VPUMP2)를 수신하여 내부 클락 신호(INTCLK)를 발생한다.
도 3은 도 1의 드라이빙부를 나타내는 도면이다. 이를 참조하면, 상기 드라이빙부(19)는 비교기들(31, 33) 및 출력부(35)을 구비한다.
상기 비교기(31)는 반전 입력 단자(-)에 상기 제1 펌핑 신호(VPUMP1)을 인가하고 비반전 입력 단자(+)에는 상기 기준 전압(VREF)을 인가하여, 제1 비교 신호(VCOM1)를 발생한다. 그러므로 상기 제1 비교 신호(VCOM1)는, 상기 제1 펌핑 신호(VPUMP1)의 전압 레벨이 상기 기준 전압(VREF)보다 낮을 때, "하이"레벨로 활성한다. 그리고 상기 제1 비교 신호(VCOM1)는, 상기 제1 펌핑 신호(VPUMP1)의 전압 레벨이 상기 기준 전압(VREF)일 때, "로우"레벨이다.
상기 비교기(33)는 반전 입력 단자(-)에 상기 제2 펌핑 신호(VPUMP2)을 인가하고 비반전 입력 단자(+)에는 상기 기준 전압(VREF)을 인가하여, 제2 비교 신호(VCOM2)를 발생한다. 그러므로 상기 제2 비교 신호(VCOM1)는 상기 제2 펌핑 신호(VPUMP2)의 전압 레벨이 상기 기준 전압(VREF)보다 낮을 때, "하이"레벨로 활성한다. 그리고 상기 제2 비교 신호(VCOM2)는, 상기 제2 펌핑 신호(VPUMP2)의 전압 레벨이 상기 기준 전압(VREF)일 때, "로우"레벨이다.
상기 출력부(35)는 상기 제1 및 제2 비교 신호(VCOM1 및 VCOM2)를 수신하여 상기 내부 클락 신호(INTCLK)를 발생한다.
상기 출력부(35)는 논리합 게이트(25a) 및 버퍼 수단(35b)를 구비한다. 상기 논리합 게이트(25a)는 상기 제1 비교 신호(VCOM1) 및 상기 제2 비교 신호(VCOM2)를 논리합하여 출력한다. 그리고 상기 버퍼 수단(35b)은 상기 논리합 게이트(25a)의 출력(N35) 신호를 버퍼링하여 내부 클락 신호(INTCLK)를 발생한다.
상기 내부 클락 신호(INTCLK)는, 상기 제1 펌핑 신호(VPUMP1) 또는 상기 제2 펌핑 신호(VPUMP2)의 전압 레벨이 상기 기준 전압(VREF)보다 낮을 때, "하이"로 활성한다.
그리고 상기 내부 클락 신호(INTCLK)의 활성은, 상기 제1 펌핑 신호(VPUMP1) 또는 상기 제2 펌핑 신호(VPUMP2)의 전압 레벨이 상기 기준 전압(VREF)보다 낮아지는 시점부터 제2 지연 시간(dt2, 도 4 참조)을 가진다.
다시 도 1과 도 4를 참조하면, 상기 지연 반영 회로(13)에 의하여 발생되는 상기 지연 반영 시간(dtot)은 상기 버퍼링 지연 시간(dtb)과 상기 제1 지연 시간(dt1)과 상기 제2 지연 시간(dt2)의 합과 동일하다.
도 4는 도 1 내지 도 3의 주요 단자의 타이밍도이다. 이를 참조하여 본 발명의 내부 클락 발생 회로의 작용 효과를 구체적으로 설명하면, 다음과 같다.
먼저, 상기 버퍼링 클락 신호(ICLK)는 상기 외부 클락 신호(EXTCLK)로부터 상기 버퍼링 지연 시간(dtb)으로 지연된다.
그리고 상기 지연 클락 신호(IDCLK)는 상기 버퍼링 클락 신호(ICLK)로부터 상기 지연 반영 시간(dtot)으로 지연된다. 이때 상기 지연 반영 시간(dtot)은 수학식 1에 의하여 결정된다.
dtot=dtb+dt1+dt2
즉, 상기 지연 반영 시간(dtot)은 상기 버퍼링 지연 시간(dtb)과 상기 제1 지연 시간(dt1)과 상기 제2 지연 시간(dt2)의 합이다.
그리고 상기 지연 분주 신호(VDIV1)와 상기 외부 분주 신호(VDIV2)는 각각 상기 지연 클락 신호(IDCLK)와 상기 버퍼링 클락 신호(ICLK)로부터 상기 제1 지연 시간(dt1)으로 지연되면서 1/2로 분주된다.
그리고 상기 제1 펌핑 신호(VPUMP1)는 상기 지연 분주 신호(VDIV1)의 상승 단부에 응답하여 전압 레벨이 상승하기 시작한다. 그리고 상기 제1 펌핑 신호(VPUMP1)는 상기 외부 분주 신호(VDIV2)의 하강 단부에 응답하여 전압 레벨의 상승을 중지한다. 따라서 상기 제1 펌핑 신호(VPUMP1)의 전압이, 상기 기준 전압(VREF)로부터 최고 전압(Vpeak1)에 도달하는데는, 수학식 2에 의하여 결정되는 상승 시간(Tr1)이 소요된다.
Tr1=Tclk-dtot
여기서, Tclk는 상기 외부 클락 신호(EXTCLK)의 한 주기를 나타낸다.
그리고 상기 제1 펌핑 신호(VPUMP1)의 전압 레벨의 하강 속도는 상승 속도와 동일하다. 그러므로 상기 제1 펌핑 신호(VPUMP1)의 전압 레벨이 최고 전압(Vpeak1)으로부터 상기 기준 전압(VREF)에 도달하는데 소요되는 시간(Tr2)도 Tclk-dtot이다.
이러한 전압 레벨의 상승 및 하강에 소요되는 시간은 상기 제2 펌핑 신호(VPUMP2)에도 마찬가지로 적용된다.
그리고 상기 제1 펌핑 신호(VPUMP1) 또는 상기 제2 펌핑 신호(VPUMP2)의 전압 레벨이 하강하여 상기 기준 전압(VREF)에 도달한 시점부터 상기 내부 클락 신호(INTCLK)가 활성하는데 소요되는 시간은 상기 제2 지연 시간(dt2)이다.
그러므로 상기 외부 클락 신호(EXTCLK)의 상승 단부로부터 상기 내부 클락 신호(INTCLK)의 상승 단부까지 소요되는 시간(Texint)은 수학식 3에 의하여 결정된다.
Texint=dtb+dtot+dt1+2(Tclk-dtot)+dt2=2Tclk
즉, 상기 외부 클락 신호(EXTCLK)의 상승 단부로부터 2 주기(2Tclk) 후에, 상기 내부 클락 신호(INTCLK)의 상승 단부는 상기 외부 클락 신호(EXTCLK)의 상승 단부에 일치한다.
그리고 활성화 신호(ACT)는 반도체 장치의 외부에서 인가되거나 내부에서 발생되는 신호이다. 상기 활성화 신호(ACT)는 상기 펌핑 신호 발생부(17)에 인가되고, 상기 제1 및 제2 펌핑 신호(VPUMP1 및 VPUMP2)를 상기 기준 전압(VREF)로 초기화함으로써 반도체 장치가 파워 다운 모드에서 활성화 모드로 바뀌는 초기의 오동작을 방지한다.
본 명세서에서는 상기 외부 클락 신호(EXTCLK)가 상기 입력 버퍼(11)에 의하여 버퍼링되어 입력되는 실시예에 대하여 자세히 기술하였다. 그러나 상기 외부 클락 신호(EXTCLK)는 상기 입력 버퍼(11)를 거치지 않고 직접 입력될 수도 있다. 이는 당업자에게는 주지의 사실이다. 이 경우 상기 지연 반영 시간(dtot)는 상기 제1 지연 시간(dt1)과 상기 제2 지연 시간(dt2)의 합과 동일하다. 즉, 상기 지연 반영 시간(dtot)는 상기 외부 클락 신호(EXTCLK)로부터 상기 내부 클락 신호(INTCLK)까지의 지연 시간중에서 상기 펌핑 신호 발생부(17)에서 소요되는 시간을 제외한 나머지 지연 시간의 합과 동일하다.
이때 상기 지연 반영 시간(dtot)은 수학식 4에 의하여 결정된다.
dtot=dt1+dt2
즉, 상기 지연 반영 시간(dtot)은 상기 제1 지연 시간(dt1)과 상기 제2 지연 시간(dt2)의 합이다.
그리고 상기 외부 클락 신호(EXTCLK)의 상승 단부로부터 상기 내부 클락 신호(INTCLK)의 상승 단부까지 소요되는 시간(Texint1)은 수학식 5에 의하여 결정된다.
Texint1=dtot+dt1+2(Tclk-dtot)+dt2=2Tclk
그러므로 이경우에도, 상기 외부 클락 신호(EXTCLK)의 상승 단부로부터 2 주기(2Tclk) 후에, 상기 내부 클락 신호(INTCLK)의 상승 단부는 상기 외부 클락 신호(EXTCLK)의 상승 단부에 일치한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 내부 클락 신호 발생회로가 아날로그 펌핑 구조를 가짐으로 인하여, 신속하고 정확히 외부 클락 신호와 위상이 일치하는 내부 클락 신호를 발생한다. 그리고 본 발명의 내부 클락 신호 발생회로를 가지는 반도체 장치는 파워 다운 모드에서 전력의 소모를 최소화한다.
또한 본 발명의 내부 클락 신호 발생회로를 이용하는 동기식 디램은 오동작 가능성이 최소화되며, 동작 속도 또한 크게 향상된다.

Claims (21)

  1. 외부 클락 신호를 수신하며, 소정의 버퍼링 지연 시간을 가지면서 상기 외부 클락 신호를 버퍼링하여 버퍼링 클락 신호를 발생하는 입력 버퍼;
    상기 버퍼링 클락 신호를 수신하여, 소정의 지연 반영 시간으로 지연되는 지연 클락 신호를 발생하는 지연 반영 회로;
    소정의 제1 지연 시간을 가지면서, 상기 지연 클락 신호와 상기 버퍼링 클락 신호를 각각 2분주하여, 지연 분주 신호와 외부 분주 신호를 제공하는 클락 분주부;
    상기 지연 분주 신호의 상승 단부에 응답하여 소정의 제1 시간 변화율로 전압 레벨이 상승하고 상기 외부 분주 신호의 하강 단부에 응답하여 상기 제1 시간 변화율로 전압 레벨이 하강하는 제1 펌핑 신호와, 상기 지연 분주 신호의 하강 단부에 응답하여 소정의 제2 시간 변화율로 전압 레벨이 상승하고 상기 외부 분주 신호의 상승 단부에 응답하여 상기 제2 시간 변화율로 전압 레벨이 하강하는 제2 펌핑 신호를 발생하는 펌핑 신호 발생부;
    상기 제1 및 제2 펌핑 신호를 수신하며, 상기 제1 및 제2 펌핑 신호 중에서의 적어도 어느하나의 전압 레벨이 소정의 기준 전압보다 낮을 때, 소정의 제2 지연 시간으로 활성하는 내부 클락 신호를 발생하는 드라이빙부를 구비하며,
    상기 지연 반영 시간은 상기 버퍼링 지연 시간과 상기 제1 지연 시간과 상기 제2 지연 시간의 합인 것을 특징으로 하는 내부 클락 신호 발생회로.
  2. 제1항에 있어서, 상기 제1 시간 변화율과 상기 제2 시간 변화율은
    동일한 것을 특징으로 하는 내부 클락 신호 발생회로.
  3. 제1항에 있어서, 클락 분주부는
    상기 제1 지연 시간을 가지면서, 상기 지연 클락 신호를 2분주한 상기 지연 분주 신호를 발생하는 제1 분주기; 및
    상기 제1 지연 시간을 가지면서, 상기 버퍼링 클락 신호를 2분주한 상기 외부 분주 신호를 발생하는 제2 분주기를 구비하는 것을 특징으로 하는 내부 클락 신호 발생회로.
  4. 제3항에 있어서, 상기 제1 및 제2 분주기는
    T 플립-플럽인 것을 특징으로 하는 내부 클락 신호 발생회로.
  5. 제1항에 있어서, 상기 펌핑 신호 발생부는
    상기 지연 분주 신호와 상기 외부 분주 신호의 동시 활성 구간에 활성하는 제1 상승 제어 신호와, 상기 외부 분주 신호의 비활성 구간에서 활성하는 제1 하강 제어 신호와, 상기 지연 분주 신호와 상기 외부 분주 신호의 동시 비활성 구간에 활성하는 제2 상승 제어 신호와, 상기 외부 분주 신호의 활성 구간에서 활성하는 제2 하강 제어 신호를 발생하는 제어 신호 발생부;
    상기 외부 분주 신호가 활성하고 상기 지연 분주 신호가 비활성하는 구간에서 상기 기준 전압과 동일한 전압 레벨이며, 상기 제1 상승 제어 신호의 활성에 응답하여 상기 제1 시간 변화율로 전압 레벨이 상승하며, 상기 제1 하강 제어 신호의 활성에 응답하여 상기 제1 시간 변화율로 전압 레벨이 하강하는 상기 제1 펌핑 신호를 발생하는 제1 펌핑부; 및
    상기 외부 분주 신호가 비활성하고 상기 지연 분주 신호가 활성하는 구간에서 상기 기준 전압과 동일한 전압 레벨이며, 상기 제2 상승 제어 신호의 활성에 응답하여 상기 제2 시간 변화율로 전압 레벨이 상승하며, 상기 제2 하강 제어 신호의 활성에 응답하여 상기 제2 시간 변화율로 전압 레벨이 하강하는 상기 제2 펌핑 신호를 발생하는 제2 펌핑부를 구비하는 것을 특징으로 하는 내부 클락 신호 발생회로.
  6. 제5항에 있어서, 상기 제1 시간 변화율과 상기 제2 시간 변화율은
    동일한 것을 특징으로 하는 내부 클락 신호 발생회로.
  7. 제5항에 있어서, 상기 제1 펌핑부는
    상기 제1 펌핑 신호를 발생하는 제1 펌핑 신호단;
    상기 외부 분주 신호가 활성하고 상기 지연 분주 신호가 비활성하는 구간에서, 상기 제1 펌핑 신호단을 상기 기준 전압을 발생하는 기준 전압단과 연결하는 제1 스위칭 소자;
    외부 전원 전압으로부터 소정의 전류량의 전류를 공급하는 전류 소스;
    접지 전압으로 상기 전류 소스의 전류량의 전류를 방출하는 전류 싱크;
    상기 제1 상승 제어 신호에 응답하여, 상기 전류 소스와 상기 제1 펌핑 신호단을 연결하는 제2 스위칭 소자; 및
    상기 제1 하강 제어 신호에 응답하여, 상기 전류 싱크와 상기 제1 펌핑 신호단을 연결하는 제3 스위칭 소자를 구비하는 것을 특징으로 하는 내부 클락 신호 발생회로.
  8. 제7항에 있어서, 상기 제1 펌핑부는
    상기 제1 펌핑 신호단과 상기 접지 전압 사이에 형성되는 캐패시터를 더 구비하는 것을 특징으로 하는 내부 클락 신호 발생회로.
  9. 제5항에 있어서, 상기 제2 펌핑부는
    상기 제2 펌핑 신호를 발생하는 제2 펌핑 신호단;
    상기 외부 분주 신호가 비활성하고 상기 지연 분주 신호가 활성하는 구간에서, 상기 제2 펌핑 신호단을 상기 기준 전압을 발생하는 기준 전압단과 연결하는 제1 스위칭 소자;
    외부 전원 전압으로부터 소정의 전류량의 전류를 공급하는 전류 소스;
    접지 전압으로 상기 전류 소스의 전류량의 전류를 방출하는 전류 싱크;
    상기 제2 상승 제어 신호에 응답하여, 상기 전류 소스와 상기 제2 펌핑 신호단을 연결하는 제2 스위칭 소자; 및
    상기 제2 하강 제어 신호에 응답하여, 상기 전류 싱크와 상기 제2 펌핑 신호단을 연결하는 제3 스위칭 소자를 구비하는 것을 특징으로 하는 내부 클락 신호 발생회로.
  10. 제9항에 있어서, 상기 제2 펌핑부는
    상기 제2 펌핑 신호단과 상기 접지 전압 사이에 형성되는 캐패시터를 더 구비하는 것을 특징으로 하는 내부 클락 신호 발생회로.
  11. 제1항에 있어서, 상기 드라이빙부는
    상기 제1 펌핑 신호의 전압 레벨을 상기 기준 전압과 비교하여 제1 비교 신호를 발생하는 제1 비교기;
    상기 제2 펌핑 신호의 전압 레벨을 상기 기준 전압과 비교하여 제2 비교 신호를 발생하는 제2 비교기; 및
    상기 제1 및 제2 비교 신호를 수신하며, 상기 제1 및 제2 펌핑 신호 중에서의 적어도 어느하나의 전압 레벨이 상기 기준 전압보다 낮을 때, 활성하는 상기 내부 클락 신호를 발생하는 출력부를 구비하는 것을 특징으로 하는 내부 클락 신호 발생회로.
  12. 외부 클락 신호를 수신하여, 소정의 지연 반영 시간으로 지연되는 지연 클락 신호를 발생하는 지연 반영 회로;
    소정의 제1 지연 시간을 가지면서, 상기 지연 클락 신호와 상기 외부 클락 신호를 각각 2분주하여, 지연 분주 신호와 외부 분주 신호를 제공하는 클락 분주부;
    상기 지연 분주 신호의 상승 단부에 응답하여 소정의 제1 시간 변화율로 전압 레벨이 상승하고 상기 외부 분주 신호의 하강 단부에 응답하여 상기 제1 시간 변화율로 전압 레벨이 하강하는 제1 펌핑 신호와, 상기 지연 분주 신호의 하강 단부에 응답하여 소정의 제2 시간 변화율로 전압 레벨이 상승하고 상기 외부 분주 신호의 상승 단부에 응답하여 상기 제2 시간 변화율로 전압 레벨이 하강하는 제2 펌핑 신호를 발생하는 펌핑 신호 발생부;
    상기 제1 및 제2 펌핑 신호를 수신하며, 상기 제1 및 제2 펌핑 신호 중에서의 적어도 어느하나의 전압 레벨이 소정의 기준 전압보다 낮을 때, 소정의 제2 지연 시간으로 활성하는 내부 클락 신호를 발생하는 드라이빙부를 구비하며,
    상기 지연 반영 시간은 상기 제1 지연 시간과 상기 제2 지연 시간의 합인 것을 특징으로 하는 내부 클락 신호 발생회로.
  13. 제12 항에 있어서, 상기 펌핑 신호 발생부는
    상기 지연 분주 신호와 상기 외부 분주 신호의 동시 활성 구간에 활성하는 제1 상승 제어 신호와, 상기 외부 분주 신호의 비활성 구간에서 활성하는 제1 하강 제어 신호와, 상기 지연 분주 신호와 상기 외부 분주 신호의 동시 비활성 구간에 활성하는 제2 상승 제어 신호와, 상기 외부 분주 신호의 활성 구간에서 활성하는 제2 하강 제어 신호를 발생하는 제어 신호 발생부;
    상기 외부 분주 신호가 활성하고 상기 지연 분주 신호가 비활성하는 구간에서 상기 기준 전압과 동일한 전압 레벨이며, 상기 제1 상승 제어 신호의 활성에 응답하여 상기 제1 시간 변화율로 전압 레벨이 상승하며, 상기 제1 하강 제어 신호의 활성에 응답하여 상기 제1 시간 변화율로 전압 레벨이 하강하는 상기 제1 펌핑 신호를 발생하는 제1 펌핑부; 및
    상기 외부 분주 신호가 비활성하고 상기 지연 분주 신호가 활성하는 구간에서 상기 기준 전압과 동일한 전압 레벨이며, 상기 제2 상승 제어 신호의 활성에 응답하여 상기 제2 시간 변화율로 전압 레벨이 상승하며, 상기 제2 하강 제어 신호의 활성에 응답하여 상기 제2 시간 변화율로 전압 레벨이 하강하는 상기 제2 펌핑 신호를 발생하는 제2 펌핑부를 구비하는 것을 특징으로 하는 내부 클락 신호 발생회로.
  14. 제13항에 있어서, 상기 제1 펌핑부는
    상기 제1 펌핑 신호를 발생하는 제1 펌핑 신호단;
    상기 외부 분주 신호가 활성하고 상기 지연 분주 신호가 비활성하는 구간에서, 상기 제1 펌핑 신호단을 상기 기준 전압을 발생하는 기준 전압단과 연결하는 제1 스위칭 소자;
    외부 전원 전압으로부터 소정의 전류량의 전류를 공급하는 전류 소스;
    접지 전압으로 상기 전류 소스의 전류량의 전류를 방출하는 전류 싱크;
    상기 제1 상승 제어 신호에 응답하여, 상기 전류 소스와 상기 제1 펌핑 신호단을 연결하는 제2 스위칭 소자; 및
    상기 제1 하강 제어 신호에 응답하여, 상기 전류 싱크와 상기 제1 펌핑 신호단을 연결하는 제3 스위칭 소자를 구비하는 것을 특징으로 하는 내부 클락 신호 발생회로.
  15. 제14항에 있어서, 상기 제2 펌핑부는
    상기 제2 펌핑 신호를 발생하는 제2 펌핑 신호단;
    상기 외부 분주 신호가 비활성하고 상기 지연 분주 신호가 활성하는 구간에서, 상기 제2 펌핑 신호단을 상기 기준 전압을 발생하는 기준 전압단과 연결하는 제1 스위칭 소자;
    외부 전원 전압으로부터 소정의 전류량의 전류를 공급하는 전류 소스;
    접지 전압으로 상기 전류 소스의 전류량의 전류를 방출하는 전류 싱크;
    상기 제2 상승 제어 신호에 응답하여, 상기 전류 소스와 상기 제2 펌핑 신호단을 연결하는 제2 스위칭 소자; 및
    상기 제2 하강 제어 신호에 응답하여, 상기 전류 싱크와 상기 제2 펌핑 신호단을 연결하는 제3 스위칭 소자를 구비하는 것을 특징으로 하는 내부 클락 신호 발생회로.
  16. 제12 항에 있어서, 상기 드라이빙부는
    상기 제1 펌핑 신호의 전압 레벨을 상기 기준 전압과 비교하여 제1 비교 신호를 발생하는 제1 비교기;
    상기 제2 펌핑 신호의 전압 레벨을 상기 기준 전압과 비교하여 제2 비교 신호를 발생하는 제2 비교기; 및
    상기 제1 및 제2 비교 신호를 수신하며, 상기 제1 및 제2 펌핑 신호 중에서의 적어도 어느하나의 전압 레벨이 상기 기준 전압보다 낮을 때, 활성하는 상기 내부 클락 신호를 발생하는 출력부를 구비하는 것을 특징으로 하는 내부 클락 신호 발생회로.
  17. 동기식 디램 장치에 있어서,
    외부 클락 신호를 수신하여, 내부 클락 신호를 발생하는 내부 클락 신호 발생 회로를 구비하며,
    상기 내부 클락 발생회로는
    상기 외부 클락 신호를 수신하며, 소정의 버퍼링 지연 시간을 가지면서 상기 외부 클락 신호를 버퍼링하여 버퍼링 클락 신호를 발생하는 입력 버퍼;
    상기 버퍼링 클락 신호를 수신하여, 소정의 지연 반영 시간으로 지연되는 지연 클락 신호를 발생하는 지연 반영 회로;
    소정의 제1 지연 시간을 가지면서, 상기 지연 클락 신호와 상기 버퍼링 클락 신호를 각각 2분주하여, 지연 분주 신호와 외부 분주 신호를 제공하는 클락 분주부;
    상기 지연 분주 신호의 상승 단부에 응답하여 소정의 제1 시간 변화율로 전압 레벨이 상승하고 상기 외부 분주 신호의 하강 단부에 응답하여 상기 제1 시간 변화율로 전압 레벨이 하강하는 제1 펌핑 신호와, 상기 지연 분주 신호의 하강 단부에 응답하여 소정의 제2 시간 변화율로 전압 레벨이 상승하고 상기 외부 분주 신호의 상승 단부에 응답하여 상기 제2 시간 변화율로 전압 레벨이 하강하는 제2 펌핑 신호를 발생하는 펌핑 신호 발생부;
    상기 제1 및 제2 펌핑 신호를 수신하며, 상기 제1 및 제2 펌핑 신호 중에서의 적어도 어느하나의 전압 레벨이 소정의 기준 전압보다 낮을 때, 소정의 제2 지연 시간으로 활성하는 상기 내부 클락 신호를 발생하는 드라이빙부를 구비하며,
    상기 지연 반영 시간은 상기 버퍼링 지연 시간과 상기 제1 지연 시간과 상기 제2 지연 시간의 합인 것을 특징으로 하는 동기식 디램 장치.
  18. 제17 항에 있어서, 상기 펌핑 신호 발생부는
    상기 지연 분주 신호와 상기 외부 분주 신호의 동시 활성 구간에 활성하는 제1 상승 제어 신호와, 상기 외부 분주 신호의 비활성 구간에서 활성하는 제1 하강 제어 신호와, 상기 지연 분주 신호와 상기 외부 분주 신호의 동시 비활성 구간에 활성하는 제2 상승 제어 신호와, 상기 외부 분주 신호의 활성 구간에서 활성하는 제2 하강 제어 신호를 발생하는 제어 신호 발생부;
    상기 외부 분주 신호가 활성하고 상기 지연 분주 신호가 비활성하는 구간에서 상기 기준 전압과 동일한 전압 레벨이며, 상기 제1 상승 제어 신호의 활성에 응답하여 상기 제1 시간 변화율로 전압 레벨이 상승하며, 상기 제1 하강 제어 신호의 활성에 응답하여 상기 제1 시간 변화율로 전압 레벨이 하강하는 상기 제1 펌핑 신호를 발생하는 제1 펌핑부; 및
    상기 외부 분주 신호가 비활성하고 상기 지연 분주 신호가 활성하는 구간에서 상기 기준 전압과 동일한 전압 레벨이며, 상기 제2 상승 제어 신호의 활성에 응답하여 상기 제2 시간 변화율로 전압 레벨이 상승하며, 상기 제2 하강 제어 신호의 활성에 응답하여 상기 제2 시간 변화율로 전압 레벨이 하강하는 상기 제2 펌핑 신호를 발생하는 제2 펌핑부를 구비하는 것을 특징으로 하는 동기식 디램 장치.
  19. 제18 항에 있어서, 상기 제1 펌핑부는
    상기 제1 펌핑 신호를 발생하는 제1 펌핑 신호단;
    상기 외부 분주 신호가 활성하고 상기 지연 분주 신호가 비활성하는 구간에서, 상기 제1 펌핑 신호단을 상기 기준 전압을 발생하는 기준 전압단과 연결하는 제1 스위칭 소자;
    외부 전원 전압으로부터 소정의 전류량의 전류를 공급하는 전류 소스;
    접지 전압으로 상기 전류 소스의 전류량의 전류를 방출하는 전류 싱크;
    상기 제1 상승 제어 신호에 응답하여, 상기 전류 소스와 상기 제1 펌핑 신호단을 연결하는 제2 스위칭 소자; 및
    상기 제1 하강 제어 신호에 응답하여, 상기 전류 싱크와 상기 제1 펌핑 신호단을 연결하는 제3 스위칭 소자를 구비하는 것을 특징으로 하는 동기식 디램 장치.
  20. 제19 항에 있어서, 상기 제2 펌핑부는
    상기 제2 펌핑 신호를 발생하는 제2 펌핑 신호단;
    상기 외부 분주 신호가 비활성하고 상기 지연 분주 신호가 활성하는 구간에서, 상기 제2 펌핑 신호단을 상기 기준 전압을 발생하는 기준 전압단과 연결하는 제1 스위칭 소자;
    외부 전원 전압으로부터 소정의 전류량의 전류를 공급하는 전류 소스;
    접지 전압으로 상기 전류 소스의 전류량의 전류를 방출하는 전류 싱크;
    상기 제2 상승 제어 신호에 응답하여, 상기 전류 소스와 상기 제2 펌핑 신호단을 연결하는 제2 스위칭 소자; 및
    상기 제2 하강 제어 신호에 응답하여, 상기 전류 싱크와 상기 제2 펌핑 신호단을 연결하는 제3 스위칭 소자를 구비하는 것을 특징으로 하는 동기식 디램 장치.
  21. 제17 항에 있어서, 상기 드라이빙부는
    상기 제1 펌핑 신호의 전압 레벨을 상기 기준 전압과 비교하여 제1 비교 신호를 발생하는 제1 비교기;
    상기 제2 펌핑 신호의 전압 레벨을 상기 기준 전압과 비교하여 제2 비교 신호를 발생하는 제2 비교기; 및
    상기 제1 및 제2 비교 신호를 수신하며, 상기 제1 및 제2 펌핑 신호 중에서의 적어도 어느하나의 전압 레벨이 상기 기준 전압보다 낮을 때, 활성하는 상기 내부 클락 신호를 발생하는 출력부를 구비하는 것을 특징으로 하는 동기식 디램 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100335499B1 (ko) * 1999-12-30 2002-05-08 윤종용 지연시간차를 보상하는 폐루프 아날로그 동기화 지연 시간반영 기법 구조의 클락 발생회로
US6275446B1 (en) * 2000-08-25 2001-08-14 Micron Technology, Inc. Clock generation circuits and methods
US6889336B2 (en) * 2001-01-05 2005-05-03 Micron Technology, Inc. Apparatus for improving output skew for synchronous integrate circuits has delay circuit for generating unique clock signal by applying programmable delay to delayed clock signal
KR100413758B1 (ko) * 2001-03-26 2003-12-31 삼성전자주식회사 지연 동기 루프를 구비하는 반도체 메모리 장치
US6600347B2 (en) 2001-10-10 2003-07-29 International Business Machines Corporation Dynamically producing an effective impedance of an output driver with a bounded variation during transitions thereby reducing jitter
KR100415092B1 (ko) 2002-05-13 2004-01-13 주식회사 하이닉스반도체 모드 레지스터를 갖는 반도체 메모리 장치 및 상기 반도체메모리 장치에서의 디프 파워 다운 모드의 제어 방법
US7307913B2 (en) 2005-09-29 2007-12-11 Hynix Semiconductor Inc. Clock control device for toggling an internal clock of a synchronous DRAM for reduced power consumption
KR100659159B1 (ko) * 2005-12-07 2006-12-19 삼성전자주식회사 메모리 모듈
KR100880831B1 (ko) 2007-03-14 2009-01-30 삼성전자주식회사 시스템 및 그것의 부트 코드 로딩 방법
TWI445313B (zh) * 2010-11-05 2014-07-11 Nat Univ Chung Cheng Delayed locking circuit with twisted clocks

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5513148A (en) * 1994-12-01 1996-04-30 Micron Technology Inc. Synchronous NAND DRAM architecture
DE69614904T2 (de) * 1995-03-14 2002-04-11 Nec Corp Interner Taktgenerator für einen synchronen dynamischen RAM Speicher
JPH1011966A (ja) * 1996-06-27 1998-01-16 Mitsubishi Electric Corp 同期型半導体記憶装置および同期型メモリモジュール
US5748554A (en) * 1996-12-20 1998-05-05 Rambus, Inc. Memory and method for sensing sub-groups of memory elements
JPH10334659A (ja) * 1997-05-29 1998-12-18 Mitsubishi Electric Corp 同期型半導体記憶装置
US5818788A (en) * 1997-05-30 1998-10-06 Nec Corporation Circuit technique for logic integrated DRAM with SIMD architecture and a method for controlling low-power, high-speed and highly reliable operation
US5822268A (en) * 1997-09-11 1998-10-13 International Business Machines Corporation Hierarchical column select line architecture for multi-bank DRAMs

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