KR100415092B1 - 모드 레지스터를 갖는 반도체 메모리 장치 및 상기 반도체메모리 장치에서의 디프 파워 다운 모드의 제어 방법 - Google Patents

모드 레지스터를 갖는 반도체 메모리 장치 및 상기 반도체메모리 장치에서의 디프 파워 다운 모드의 제어 방법 Download PDF

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Abstract

모드 레지스터 세팅이 이루어진 이후에만 DPD 모드로의 진입이 이루어지도록 하는 반도체 메모리 장치가 개시된다. 파워업 초기에 수신되는 명령어들이 우연히 DPD 모드 진입 조건을 충족시킴으로써 반도체 메모리 장치가 DPD 모드로 진입하는 것을 방지할 수 있게 된다. 그리고 DPD 모드로부터의 이탈은 외부 전원에 의해 동작하여 클록 인에이블 신호를 수신하는 클록 버퍼에 의해 제어된다. 따라서 DPD 모드로 진입하여 반도체 메모리 장치의 내부 전원이 오프되어 있더라도 클록 인에이블 신호의 변경에 의하여 DPD 모드로부터 이탈하는 것이 가능하게 된다.

Description

모드 레지스터를 갖는 반도체 메모리 장치 및 상기 반도체 메모리 장치에서의 디프 파워 다운 모드의 제어 방법{A SEMICONDUCTOR MEMORY DEVICE WITH A MODE REGISTER, AND METHOD FOR CONTROLLING DEEP POWER DOWN MODE THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 모드 레지스터(mode register)를 갖는 반도체 메모리 장치와 이 반도체 메모리 장치에서 디프 파워 다운(deep power down) 모드의 진입 및 이탈을 제어하는 방법에 관한 것이다.
개인 휴대 단말기(personal digital assistant)나 노트북 컴퓨터와 같은 휴대용 장치의 사용이 점점 확대되고 있는 상황에서 저전력 메모리(low power memory)의 필요성이 더욱 커지고 있다. 디램(DRAM : dynamic random access memory)은 저전력 메모리 구현을 위해 외부 전원으로서 기존의 3.3V 대신에 2.5V를 사용하고, 데이터 입출력 신호로서 기존의 3.3V 대신에 1.8V를 사용하는 추세이다. 또한 온도에 따라 데이터 셀의 데이터 보유 시간이 달라지는 것을 이용하여 셀프 리프레쉬 주기를 조절하는 셀프 리프레쉬 주기 조절 기능이나, 전체의 셀 어레이에 대해 리프레쉬하지 않고 필요한 부분만 부분적으로 리프레쉬하는 부분 셀프 리프레쉬(partial self refresh) 기능을 가지는 저전력 디램들도 개발되고 있다.
보편적인 디램은 정상 동작 모드인 액티브 모드(active mode)와, 저전력 모드로서 내부 전원 생성 회로의 전류 구동 능력을 떨어뜨린 스탠바이 모드(stand_by mode)로만 동작한다. 그러나 소비전력을 더욱 줄이기 위하여, 디프 파워 다운(deep power down : 이하, "DPD"라고 함) 모드로도 동작 가능한 디램이 개발되고 있다. DPD 모드는 소비전력을 저감시키는 측면에서 스탠바이 모드보다 더욱 진전된 동작 모드로서, 단순히 내부 전원 생성 회로의 전류 구동 능력만을 떨어뜨린 것이 아니라, 내부 전원 생성 회로가 아예 동작하지 않도록 하고 단지 클록 신호를 수신하기 위한 클록 버퍼만을 동작시킴으로써 디램의 소비전력을 최소화 한 것이다.
지금까지의 디램은 소정 명령어의 조합, 예를 들어, 클록 인에이블 신호(CKE)가 "L"이고, 로우 어드레스 스트로브 신호(RASB)와 칼럼 어드레스 스트로브 신호(CASB)가 "H"이며, 기록 인에이블 신호(WEB)와 칩 선택 신호(CSB)가 "L"인 경우에 클록 신호(CLK)에 동기되어 DPD 모드로 진입하며, 클록 인에이블 신호(CKE)가 "H"로 되면 DPD 모드를 이탈한다. DPD 이탈 후에는 소정 시간, 예를 들어 200㎲ 동안의 파워 시퀀스(power sequence)를 거쳐 정상 동작을 하도록 되어 있다. 파워업(power_up) 초기에 신호(CKE, RASB, CASB, WEB, CSB)는 전원 신호와 함께 외부로부터 공급되는데, 각 신호는 서로의 환경이 다르므로 램프업(ramp_up) 경사가 다르다. 따라서 파워업 초기의 어느 시점에서 각 신호의 레벨이 전술한 바와 같은 DPD 모드 진입을 위한 조건을 충족시키는 경우가 발생할 수 있다. 이 경우 원하지 않는 DPD 모드로의 진입이 이루어지며, 내부 전원이 오프되므로 반도체 메모리 장치는 정상적인 동작을 수행하지 못하게 된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 제안된 것으로서, 파워업 초기에 원하지 않는 DPD 모드로의 진입이 이루어지지 않도록 하는 반도체 메모리 장치를 제공하는 것을 일 목적으로 한다.
또한 본 발명은 반도체 메모리 장치에서 DPD 모드로의 진입 및 DPD 모드로부터의 이탈이 안정적으로 이루어질 수 있도록 하는 DPD 모드의 제어 방법을 제공하는 것을 다른 목적으로 한다.
도 1은 본 발명의 일 실시예에 의한 반도체 메모리 장치의 블록도.
도 2는 도 1에 도시된 DPD 디코더의 일 예의 회로도.
도 3은 도 2에 도시된 DPD 디코더의 동작을 설명하는 신호 파형도.
도 4는 도 1에 도시된 MRS 디코더의 일 예의 회로도.
도 5는 도 1에 도시된 MRS 래치 회로의 일 예의 회로도.
도 6은 도 1에 도시된 DPD 제어 회로의 일 예의 회로도.
도 7은 도 1에 도시된 반도체 메모리 장치의 동작을 설명하는 신호 파형도.
이러한 목적과 관련되어, 모드 레지스터 세팅(mode register setting : 이하, "MRS"라고 함)이 이루어진 이후에만 DPD 모드로의 진입이 이루어지도록 하는 반도체 메모리 장치가 본 발명에 의해 제공된다. 따라서 파워업 초기에 수신되는 명령어들이 우연히 DPD 모드 진입 조건을 충족시킴으로써 반도체 메모리 장치가DPD 모드로 진입하는 것을 방지할 수 있게 된다. 그리고 DPD 모드로부터의 이탈은 외부 전원에 의해 동작하여 클록 인에이블 신호를 수신하는 클록 버퍼에 의해 제어된다. 따라서 DPD 모드로 진입하여 반도체 메모리 장치의 내부 전원이 오프되어 있더라도 클록 인에이블 신호의 변경에 의하여 DPD 모드로부터 이탈하는 것이 가능하게 된다.
본 발명의 일 양상(aspect)에 의한, 모드 레지스터를 갖는 반도체 메모리 장치는 외부로부터 전원이 인가되면 상기 반도체 메모리 장치의 내부 전원을 생성하는 내부 전원 생성 회로와, 외부로부터 클록 신호 및 클록 인에이블 신호를 수신하고 버퍼링하여 내부 클록 신호 및 내부 클록 인에이블 신호를 생성하는 클록 버퍼 회로를 구비한다. 또한 상기 클록 버퍼 회로로부터 내부 클록 신호 및 내부 클록 인에이블 신호를 수신하고, 외부로부터 명령어 신호를 수신하여, 상기 수신된 신호가 제1의 소정 조합인 경우 디프 파워 다운(DPD) 모드의 진입을 지시하는 중간 DPD 모드 진입 신호를 생성하고, 상기 수신된 신호가 제2의 소정 조합인 경우 상기 모드 레지스터의 세팅을 지시하는 모드 레지스터 세팅(MRS) 신호를 생성하는 명령어 디코더가 구비된다. 또한 상기 외부 전원이 안정된 이후에 상기 MRS 신호가 수신되면, 상기 MRS 신호를 래치하는 MRS 신호 래치 회로와, 상기 명령어 디코더로부터 중간 DPD 모드 진입 신호가 수신되고, 상기 MRS 신호 래치 회로로부터 MRS 신호가 수신되면 최종 DPD 모드 진입 신호를 생성하여 상기 내부 전원 생성 회로로 출력하는 DPD 모드 제어 회로가 구비된다.
상기 클록 버퍼 회로는 외부로부터 인가되는 전원에 의해 동작하며, 상기 수신된 클록 인에이블 신호를 이용하여 DPD 모드로부터의 이탈을 지시하는 DPD 모드 이탈 신호를 생성하고, 상기 DPD 모드 제어 회로로 공급한다. 상기 내부 전원 생성 회로는 상기 외부 전원이 안정되면 제1 레벨을 갖는 외부 전원 검출 신호를 생성하여 상기 MRS 신호 래치 회로로 출력한다. 상기 MRS 신호 래치 회로는 상기 외부 전원 검출 신호가 상기 제1 레벨을 갖는 경우에만 상기 MRS 신호를 래치한다. 명령어 디코더는 외부 전원 검출 신호를 수신하고, 상기 외부 전원 검출 신호가 상기 제1 레벨인 경우에만 상기 MRS 신호를 생성한다.
상기 MRS 신호 래치 회로는 상기 외부 전원 검출 신호를 수신하여 반전시키는 제1 인버터와, 상기 제1 인버터의 출력신호를 일 입력신호로 하는 제1 NAND 게이트를 구비한다. 또한 상기 MRS 신호를 수신하여 반전시키는 제2 인버터와, 상기 제2 인버터의 출력신호와 상기 제1 NAND 게이트의 출력신호를 두 입력신호로 하며, 그 출력신호는 상기 제1 NAND 게이트의 다른 입력신호로 되는 제2 NAND 게이트가 구비된다. 또한 상기 제1 NAND 게이트의 출력신호를 수신하여 반전시키고, 상기 반전된 신호를 상기 MRS 신호 래치 회로의 출력신호로서 출력하는 제3 인버터가 구비된다.
상기 DPD 모드 제어 회로는 상기 중간 DPD 모드 진입 신호와 상기 MRS 신호 래치 회로의 출력신호를 두 입력신호로 하는 제3 NAND 게이트와, 상기 제3 NAND 게이트의 출력신호를 수신하여 반전시키는 제4 인버터를 구비한다. 바람직하게는 상기 제4 인버터의 출력신호를 수신하여 반전시키는 제5 인버터와, 게이트로 제5 인버터의 출력신호가 인가되며, 소오스는 접지되는 NMOS 트랜지스터와, 입력단자에상기 NMOS 트랜지스터의 드레인과 상기 제4 인버터의 출력단자가 연결되는 래치부와, 상기 DPD 모드 이탈 신호와 상기 래치부의 출력신호를 두 입력신호로 하는 NOR 게이트가 더 구비된다.
본 발명의 다른 양상에 의한, 모드 레지스터를 갖는 반도체 메모리 장치는 외부로부터 클록 신호와 클록 인에이블 신호와 명령어 신호를 수신하고, 상기 수신된 신호의 소정 조합에 대하여 디프 파워 다운(DPD) 모드의 진입을 지시하는 중간 DPD 모드 진입 신호를 생성하는 DPD 디코더와, 상기 클록 신호와 상기 명령어 신호를 수신하고, 상기 수신된 신호의 소정 조합에 대하여 상기 모드 레지스터의 세팅을 지시하는 모드 레지스터 세팅(MRS) 신호를 생성하는 MRS 디코더를 구비한다. 또한 상기 외부 전원이 안정된 이후에 상기 MRS 신호가 수신되면, 상기 MRS 신호를 래치하는 MRS 신호 래치 회로와, 상기 DPD 디코더로부터 중간 DPD 모드 진입 신호가 수신되고, 상기 MRS 신호 래치 회로로부터 MRS 신호가 수신되면 최종 DPD 모드 진입 신호를 생성하는 DPD 모드 제어 회로가 구비된다.
본 발명의 또 다른 양상에 의한, 모드 레지스터(mode register)를 갖는 반도체 메모리 장치에서 디프 파워 다운(DPD) 모드를 제어하는 방법은 외부로부터 클록 신호와 클록 인에이블 신호와 명령어 신호를 수신하여, 상기 수신된 신호가 제1의 소정 조합인 경우 디프 파워 다운(DPD) 모드의 진입을 지시하는 중간 DPD 모드 진입 신호를 생성하고, 상기 수신된 신호가 제2의 소정 조합인 경우 상기 모드 레지스터의 세팅을 지시하는 모드 레지스터 세팅(MRS) 신호를 생성한다. 외부 전원이 안정된 이후에 상기 MRS 신호가 수신되면, 상기 MRS 신호를 래치한다. 그리고 중간DPD 모드 진입 신호와 MRS 신호가 수신되면 최종 DPD 모드 진입 신호를 생성하고, 이를 내부 전원 생성 회로에 인가함으로써 내부 전원 생성 회로를 턴오프시킨다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 설명의 일관성을 위하여 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 및 신호를 가리키는 것으로 사용한다.
도 1은 본 발명의 일 실시예에 의한 반도체 메모리 장치의 블록도이다. 도 1에 도시되어 있는 바와 같이, 반도체 메모리 장치(100)는 클록 버퍼(102), 명령어 디코더(104), 어드레스 버퍼(110), 모드 레지스터(112), MRS 래치 회로(114), DPD 제어 회로(116), 내부 전원 생성 회로(118), 메모리 코어(120) 등을 구비하고 있다.
도 1에서, 클록 버퍼(102)는 외부로부터 클록 신호(CLK)와 클록 인에이블 신호(CKE)를 수신하여 버퍼링함으로써, 내부 클록 신호(ICLK)와 내부 클록 인에이블 신호(ICKE)를 생성하여 명령어 디코더(104) 및 메모리 코어(120)로 제공한다. 또한 DPD 모드로부터의 이탈을 지시하는 DPD 모드 이탈 신호(CKE_DPD)를 클록 인에이블 신호(CKE)를 이용하여 생성하고, 이를 DPD 제어 회로(116)로 제공한다. 클록 버퍼(102)는 내부 전원 생성 회로(118)에 의해 생성된 내부 전원에 의해 동작하는 것이 아니라, 외부 전원(102)에 의해 동작한다. 따라서 반도체 메모리 장치(100)가 DPD 모드로 진입하여 내부 전원 생성 회로가 오프되어 있더라도 정상적으로 동작하여, 외부로부터 클록 신호(CLK)와 클록 인에이블 신호(CKE)를 수신하고, DPD 모드 이탈 신호를 생성할 수 있다.
명령어 디코더(104)는 명령어 버퍼(도시되지 않음)로부터 칩 선택 신호(CSB)와 로우 어드레스 스트로브 신호(RASB)와 칼럼 어드레스 스트로브 신호(CASB)와 기록 인에이블 신호(WEB)를 수신한다. 또한 클록 버퍼(102)로부터 내부 클록 신호(ICLK)와 내부 클록 인에이블 신호(ICKE)를 수신하며, 내부 전원 생성 회로(118)로부터 외부 전원 검출 신호(PUPB)를 수신한다. 외부 전원 검출 신호(PUPB)는 파워업 초기에 외부 전원(EXT)의 전압을 검출하여 발생하는 신호로서, 전원 전압(VDD)을 따라 증가하다가 일정 레벨 이상에서 "L"로 되는 신호이다. 또한 DPD 모드로 진입하기 이전에 인가되는 명령어인 프리챠지(precharge) 명령어의 내부 해석 신호(IDLE)가 수신된다. 신호(IDLE)는 내부 프리챠지가 완료되었음을 가리킨다. 명령어 디코더(104)는 이렇게 수신된 신호를 이용하여 메모리 동작을 제어하는 각종 명령어(CMD)를 생성한다.
DPD 디코더(106)와 MRS 디코더(108)는 도 1에 도시되어 있는 바와 같이 명령어 디코더(104)와 일체로 구성되거나 또는 명령어 디코더(104)와 별개로 구성될 수 있다. DPD 디코더(106)는 수신된 내부 클록 신호(ICLK)와 내부 클록 인에이블 신호(ICKE)와 명령어 신호(CSB, RASB, CASB, WEB)를 수신하고, 이 신호들의 소정 조합에 대하여 DPD 모드 진입을 지시하는 중간 DPD 모드 진입 신호(MDPD)를 생성하여 DPD 제어 회로(116)로 제공한다. MRS 디코더(108)는 신호(PUPB, ICLK, CSB, RASB, CASB, WEB)를 수신하고, 이 신호들의 소정 조합에 대하여 모드 레지스터(112)의 세팅을 지시하는 MRS(mode register setting) 신호를 생성하여 모드 레지스터(112)로 제공한다. MRS 디코더(108)는 외부 전원 검출 신호(PUPB)가"L"인 경우에만 MRS 신호를 생성하도록 구성되는 것이 바람직하다. 이로써 파워업 초기에 MRS 디코더(108)로부터 원하지 않은 MRS 신호가 생성되는 것을 방지할 수 있으므로, 보다 안정적인 동작이 가능하게 된다.
어드레스 버퍼(110)는 외부로부터 어드레스 신호(A0, …, Ak)를 수신하여 버퍼링하므로써 내부 어드레스 신호(IA0, …, IAk)를 생성하여 모드 레지스터(112), 메모리 코어(120) 등에 제공한다. 모드 레지스터(112)는 SDRAM(synchronous dynamic random access memory)의 버스트 모드(burst mode)에서의 버스트 길이(burst length), 명령어의 입력으로부터 데이터의 출력까지의 호출시간(latency)을 포함한 동작 모드의 외부 세팅을 허용하는 레지스터이다. 모드 레지스터(112)는 MRS 디코더(108)로부터 신호(MRS)를 수신하며, 어드레스 버퍼(110)로부터 내부 어드레스 신호(IA0, …, IAk)를 수신한다. 신호(MRS)가 소정 레벨, 예를 들어 하이 레벨이면 내부 어드레스 신호를 수신하여 그 저장된 값을 변경한다. 이렇게 변경된 값은 반도체 메모리 장치(100)의 버스트 길이, 호출시간과 같은 동작 모드를 지시한다. MRS 래치 회로(114)는 외부 전원(EXT)이 안정된 이후에 MRS 디코더(108)로부터 신호(MRS)가 수신되면 이를 래치하는 역할을 한다. MRS 래치 회로(114)는 MRS 디코더(108)로부터 신호(MRS)를 수신하고, 내부 전원 생성 회로(118)로부터 외부 전원 검출 신호(PUPB)를 수신한다.
DPD 제어 회로(116)는 MRS 래치 회로(114)로부터 래치된 MRS 신호(LMRS)를 수신하고, DPD 디코더(106)로부터 중간 DPD 모드 진입 신호(MDPD)를 수신한다. 또한 클록 버퍼(102)로부터 DPD 모드 이탈 신호(CKE_DPD)를 수신하여, 최종 DPD 모드진입 신호(DPD)를 생성하여 내부 전원 생성 회로(118)에 제공한다. 내부 전원 생성 회로(118)는 외부 전원(EXT)을 이용하여 반도체 메모리 장치(100) 내부에서 여러 종류의 전원, 즉 전원 전압(VDD), 승압 전압(VPP), 접지 전압(VSS), 기판 전압(VBB), 비트라인 프리챠지 전압(VBLP) 등을 생성하는 역할을 한다. 그리고 내부 전원 생성 회로(118)는 외부 전원 검출 신호(PUPB)를 생성하여 출력한다. 외부 전원 검출 신호(PUPB)는 전술한 바와 같이 외부 전원을 검출하여 생성되는 신호로서, 전원 전압(VDD)을 따라 증가하다가 일정 레벨 이상에서 로우 레벨로 되는 신호이다.
DPD 제어 회로(116)에서 신호(CKE_DPD)가 하이 레벨이면 DPD 제어 회로(116)는 항상 로우 레벨의 최종 DPD 모드 진입 신호(DPD)를 출력하므로 반도체 메모리 장치(100)는 DPD 모드로 진입하지 못한다. 그러나 신호(CKE_DPD)가 하이 레벨이면 신호(DPD)의 레벨은 신호(MDPD, LMRS)에 의해 결정된다. 즉, 신호(CKE_DPD)가 로우 레벨이면서 신호(MDPD)와 신호(LMRS)가 모두 하이 레벨이면 DPD 제어 회로(116)는 하이 레벨의 신호(DPD)를 출력한다. 하이 레벨의 신호(DPD)는 내부 전원 생성 회로(118)로 하여금 오프되도록 하므로, 반도체 메모리 장치(100)의 동작에 필요한 내부 전원을 이용할 수 없게 되므로 반도체 메모리 장치(100)의 거의 대부분은 동작하지 않는다. 그러나 클록 버퍼(102)는 외부 전원(EXT)에 의해 동작하므로 반도체 메모리 장치(100)가 DPD 모드로 진입하더라도 동작하여 클록 신호(CLK), 클록 인에이블 신호(CKE)를 수신하며, 수신된 신호(CLK, CKE)를 이용하여 내부 클록 신호(ICLK), 내부 클록 인에이블 신호(ICKE)는 물론 DPD 모드 이탈 신호(CKE_DPD) 역시 생성할 수 있다.
메모리 코어(120)는 클록 버퍼(102)로부터 내부 클록 신호(ICLK)를 수신하고, 명령어 디코더(104)로부터 명령어 신호(CMD)를 수신한다. 또한 메모리 코어(120)는 모드 레지스터(112)로부터 각종 동작 모드를 지정하는 모드 신호(MRV)를 수신하고, 어드레스 버퍼(110)로부터 내부 어드레스 신호(IA0, …, IAk)를 수신한다. 이렇게 수신된 신호들에 의해 제어되어 메모리 코어(120)는 데이터 입출력 핀(DQ0, DQ1, …, DQ7)을 통해 판독된 데이터를 출력하거나, 데이터 입출력 핀(DQ0, DQ1, …, DQ7)에 인가되는 데이터를 메모리 코어(120) 내로 기록한다. 메모리 코어(120)의 구체적인 동작은 본 발명에서 논의하고자 하는 것이 아니므로, 그 설명을 생략한다.
DPD 디코더(106)의 일 예의 회로가 도 2에 도시되어 있다. 도 2에 도시되어 있는 바와 같이, DPD 디코더(106)는 NAND 게이트(202, 210, 220)와 NOR 게이트(204)와 인버터(206, 208, 214, 216, 222)와 클록 인버터(clocked inverters)(212, 218) 등으로 구성될 수 있다. DPD 디코더(106)는 전술한 바와 같이, 내부 클록 인에이블 신호(ICKE)가 로우 레벨이고, 로우 어드레스 스트로브 신호(RASB)와 칼럼 어드레스 스트로브 신호(CASB)가 모두 하이 레벨이며, 칩 선택 신호(CSB)와 기록 인에이블 신호(WEB)가 모두 로우 레벨이면 내부 클록 신호(ICLK)에 동기시켜 하이 레벨의 중간 DPD 모드 진입 신호(MDPD)를 생성한다. 여기서, 반도체 메모리 장치(도 1의 100)의 내부 프리챠지 동작이 완료되어 신호(IDLE)가 하이 레벨을 갖는 것으로 가정된다.
도 2 및 도 3을 참조하여 DPD 디코더(106)의 동작을 구체적으로 설명한다. 프리챠지 명령어가 인가된 시점(t1)으로부터 소정 시간(tRP)이 지나면 신호(IDLE)는 로우 레벨에서 하이 레벨로 바뀐다. 시간(t2)에서 신호(RASB, CASB)가 모두 하이 레벨이므로 NAND 게이트(202)는 로우 레벨의 신호를 출력하고, 이는 인버터(206)에 의해 반전되어 3 입력 NAND 게이트(210)의 일 입력신호로서 제공된다. 로우 레벨의 내부 클록 인에이블 신호(ICKE)는 인버터(208)에 의해 하이 레벨로 반전되어 역시 NAND 게이트(210)의 다른 입력신호로서 제공된다. 신호(CSB, WEB)는 모두 로우 레벨이므로 NOR 게이트(204)는 하이 레벨을 출력하고, 이를 NAND 게이트(210)의 또 다른 입력신호로서 제공한다. 3개의 입력신호가 모두 하이 레벨이므로 NAND 게이트(210)는 로우 레벨의 신호를 출력하고, 이는 클록 인버터(212)의 입력단자로 제공된다. 클록 인버터(212)의 비반전 제어단자로는 인버터(214)의 출력신호가 입력되고, 반전 제어단자로는 인버터(216)의 출력신호가 입력된다. 따라서 클록 인버터(212)는 내부 클록 신호(ICLK)가 로우 레벨일 때 NAND 게이트(210)의 출력신호를 반전시켜 출력단자로 출력하며, 이를 3 입력 NAND 게이트(220)의 일 입력신호로서 제공한다. NAND 게이트(220)의 다른 입력신호로서 로우 레벨의 내부 클록 인에이블 신호(ICKE)가 인버터(208)에 의해 반전된 하이 레벨의 신호와, 하이 레벨의 신호(IDLE)가 제공된다. NAND 게이트(220)의 3 입력신호가 모두 하이 레벨이므로 NAND 게이트(220)는 로우 레벨의 신호를 출력하고, 이는 인버터(222)에 의해 반전되어 하이 레벨로 되고, 중간 DPD 모드 진입 신호(MDPD)로서 출력된다. 클록 인버터(218)의 반전 제어단자로는 인버터(214)의 출력신호가 인가되고, 비반전 제어단자로는 인버터(216)의 출력신호가 인가되므로, 클록 인버터(218)는 내부 클록 신호(ICLK)가 하이 레벨일 때 NAND 게이트(220)의 출력신호를 입력단자로 피드백시킨다. 이와 같은 과정을 거쳐서 시간(t2)에서 하이 레벨의 중간 DPD 모드 진입 신호(MDPD)가 신호가 DPD 디코더(106)에 의해 생성된다.
도 4는 도 1에 도시된 MRS 디코더(108)의 일 예의 회로도이다. 도 4에 도시되어 있는 바와 같이, MRS 디코더(108)는 NAND 게이트(402, 414)와 NOR 게이트(404, 412)와 인버터(406, 416)와 클록 인버터(408, 410)를 구비하고 있다. 도 4에서 신호(CS)는 수신된 신호(CSB)와 반대 위상을 갖는 신호이며, 신호(RAS)는 신호(RASB)와, 신호(CAS)는 신호(CASB)와, 신호(WE)는 신호(WEB)와 반대 위상을 갖는 신호이다.
파워업 초기에 외부 전원 검출 신호(PUPB)가 하이 레벨이면 NOR 게이트(412)는 로우 레벨의 신호를 출력하므로, NAND 게이트(414)는 하이 레벨의 신호를 출력하고, 인버터(416)는 로우 레벨의 신호를 MRS 디코더(108)의 출력신호(MRS)로서 출력한다. 즉, 파워업 과정에서 전원이 안정되기 전에 원하지 않은 하이 레벨의 신호(MRS)가 생성되는 것을 방지할 수 있다. 전원이 안정되어 외부 전원 검출 신호(PUPB)가 로우 레벨로 되고, 하이 레벨의 신호(CS, RAS, CAS)와 로우 레벨의 신호(WE)가 인가되면 MRS 디코더(108)는 하이 레벨의 신호(MRS)를 클록신호(ICLK)에 동기시켜 출력한다. 구체적으로 동작을 설명하면, 먼저 하이 레벨의 신호(CS, RAS, CAS)에 대해 NAND 게이트(402)는 로우 레벨의 신호를 출력하여 NOR 게이트(404)의 일 입력신호로서 제공한다. 신호(WE) 역시 로우 레벨이므로 NOR 게이트(404)는 하이 레벨의 신호를 출력하여 클록 인버터(408)의 입력단자로 제공한다. 클록 인버터(408)의 비반전 제어단자로는 인버터(406)의 출력신호가 인가되고, 반전 제어단자로는 클록신호(ICLK)가 바로 인가되므로 클록신호(ICLK)가 로우 레벨을 가질 때 턴온되어 입력단자로 인가되는 신호를 반전시켜 출력단자로 내보내게 된다. 즉 클록신호(ICLK)가 로우 레벨로 되면 NOR 게이트(404)에 인가되는 하이 레벨의 신호를 로우 레벨로 반전시켜 NOR 게이트(412)의 일 입력신호로서 제공한다. NOR 게이트(412)는 신호(PUPB) 역시 로우 레벨이므로 하이 레벨의 신호를 출력하여 NAND 게이트(414)의 일 입력신호로서 제공한다. NAND 게이트(414)는 클록신호(ICLK)가 로우 레벨일 때는 NOR 게이트(412)의 출력신호의 레벨을 불문하고 항상 하이 레벨의 신호만을 출력하지만, 클록신호(ICLK)가 하이 레벨로 되면 NOR 게이트(412)의 출력신호를 반전시키게 된다. 따라서 NOR 게이트(412)에 의해 하이 레벨의 신호가 출력될 때 클록신호(ICLK)가 하이 레벨로 되면 NAND 게이트(414)는 로우 레벨의 신호를 출력하게 되고, 이 로우 레벨의 신호는 인버터(416)에 의해 하이 레벨로 반전되어 신호(MRS)로서 출력되게 된다. 클록 인버터(410)는 클록신호(ICLK)가 하이 레벨일 때 NOR 게이트(412)의 출력신호를 반전시켜 NOR 게이트(412)의 입력단자로 피드백시킨다.
도 5는 도 1에 도시된 MRS 래치 회로(114)의 일 예의 회로도이다. 도 5에 도시되어 있는 바와 같이, MRS 래치 회로(114)는 인버터(502, 504, 510)와 NAND 게이트(506)를 구비함으로 구성될 수 있다. NAND 게이트(506, 508)는 서로의 출력신호를 일 입력신호로 하여 플립플롭을 구성한다. 도 5에서 인버터(502)는 외부 전원검출 신호(PUPB)는 입력신호로 하며, 이를 반전시켜 NAND 게이트(506)의 일 입력신호로 제공한다. 인버터(504)는 MRS 디코더(도 1의 108)의 출력신호(MRS)를 입력신호로 하며, 이를 반전시켜 NAND 게이트(508)의 일 입력신호로 제공한다. NAND 게이트(506)의 출력신호는 NAND 게이트(508)의 입력신호로 제공되며, NAND 게이트(508)의 출력신호는 NAND 게이트(506)의 입력신호로 제공된다. 인버터(510)는 NAND 게이트(506)의 출력신호를 입력신호로 수신하며, 이를 반전시켜 MRS 래치 회로(114)의 출력신호(LMRS)로서 출력한다.
이하 MRS 래치 회로(114)의 동작을 구체적으로 설명한다. 전술한 바와 같이, 신호(MRS)는 파워업 초기에 로우 레벨을 유지하나, 신호(PUPB)는 일정 기간 하이 레벨을 유지하다가 로우 레벨로 떨어진다. 신호(MRS)가 로우 레벨을 가지고, 신호(PUPB)가 하이 레벨을 가지는 동안, 인버터(502)는 하이 레벨의 신호(PUPB)를 로우 레벨로 반전시켜 NAND 게이트(506)의 입력단자로 제공한다. 따라서 NAND 게이트(506)는 하이 레벨의 신호를 출력하여 인버터(510) 및 NAND 게이트(508)의 입력단자로 제공한다. 인버터(510)는 입력단자로 인가되는 하이 레벨의 신호를 로우 레벨의 신호로 반전시켜 신호(LMRS)로서 출력한다. 인버터(504)는 로우 레벨의 신호(MRS)를 하이 레벨로 반전시켜 NAND 게이트(508)의 입력단자로 제공한다. NAND 게이트(508)의 두 입력단자로 제공되는 신호가 모두 하이 레벨이므로 NAND 게이트(508)는 로우 레벨의 신호를 출력하여 NAND 게이트(506)의 입력단자로 제공한다. 전술한 바와 같이, 신호(MRS)가 로우 레벨인 동안 신호(PUPB)가 로우 레벨로 떨어지면 인버터(506)는 하이 레벨의 신호를 출력하여 NAND 게이트(506)의 입력단자로 제공하나, NAND 게이트(508)의 출력단자로부터 제공되는 다른 입력신호는 로우 레벨을 유지하므로 NAND 게이트(506)의 출력신호는 하이 레벨을 유지하게 된다. 따라서 신호(MRS)가 로우 레벨인 동안에는 신호(PUPB)가 하이 레벨에서 로우 레벨로 바뀌더라도 신호(LMRS)는 로우 레벨을 유지하게 된다.
신호(PUPB)가 로우 레벨인 동안 신호(MRS)가 하이 레벨로 되면 인버터(504)는 로우 레벨의 신호를 출력하여 NAND 게이트(508)의 입력단자로 제공하므로, NAND 게이트(508)는 하이 레벨을 출력하여 NAND 게이트(506)의 입력단자로 제공한다. NAND 게이트(506)의 다른 입력단자 역시 하이 레벨의 신호가 인가되고 있으므로 NAND 게이트(506)는 로우 레벨의 신호를 출력하여 인버터(510) 및 NAND 게이트(508)의 입력단자로 제공한다. 인버터(510)는 NAND 게이트(506)로부터 제공되는 로우 레벨의 신호를 하이 레벨로 반전시켜 신호(LMRS)로서 출력한다. 이 상태에서 신호(MRS)가 로우 레벨로 바뀌면 인버터(508)는 하이 레벨의 신호를 출력하여 NAND 게이트(508)의 입력단자로 제공하나, 다른 입력단자로 NAND 게이트(506)에 의해 로우 레벨의 신호가 인가되고 있으므로 NAND 게이트(508)의 출력신호는 하이 레벨을 유지한다. 따라서 NAND 게이트(506)의 입력단자로 인가되는 신호의 레벨이 바뀌지 않으므로 인버터(510)는 계속해서 하이 레벨의 신호(LMRS)를 출력하게 된다. 즉 신호(PUPB)가 로우 레벨인 동안 신호(MRS)가 하이 레벨로 되었다가 다시 로우 레벨로 되더라도 신호(LMRS)는 하이 레벨을 유지하므로써, 모드 레지스터 세팅이 반도체 메모리 장치(도 1의 100)에서 이전에 이루어졌음을 표시하게 된다.
도 6은 도 1에 도시된 DPD 제어 회로(116)의 일 예의 회로도이다. 도 6에 도시되어 있는 바와 같이, DPD 제어 회로(116)는 NAND 게이트(602)와 인버터(604, 606, 610, 612)와 NMOS 트랜지스터(608)와 NOR 게이트(614)를 구비하고 있다. 도 6에서 블록(601)은 DPD 디코더(106)로부터 출력된 중간 DPD 모드 진입 신호(MDPD)와 MRS 래치 회로(114)의 출력신호(LMRS)에 대해 AND 연산을 수행하여 신호(QDPD)를 생성한다. 블록(609)은 NMOS 트랜지스터(608)의 드레인 단자에 인가되는 전압을 래치하는 역할을 한다. 신호(CKE_DPD)는 전술한 바와 같이 DPD 모드 이탈 신호로서, DPD 모드로 진입하는 경우에는 로우 레벨을 가지나, DPD 모드로부터 이탈하는 경우에는 하이 레벨로 된다.
도 5를 참조하여 이미 설명한 바와 같이, 신호(LMRS)는 모드 레지스터 세팅이 이루어지기 전에는 로우 레벨을 가지나, 모드 레지스터 세팅이 이루어진 후에는 하이 레벨을 가진다. 따라서 모드 레지스터 세팅이 이루어지기 전에는 NAND 게이트(602)는 하이 레벨의 신호를 출력하여 인버터(604)로 제공하고, 인버터(604)는 이를 로우 레벨의 신호로 반전시켜 출력하게 된다. 로우 레벨의 신호(QDPD)는 인버터(606)에 의해 하이 레벨의 신호로 반전되어 NMOS 트랜지스터(608)의 게이트로 인가되므로, NMOS 트랜지스터(608)를 턴온시키게 된다. 도 6에 도시되어 있는 바와 같이, NMOS 트랜지스터(608)의 소오스는 전원 전압(VSS)에 연결되어 있으며, 드레인은 래치(609)의 입력단자에 연결되어 있다. NMOS 트랜지스터(608)가 턴온되면 로우 레벨의 접지 전압(VSS)이 래치(609)의 입력단자에 제공되며, 이 로우 레벨의 신호는 인버터(610)에 의해 하이 레벨로 반전되어 NOR 게이트(614)로 제공된다. 전술한 바와 같이, DPD 모드로 진입하는 경우에는 신호(CKE_DPD)가 하이 레벨을 가지므로 인버터(610)로부터 제공된 하이 레벨의 신호는 NOR 게이트(614)에 의해 로우 레벨로 반전되어 인버터(616)로 제공된다. 인버터(616)는 이 로우 레벨의 입력신호를 하이 레벨로 반전하고, 인버터(618)는 다시 반전하여 로우 레벨을 갖는 신호(DPD)를 생성한다. 즉, 모드 레지스터 세팅(MRS)이 이루어지기 전에는 신호(DPD)가 로우 레벨을 가지므로 반도체 메모리 장치(도 1의 100)는 DPD 모드로 진입하지 못한다.
한편 신호(PUPB)가 로우 레벨인 동안 신호(MRS)가 하이 레벨로 되어 신호(LMRS)가 하이 레벨을 가지게 되는 경우에는 NAND 게이트(602)는 DPD 디코더(도 1의 106)로부터 생성된 중간 DPD 모드 진입 신호(MDPD)를 반전시켜 인버터(604)의 입력단자로 제공한다. 도 2를 참조하여 이미 설명한 바와 같이, DPD 디코더(106)는 소정의 명령어 조합에 대해 하이 레벨의 신호(MDPD)를 생성함으로써 DPD 모드의 진입을 지시한다. 이 경우 NAND 게이트(602)는 두 입력신호(MDPD, LMRS)가 모두 하이 레벨이므로 로우 레벨의 신호를 출력하여 인버터(604)의 입력단자로 제공한다. 인버터(604)는 입력단자로 인가되는 로우 레벨의 신호를 하이 레벨로 반전시켜 신호(QDPD)로서 출력한다. 이 때 인버터(606)는 로우 레벨의 신호를 출력하므로 NMOS 트랜지스터(608)는 오프되고, 하이 레벨의 신호(QDPD)가 래치부(610)에 의해 래치된다. 인버터(610)는 입력단자로 인가되는 하이 레벨의 신호를 로우 레벨로 반전시켜 NOR 게이트(614)의 입력단자로 제공하고, NOR 게이트(614)는 신호(CKE_DPD)가 로우 레벨이므로 하이 레벨의 신호를 출력하게 된다. 이렇게 NOR 게이트(614)를 통해 출력된 하이 레벨의 신호는 인버터(616, 618)에 의해 버퍼링되어 하이 레벨을 갖는 최종 DPD 모드 진입 신호(DPD)를 출력하게 된다. 즉, 전원이 안정되고 모드 레지스터 세팅이 이루어진 후, 소정 명령어 조합이 외부로부터 수신되면 DPD 제어 회로(116)는 하이 레벨을 갖는 최종 DPD 모드 진입 신호(DPD)를 출력시켜 반도체 메모리 장치(도 1의 100)로 하여금 DPD 모드로 진입하도록 한다. 따라서 본 발명은 파워업 초기에 반도체 메모리 장치가 원하지 않는 DPD 모드로 진입하여 오동작이 발생하는 것을 방지할 수 있게 된다.
전술한 바와 같이, 신호(CKE_DPD)는 DPD 모드로부터의 이탈을 제어하는 역할을 한다. 신호(CKE_DPD)가 하이 레벨을 가지는 경우에는 래치(609)의 출력신호의 레벨을 불문하고 NOR 게이트(614)는 항상 로우 레벨의 신호를 출력하므로, 신호(DPD)는 항상 로우 레벨을 가지게 된다. 즉, 신호(CKE_DPD)가 하이 레벨이면 신호(MDPD, LMRS)의 레벨을 불문하고 신호(DPD)가 로우 레벨이므로 DPD 모드로의 진입은 불가능하게 된다. 따라서 DPD 모드로 진입하기 위해서는 신호(CKE_DPD)가 로우 레벨을 가져야 한다. 신호(CKE_DPD)가 로우 레벨일 때 전술한 바와 같이 신호(MDPD, LMRS)가 모두 하이 레벨이면 신호(DPD)가 하이 레벨을 가져서 반도체 메모리 장치(도 1의 100)는 DPD 모드로의 진입이 이루어진다. 이 상태에서 신호(CKE_DPD)가 하이 레벨로 되면 NOR 게이트(614)는 래치(609)의 출력신호의 레벨을 불문하고 로우 레벨을 출력하므로, 신호(DPD)는 로우 레벨을 가지게 되어 DPD 모드로부터의 이탈이 이루어진다. 즉, 신호(CKE_DPD)는 DPD 모드로부터의 이탈을 지시하는 역할을 한다.
도 7은 도 1에 도시된 회로의 동작을 설명하는 신호 파형도이다. 먼저 전원전압(VDD)은 시간(T2)까지 어느 정도의 경사를 가지고 상승한다. 이렇게 전원 전압(VDD)이 상승하다가 도중에 시간(T1)에서 우연히 명령어 디코더(104)로 수신되는 명령어가 소정 조건을 충족시키면, DPD 디코더(106)는 하이 레벨의 중간 DPD 모드 진입 신호(MDPD)를 생성할 수 있다. 그러나 이 경우 MRS 래치 회로(114)로부터 출력되는 신호(LMRS)는 로우 레벨을 가지므로 DPD 제어 회로(116)는 로우 레벨의 최종 DPD 모드 진입 신호(DPD)를 출력한다. 따라서 DPD 디코더(106)가 파워업 초기에 우연히 하이 레벨의 중간 DPD 모드 진입 신호(MDPD)를 출력하더라도 반도체 메모리 장치(100)는 DPD 모드로 진입하지 않는다.
신호(PUPB)는 전원 전압(VDD)과 함께 상승하다가 일정 레벨 이상이 되는 시간(T2)에서 로우 레벨로 간다. MRS 디코더(108)는 신호(PUPB)를 수신하며, 신호(PUPB)가 로우 레벨일 때 MRS 명령어가 외부로부터 수신되면 하이 레벨의 신호(MRS)를 출력한다. MRS 래치 회로(114) 역시 신호(PUPB)를 수신하며, 신호(PUPB)가 로우 레벨일 때 MRS 디코더(108)로부터 출력되는 하이 레벨의 신호(MRS)를 래치한다. 시간(T3)에서 신호(CKE)가 로우 레벨에서 하이 레벨로 바뀌면 클록 신호(CLK)가 클록 버퍼(102)에서 수신되어 내부 클록 신호(ICLK)를 생성하며, DPD 디코더(106)는 로우 레벨의 신호(MDPD)를 출력하게 된다. 시간(T4)에서는 프리챠지 명령어가 수신되어 메모리 코어(120)의 셀 어레이에 대한 프리챠지가 소정 시간 동안 수행되고, 프리챠지가 완료되면 명령어 디코더(104)로 제공되는 신호(IDLE)는 하이 레벨을 가지게 된다. 시간(T5)에서 외부로부터 MRS 명령어가 인가되면 MRS 디코더(108)는 하이 레벨의 신호(MRS)를 출력하여 MRS 래치 회로(114)로 제공한다. MRS 래치 회로(114)는 신호(PUPB)가 로우 레벨의 상태에 있으므로 신호(MRS)를 래치하여 하이 레벨의 신호(LMRS)를 출력한다. MRS 래치 회로(114)는 MRS 디코더(108)로부터 출력되는 신호(MRS)가 로우 레벨로 되돌아가더라도 하이 레벨의 출력신호(LMRS)를 유지한다. 이러한 상태에서 시간(T6)에 DPD 진입 명령어가 외부로부터 수신되면 DPD 디코더(106)는 하이 레벨의 신호(MDPD)를 출력하여 DPD 제어 회로(116)로 제공한다. 하이 레벨의 신호(MDPD)가 출력되기 전에 클록 인에이블 신호(CKE)는 로우 레벨로 되며, 따라서 내부 클록 신호(ICLK)는 생성되지 않는다. 이 때 DPD 제어 회로(116)로 인가되는 신호(MDPD, LMRS)는 모두 하이 레벨을 가지므로 DPD 제어 회로(116)는 하이 레벨의 신호(DPD)를 출력하여 내부 전원 생성 회로(118)로 제공한다. 하이 레벨의 신호(DPD)는 내부 전원 생성 회로(118)를 오프시킴으로써 반도체 메모리 장치(100)가 DPD 모드로 진입하도록 한다. 시간(T7)에서 외부로부터 DPD 이탈 명령어가 수신되면 클록 인에이블 신호(CKE)는 하이 레벨로 되고, DPD 제어 회로(116)로 제공되는 신호(CKE_DPD) 역시 하이 레벨로 된다. 신호(CKE_DPD)가 하이 레벨인 경우 도 6을 참조하여 이미 설명한 바와 같이, 신호(DPD)가 로우 레벨을 가지게 된다. 로우 레벨의 신호(DPD)는 내부 전원 생성 회로(118)를 다시 턴온시켜 반도체 메모리 장치(100)가 DPD 모드로부터 이탈하도록 한다.
여기서 설명된 실시예들은 본 발명을 당업자가 용이하게 이해하고 실시할 수 있도록 하기 위한 것일 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 따라서 당업자들은 본 발명의 범위 안에서 다양한 변형이나 변경이 가능함을 주목하여야한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.
이와 같은 본 발명의 구성에 의하면, 파워업 초기에 원하지 않는 DPD 모드로의 진입이 이루어지지 않도록 하는 것이 가능하다. 따라서 DPD 모드로의 진입 및 DPD 모드로부터의 이탈이 안정적으로 이루어지게 된다.

Claims (20)

  1. 모드 레지스터(mode register)를 갖는 반도체 메모리 장치에 있어서,
    외부로부터 전원이 인가되면 상기 반도체 메모리 장치의 내부 전원을 생성하는 내부 전원 생성 회로와,
    외부로부터 클록 신호 및 클록 인에이블 신호를 수신하고 버퍼링하여 내부 클록 신호 및 내부 클록 인에이블 신호를 생성하는 클록 버퍼 회로와,
    상기 클록 버퍼 회로로부터 내부 클록 신호 및 내부 클록 인에이블 신호를 수신하고, 외부로부터 명령어 신호를 수신하여, 상기 수신된 신호가 제1의 소정 조합인 경우 디프 파워 다운(DPD) 모드의 진입을 지시하는 중간 DPD 모드 진입 신호를 생성하고, 상기 수신된 신호가 제2의 소정 조합인 경우 상기 모드 레지스터의 세팅을 지시하는 모드 레지스터 세팅(MRS) 신호를 생성하는 명령어 디코더와,
    상기 외부 전원이 안정된 이후에 상기 MRS 신호가 수신되면, 상기 MRS 신호를 래치하는 MRS 신호 래치 회로와,
    상기 명령어 디코더로부터 중간 DPD 모드 진입 신호가 수신되고, 상기 MRS 신호 래치 회로로부터 MRS 신호가 수신되면 최종 DPD 모드 진입 신호를 생성하여 상기 내부 전원 생성 회로로 출력하는 DPD 모드 제어 회로를
    구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 클록 버퍼 회로는 외부로부터 인가되는 전원에 의해 동작하며, 상기 수신된 클록 인에이블 신호를 이용하여 DPD 모드로부터의 이탈을 지시하는 DPD 모드 이탈 신호를 생성하고, 상기 DPD 모드 제어 회로로 공급하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 내부 전원 생성 회로는 상기 외부 전원이 안정되면 제1 레벨을 갖는 외부 전원 검출 신호를 생성하여 상기 MRS 신호 래치 회로로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 MRS 신호 래치 회로는 상기 외부 전원 검출 신호가 상기 제1 레벨을 갖는 경우에만 상기 MRS 신호를 래치하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 MRS 신호 래치 회로는
    상기 외부 전원 검출 신호를 수신하여 반전시키는 제1 인버터와,
    상기 제1 인버터의 출력신호를 일 입력신호로 하는 제1 NAND 게이트와,
    상기 MRS 신호를 수신하여 반전시키는 제2 인버터와,
    상기 제2 인버터의 출력신호와 상기 제1 NAND 게이트의 출력신호를 두 입력신호로 하며, 그 출력신호는 상기 제1 NAND 게이트의 다른 입력신호로 되는 제2 NAND 게이트와,
    상기 제1 NAND 게이트의 출력신호를 수신하여 반전시키고, 상기 반전된 신호를 상기 MRS 신호 래치 회로의 출력신호로서 출력하는 제3 인버터를
    구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 3 항에 있어서,
    상기 명령어 디코더는 상기 외부 전원 검출 신호를 수신하고, 상기 외부 전원 검출 신호가 상기 제1 레벨인 경우에만 상기 MRS 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 DPD 모드 제어 회로는
    상기 중간 DPD 모드 진입 신호와 상기 MRS 신호 래치 회로의 출력신호를 두 입력신호로 하는 제3 NAND 게이트와,
    상기 제3 NAND 게이트의 출력신호를 수신하여 반전시키는 제4 인버터를
    포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 DPD 모드 제어 회로는
    상기 제4 인버터의 출력신호를 수신하여 반전시키는 제5 인버터와,
    게이트로 제5 인버터의 출력신호가 인가되며, 소오스는 접지되는 NMOS 트랜지스터와,
    입력단자에 상기 NMOS 트랜지스터의 드레인과 상기 제4 인버터의 출력단자가 연결되는 래치부와,
    상기 DPD 모드 이탈 신호와 상기 래치부의 출력신호를 두 입력신호로 하는 NOR 게이트를
    더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 모드 레지스터(mode register)를 갖는 반도체 메모리 장치에 있어서,
    외부로부터 클록 신호와 클록 인에이블 신호와 명령어 신호를 수신하고, 상기 수신된 신호의 소정 조합에 대하여 디프 파워 다운(DPD) 모드의 진입을 지시하는 중간 DPD 모드 진입 신호를 생성하는 DPD 디코더와,
    상기 클록 신호와 상기 명령어 신호를 수신하고, 상기 수신된 신호의 소정 조합에 대하여 상기 모드 레지스터의 세팅을 지시하는 모드 레지스터 세팅(MRS) 신호를 생성하는 MRS 디코더와,
    상기 외부 전원이 안정된 이후에 상기 MRS 신호가 수신되면, 상기 MRS 신호를 래치하는 MRS 신호 래치 회로와,
    상기 DPD 디코더로부터 중간 DPD 모드 진입 신호가 수신되고, 상기 MRS 신호 래치 회로로부터 MRS 신호가 수신되면 최종 DPD 모드 진입 신호를 생성하는 DPD 모드 제어 회로를
    구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    외부로부터 인가되는 전원에 의해 동작하며, 상기 클록 인에이블 신호를 이용하여 DPD 모드로부터의 이탈을 지시하는 DPD 모드 이탈 신호를 생성하고, 상기 DPD 모드 제어 회로로 공급하는 클록 버퍼 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 외부 전원이 안정되면 제1 레벨을 갖는 외부 전원 검출 신호를 생성하여 상기 MRS 신호 래치 회로로 출력하는 내부 전원 생성 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 MRS 신호 래치 회로는 상기 외부 전원 검출 신호가 상기 제1 레벨을 갖는 경우에만 상기 MRS 신호를 래치하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 MRS 신호 래치 회로는
    상기 외부 전원 검출 신호를 수신하여 반전시키는 제1 인버터와,
    상기 제1 인버터의 출력신호를 일 입력신호로 하는 제1 NAND 게이트와,
    상기 MRS 신호를 수신하여 반전시키는 제2 인버터와,
    상기 제2 인버터의 출력신호와 상기 제1 NAND 게이트의 출력신호를 두 입력신호로 하며, 그 출력신호는 상기 제1 NAND 게이트의 다른 입력신호로 되는 제2 NAND 게이트와,
    상기 제1 NAND 게이트의 출력신호를 수신하여 반전시키고, 상기 반전된 신호를 상기 MRS 신호 래치 회로의 출력신호로서 출력하는 제3 인버터를
    구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 11 항에 있어서,
    상기 MRS 디코더는 상기 외부 전원 검출 신호를 수신하고, 상기 외부 전원 검출 신호가 상기 제1 레벨인 경우에만 상기 MRS 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 9 항에 있어서,
    상기 DPD 모드 제어 회로는
    상기 중간 DPD 모드 진입 신호와 상기 MRS 신호 래치 회로의 출력신호를 두 입력신호로 하는 제3 NAND 게이트와,
    상기 제3 NAND 게이트의 출력신호를 수신하여 반전시키는 제4 인버터를
    포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 DPD 모드 제어 회로는
    상기 제4 인버터의 출력신호를 수신하여 반전시키는 제5 인버터와,
    게이트로 제5 인버터의 출력신호가 인가되며, 소오스는 접지되는 NMOS 트랜지스터와,
    입력단자에 상기 NMOS 트랜지스터의 드레인과 상기 제4 인버터의 출력단자가 연결되는 래치부와,
    상기 DPD 모드 이탈 신호와 상기 래치부의 출력신호를 두 입력신호로 하는 NOR 게이트를
    더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 모드 레지스터(mode register)를 갖는 반도체 메모리 장치에서 디프 파워 다운(DPD) 모드를 제어하는 방법에 있어서,
    외부로부터 클록 신호와 클록 인에이블 신호와 명령어 신호를 수신하여, 상기 수신된 신호가 제1의 소정 조합인 경우 디프 파워 다운(DPD) 모드의 진입을 지시하는 중간 DPD 모드 진입 신호를 생성하고, 상기 수신된 신호가 제2의 소정 조합인 경우 상기 모드 레지스터의 세팅을 지시하는 모드 레지스터 세팅(MRS) 신호를 생성하는 단계와,
    상기 외부 전원이 안정된 이후에 상기 MRS 신호가 수신되면, 상기 MRS 신호를 래치하는 단계와,
    상기 중간 DPD 모드 진입 신호와 상기 MRS 신호가 수신되면 최종 DPD 모드 진입 신호를 생성하여 출력하는 단계를
    구비하는 것을 특징으로 하는 반도체 메모리 장치에서의 DPD 모드 제어 방법.
  18. 제 17 항에 있어서,
    외부로부터 인가되는 전원에 의해, 상기 클록 인에이블 신호를 이용하여 DPD 모드로부터의 이탈을 지시하는 DPD 모드 이탈 신호를 생성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치에서의 DPD 모드 제어 방법.
  19. 제 17 항에 있어서,
    상기 외부 전원이 안정되면 제1 레벨을 갖는 외부 전원 검출 신호를 생성하는 단계를 더 구비하며,
    상기 MRS 신호 래치 단계는 상기 외부 전원 검출 신호가 상기 제1 레벨을 갖는 경우에만 상기 MRS 신호를 래치하는 것을 특징으로 하는 반도체 메모리 장치에서의 DPD 모드 제어 방법.
  20. 제 17 항에 있어서,
    상기 외부 전원이 안정되면 제1 레벨을 갖는 외부 전원 검출 신호를 생성하는 단계를 더 구비하며,
    상기 MRS 신호 생성 단계는 상기 외부 전원 검출 신호가 상기 제1 레벨인 경우에만 상기 MRS 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치에서의 DPD 모드 제어 방법.
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