JP3790021B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えばシンクロナスＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）等のクロック信号に同期して動作する半導体記憶装置に関する。
【０００２】
【従来の技術】
近時、従来のＤＲＡＭをＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）並にデータアクセスを高速化し、高いデータバンド幅（単位時間当たりのデータバイト数）を得るため、シンクロナスＤＲＡＭが提案されている。このシンクロナスＤＲＡＭは、既に、４Ｍビット、１６Ｍビット世代の製品が実用化されている。このシンクロナスＤＲＡＭは、従来のＤＲＡＭのカラム系回路によって制御されるメモリセルアレイのビット線にラッチされたデータを入出力（Ｉ／Ｏ）ピンに出力するまでの時間、所謂カラムアクセスタイム（ｔＣＡＣ）を高速化する点が最大の特徴である。さらに、全ての動作がクロック信号入力ピンに入力されるクロック信号の立ち上がりに同期している点も、従来のＤＲＡＭと大きく異なっている。
【０００３】
ところで、このシンクロナスＤＲＡＭは、パワーダウンモードを備えている。このパワーダウンモードは、チップをアクセスしないスタンバイ状態での消費電流を削減するために用いられるモードである。このパワーダウンモードに入ると、チップ内部では、入力バッファ回路等の動作を停止させ、消費電流を削減する制御が実行される。
【０００４】
図９は、シンクロナスＤＲＡＭに使用される従来のパワーダウン制御部とその周辺の回路を示している。クロック信号ＣＬＫは入力バッファ回路８１、８２にそれぞれ供給される。これら入力バッファ回路８１、８２から出力されるクロック信号ＣＬＫＩＮ１、ＣＬＫＩＮ２はそれぞれクロック駆動回路８３、８４に供給され、これらクロック駆動回路８３、８４から内部クロック信号ＣＰ１、ＣＰ２が出力される。これら内部クロック信号ＣＰ１、ＣＰ２はパイプライン構造を構成する各ステージに供給される。
【０００５】
また、クロック信号の入力を許容するクロックイネーブル信号ＣＫＥは入力バッファ回路８５に供給される。この入力バッファ回路８５の出力信号ＣＫＥＩＮはクロック制御回路８６に供給される。このクロック制御回路８６は前記入力バッファ回路８２の出力信号ＣＬＫＩＮ２、及びクロック信号に同期してデータを連続的に出力するバースト動作時を示す信号ＢＵＲＳＴに応じて、パワーダウンモードに入ることを示すパワーダウン信号／ＰＤＥＮＴＲを発生するとともに、このパワーダウン信号／ＰＤＥＮＴＲが発生されている場合、クロック信号をマスクするマスク信号／ＣＬＫＭＳＫを発生する。このマスク信号／ＣＬＫＭＳＫは、前記クロック駆動回路８３、８４に供給され、前記パワーダウン信号／ＰＤＥＮＴＲは、前記入力バッファ回路８１、及び他の入力バッファ回路８７に供給される。
【０００６】
前記入力バッファ回路８７には、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、チップセレクト信号／ＣＳ、書き込みイネーブル信号／ＷＥ等の信号（これらを総称してＣＴＲＬＳＩＧと称す）が供給される複数の入力バッファ回路を含んでいる。この入力バッファ回路８７の出力信号ＣＯＭＩＮはコマンドデコーダ８８に供給される。このコマンドデコーダ８８はローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ等をデコードし、書き込み、読み出し等の各種コマンドＣＯＭＤＥＣを生成する。この生成されたコマンドＣＯＭＤＥＣは前記内部クロック信号ＣＰ１、／ＣＰ１により駆動されるクロックドインバータ回路８９、インバータ回路９０を介して前記内部クロック信号ＣＰ１、／ＣＰ１により駆動されるクロックドインバータ回路９１に供給され、このクロックドインバータ回路９１の出力信号ＣＯＭＬＴＣが図示せぬ内部回路へ供給される。
【０００７】
図１０は、前記入力バッファ回路８１の回路構成を示している。入力バッファ回路８１において、カレントミラー回路９１は、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）８１ａ、８１ｂ、８１ｃ、及びＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）８１ｄ、８１ｅ、８１ｆにより構成されている。前記ＰＭＯＳトランジスタ８１ａのゲートには、接地電位Ｖssが供給され、ＮＭＯＳトランジスタ８１ｄのゲートには基準電位Ｖref が供給され、ＮＭＯＳトランジスタ８１ｅのゲートにはクロック信号ＣＬＫが供給され、ＮＭＯＳトランジスタ８１ｆのゲートには前記パワーダウン信号／ＰＤＥＮＴＲが供給されている。
【０００８】
前記ＰＭＯＳトランジスタ８１ｃとＮＭＯＳトランジスタ８１ｅの接続ノードＮ１と、電源Ｖccの相互間には、ＰＭＯＳトランジスタ８１ｇが接続されている。このＰＭＯＳトランジスタ８１ｇのゲートには前記パワーダウン信号／ＰＤＥＮＴＲが供給されている。
【０００９】
さらに、前記接続ノードＮ１には、フリップフロップ回路８１ｈを構成するナンド回路８１ｉの一方入力端が接続されている。このフリップフロップ回路８１ｈを構成するナンド回路８１ｊの一方入力端と他方入力端の相互間には遅延回路８１ｋを構成する例えば３つのインバータ回路が直列接続されている。前記ナンド回路８１ｉの出力端にはインバータ回路８１ｌ、８１ｍが直列接続され、インバータ回路８１ｍの出力端から信号ＣＬＫＩＮ１が出力される。
【００１０】
図１１は、前記クロック駆動回路８３の回路構成を示している。このクロック駆動回路８３は、前記信号ＣＬＫＩＮ１とマスク信号／ＣＬＫＭＳＫが供給されるナンド回路８３ａと、このナンド回路８３ａの出力端に接続されたインバータ回路８３ｂとからなり、このインバータ回路８３ｂの出力端から内部クロック信号ＣＰ１が出力される。
【００１１】
図１２は、前記入力バッファ回路８２の構成を示し、図１３は、前記クロック駆動回路８４の構成を示している。入力バッファ回路８２は、前記入力バッファ回路８１と殆ど同様の構成であり、クロック駆動回路８４は前記クロック駆動回路８３と殆ど同様の構成であるため、同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００１２】
すなわち、図１２に示す入力バッファ回路８２において、ＮＭＯＳトランジスタ８１ｆのゲートには電源電圧Ｖccが供給され、接続ノードＮ１にはＰＭＯＳトランジスタ８１ｇが接続されていない。また、インバータ回路８１ｍからは信号ＣＬＫＩＮ２が出力される。
【００１３】
図１３に示すクロック駆動回路８４において、ナンド回路８３ａの入力端には信号ＣＬＫＩＮ２が供給され、インバータ回路８３ｂの出力端からは内部クロック信号ＣＰ２が出力される。
【００１４】
図１４は、前記入力バッファ回路８７の回路構成を示している。この回路において、カレントミラー回路９２は、ＰＭＯＳトランジスタ８７ａ、８７ｂ、８７ｃ、及びＮＭＯＳトランジスタ８７ｄ、８７ｅ、８７ｆにより構成されている。前記ＰＭＯＳトランジスタ８７ａのゲートには、接地電位Ｖssが供給され、ＮＭＯＳトランジスタ８７ｄのゲートには基準電位Ｖref が供給され、ＮＭＯＳトランジスタ８７ｅのゲートには信号ＣＴＲＬＳＩＧが供給され、ＮＭＯＳトランジスタ８７ｆのゲートには前記パワーダウン信号／ＰＤＥＮＴＲが供給されている。
【００１５】
前記ＰＭＯＳトランジスタ８７ｃとＮＭＯＳトランジスタ８７ｅの接続ノードＮ２と、電源Ｖccの相互間には、ＰＭＯＳトランジスタ８７ｇが接続されている。このＰＭＯＳトランジスタ８７ｇのゲートには前記パワーダウン信号／ＰＤＥＮＴＲが供給されている。
【００１６】
さらに、前記接続ノードＮ２には、３つのインバータ回路８７ｈ、８７ｉ、８７ｊが直列接続され、インバータ回路８７ｊの出力端より、信号ＣＯＭＩＮが出力される。
【００１７】
図１５は、前記入力バッファ回路８５の回路構成を示している。この入力バッファ回路は前記入力バッファ回路８７と殆ど同様の構成であるため、同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００１８】
図１５において、ＮＭＯＳトランジスタ８７ｆのゲートには電源電圧Ｖccが供給され、接続ノードＮ２にはＰＭＯＳトランジスタ８７ｇが接続されていない。また、インバータ回路８７ｊからは信号ＣＫＥＩＮが出力される。
【００１９】
図１６は、前記クロック制御回路８６の構成を示している。この回路はクロックドインバータ回路８６ａ、８６ｃ、８６ｇ、インバータ回路８６ｂ、８６ｄ、８６ｆ、８６ｈ、８６ｉが図示順序で直列接続され、インバータ回路８６ｉの出力端からマスク信号／ＣＬＫＭＳＫが出力される。前記インバータ回路８６ｄにはクロックドインバータ回路８６ｅが並列接続され、これらによりラッチ回路が構成されている。前記クロックドインバータ回路８６ａ、８６ｃ、８６ｅ、８６ｇは、それぞれ前記信号ＣＬＫＩＮ２、及びその反転信号／ＣＬＫＩＮ２により駆動される。前記クロックドインバータ回路８６ｇの出力端はノア回路８６ｉの一方入力端に接続されている。このノア回路８６ｉの他方入力端には前記信号ＢＵＲＳＴが供給され、出力端はインバータ回路８６ｋの入力端に接続されている。このインバータ回路８６ｋの出力端よりパワーダウン信号／ＰＤＥＮＴＲが出力される。
【００２０】
図１７は、図９乃至図１６に示す回路の動作を示している。上記構成において、入力バッファ回路８５に供給されるクロックイネーブル信号ＣＫＥがローレベルとされると、この入力バッファ回路８５の出力信号ＣＫＥＩＮがローレベルとなり、クロック制御回路８６よりパワーダウン信号／ＰＤＥＮＴＲが出力され、パワーダウンモードに入る。入力バッファ回路８１、８７は前記パワーダウン信号／ＰＤＥＮＴＲに従い停止され、消費電流が削減される。また、この時、クロック制御回路８６より出力されるマスク信号／ＣＬＫＭＳＫによりクロック駆動回路８３、８４から出力される内部クロック信号ＣＰ１、ＣＰ２がマスクされる。
【００２１】
上記パワーダウンモードにおいて、クロックイネーブル信号ＣＫＥがハイレベルとされると、常時活性化状態の入力バッファ回路８５から信号ＣＫＥＩＮが出力される。また、入力バッファ回路８２も、常時活性化状態であり、クロック制御回路８６は、この入力バッファ回路８２から供給される信号ＣＬＫＩＮ２、／ＣＫＩＮ２に応じて前記入力バッファ回路８５から出力される信号ＣＫＥＩＮを取り込み、この信号ＣＫＥＩＮに応じてパワーダウン信号／ＰＤＥＮＴＲ、及びマスク信号／ＣＬＫＭＳＫをハイレベルとする。このため、パワーダウンモードが解除され、入力バッファ回路８１、８７等が動作され、コマンドのデコード及びラッチ等が可能となる。
【００２２】
【発明が解決しようとする課題】
ところで、上記従来の構成では、パワーダウンモードにおいて、クロックイネーブル信号ＣＫＥをハイレベルとすると、外部から供給されるクロック信号ＣＬＫを受けて、パワーダウンモードを解除している。このため、パワーダウンモードを解除し、各回路を活性化するために、クロックイネーブル信号ＣＫＥをハイレベルとした後に、外部クロック信号ＣＬＫを必ず１クロック必要とする。つまり、図１７に示すように、パワーダウンモードを解除するためのクロック信号ＣＬＫｎの次のクロック信号ＣＬＫｎ＋１でなければ内部クロック信号ＣＰ１が出力されない。クロックドインバータ回路９１は、この内部クロック信号ＣＰ１に応じてコマンドを受けるため、パワーダウンモードを解除してからコマンドをラッチするまでに時間がかかる。
【００２３】
また、パワーダウンモードが解除されるまでの時間がサイクルタイムに依存しているため、サイクルタイムが長くなると、当然、クロックイネーブル信号ＣＫＥをハイレベルとしてからパワーダウンモードが解除されるまでの時間も長くなる。したがって、この場合、パワーダウンモードを解除してからコマンドをラッチするまでに一層時間がかかることとなる。
【００２４】
さらに、パワーダウンモードを解除するためにクロック信号ＣＬＫから生成した信号ＣＬＫＩＮ２を必要とするため、入力バッファ回路８２を常時活性化しておく必要がある。このため、クロック信号を受ける入力バッファ回路として、パワーダウンモード時に非活性状態の入力バッファ回路と活性状態の入力バッファ回路の二種類の回路を必要とするため回路構成が複雑であり、しかも、パワーダウンモード時に活性化状態の入力バッファ回路が複数あるため、消費電流が多くなるという問題を有している。
【００２５】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、パワーダウンモードの解除からコマンド入力までの時間を短縮できるとともに、回路構成を簡単化でき消費電流を削減可能な半導体記憶装置を提供しようとするものである。
【００２６】
【課題を解決するための手段】
本発明の半導体記憶装置は、上記課題を解決するため、クロック信号とは非同期のクロックイネーブル信号を受ける第１の入力バッファ回路と、前記第１の入力バッファ回路に接続され、後記第２の入力バッファ回路から供給される信号の第１の論理レベル及び前記第１の入力バッファ回路から供給される信号の第１の論理レベルに応じてパワーダウンモードを設定する第１のパワーダウン信号を生成し、前記第１の入力バッファ回路から供給される信号の第２の論理レベルのみに応じて、前記パワーダウンモードを解除する第２のパワーダウン信号を生成するパワーダウン制御回路と、前記第１の入力バッファ回路及び前記パワーダウン制御回路に接続され、前記パワーダウン制御回路から出力される前記第１のパワーダウン信号に応じてマスク信号を生成し、前記第２のパワーダウン信号に応じてマスク解除信号を生成するクロック制御回路と、入力端にクロック信号が供給され、前記パワーダウン制御回路から出力される前記第１のパワーダウン信号に応じて非活性とされる第２の入力バッファ回路と、前記第２の入力バッファ回路から供給される信号に応じて内部クロック信号を生成し、前記クロック制御回路から供給される前記マスク信号に応じて前記内部クロック信号をマスクし、前記マスク解除信号に応じて前記内部クロック信号を出力するクロック駆動回路と、複数の入力信号をデコードするデコーダと、前記パワーダウン制御回路と前記デコーダの相互間に配置され、前記パワーダウン制御回路から出力される前記第２のパワーダウン信号に応じて、前記デコーダの出力タイミングを前記クロック駆動回路が前記内部クロック信号を発生するタイミングより遅延する遅延回路と、前記デコーダに接続され、前記クロック駆動回路から供給される前記内部クロック信号に応じて前記デコーダの出力信号をラッチするラッチ回路とを具備している。
【００２７】
複数の入力信号をデコードするデコーダと、前記パワーダウン制御回路と前記デコーダの相互間に配置され、前記パワーダウン制御回路から出力される前記第２のパワーダウン信号に応じて、前記デコーダの出力タイミングを前記クロック駆動回路が前記内部クロック信号を発生するタイミングより遅延する遅延回路と、前記デコーダに接続され、前記クロック駆動回路から供給される前記内部クロック信号に応じて前記デコーダの出力信号をラッチするラッチ回路とをさらに具備している。
【００２９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
先ず、図２を参照してこの発明が適用される半導体記憶装置の構成について説明する。図２において、クロック信号ＣＬＫ、チップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、書き込みイネーブル信号／ＷＥは、それぞれ図示せぬ外部接続ピンに供給される。前記クロック信号ＣＬＫは入力バッファ回路４１ａに供給され、前記チップセレクト信号／ＣＳは入力バッファ回路４１ｂに供給され、前記ローアドレスストローブ信号／ＲＡＳは入力バッファ回路４１ｃに供給され、前記カラムアドレスストローブ信号／ＣＡＳは入力バッファ回路４１ｄに供給され、前記書き込みイネーブル信号／ＷＥは入力バッファ回路４１ｅに供給される。
【００３０】
前記入力バッファ回路４１ａは、複数の入力バッファ回路を有し、クロック信号ＣＬＫはこれらバッファにそれぞれ供給される。これら入力バッファ回路から出力されるクロック信号はクロック駆動回路４２に供給される。このクロック駆動回路４２も前記複数の入力バッファ回路に対応して複数のクロック駆動回路を有している。これらクロック駆動回路はクロック信号を出力し、制御信号発生部４４やその他の回路に供給する。これらクロック駆動回路４２、入力バッファ回路４１ａは、チップ内の各部に供給されるクロック信号のスキューを減少させたり、多くの回路を駆動するためにそれぞれ複数設けている。
【００３１】
前記入力バッファ回路４１ｂ、４１ｃ、４１ｄ、４１ｅから出力されるチップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、書き込みイネーブル信号／ＷＥは、コマンドデコーダ４３に供給される。このコマンドデコーダ４３は、例えばローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳに基づいて、データの読み出しコマンドや書き込みコマンド、レイテンシを切り替えるコマンド等を生成する。このコマンドデコーダ４３の出力信号は後述するラッチ回路を介して前記制御信号発生部４４に供給される。
【００３２】
一方、クロックイネーブル信号ＣＫＥは、入力バッファ回路４１ｆを介してパワーダウン制御部４５に供給される。このパワーダウン制御部４５はクロックイネーブル信号ＣＫＥに応じて、パワーダウン信号／ＰＤＥＮＴＲ、マスク信号／ＣＬＫＭＳＫ、コマンドイネーブル信号ＣＯＭＥＢＬを発生する。パワーダウン信号／ＰＤＥＮＴＲは前記入力バッファ回路４１ａ〜４１ｅ、前記制御信号発生部４４、アドレスバッファ回路４１ｇ、及び入力バッファ回路４１ｈ、４１ｉに供給され、スタンバイ時に、これらの回路の消費電流が削減される。クロック信号をサスペンドするための前記マスク信号／ＣＬＫＭＳＫはクロック駆動回路１２に供給され、コマンドイネーブル信号ＣＯＭＥＢＬはコマンドデコーダ４３に供給される。
【００３３】
また、アドレス信号Ａ０〜Ａ１１は前記アドレスバッファ回路４１ｇを介して前記制御信号発生部４４に供給される。この制御信号発生部４４はモードレジスタ４４ａ、オペレーション・クロック制御回路４４ｂ、カラムカウンタ４４ｃ、バースト長カウンタ４４ｄ、アドレス・パーシャル・デコーダ４４ｅ、及び図示せぬリフレッシュ回路を有している。
【００３４】
前記モードレジスタ４４ａはレイテンシの制御情報、バースト長の制御情報を記憶する。前記オペレーション・クロック制御回路４４ｂは前記クロック駆動回路４２から供給されるクロック信号に応じてカラムデコーダの動作タイミング、カラム選択線の選択タイミング、読み出しデータや書き込みデータを保持する図示せぬＤＱバッファの動作タイミング、及びパイプラインの各ステージを切換えるクロック信号等を制御する。前記カラムカウンタ４４ｃはバースト読み出し時のカラムアドレスをカウントする。前記バースト長カウンタ４４ｄはバースト読み出し時にバースト長をカウントする。前記アドレスパーシャルデコーダ４４ｅはカラムアドレス、及びローアドレスを部分的にデコードする。前記アドレスパーシャルデコーダ４４ｅのデコード出力はメモリブロック４８に供給される。このメモリブロック４８は複数のバンクを有し、各バンクはメモリセルアレイＭＣＡ、カラムデコーダＣＤＣ、ローデコーダＲＤＣを有している。
【００３５】
また、データの入出力をマスクする信号Ｕ／ＬＤＱＭは入力バッファ回路４１ｈを介してＤＱマスク制御回路４６に供給され、図示せぬ外部接続ピンに供給された入力データＤＱ０〜ＤＱ１５は入力バッファ回路４１ｉを介してデータ制御部４７に供給される。データ制御部４７はデータの書き込み時、前記ＤＱマスク制御部４６の出力に応じて入力バッファ回路４１ｉから供給される入力データＤＱ０〜ＤＱ１５を前記メモリセルブロック４８に供給し、データの読み出し時、メモリセルブロック４８から読み出されたデータを増幅し、オフチップ駆動部４９に供給する。このオフチップ駆動部４９はデータを図示せぬ外部接続ピンに出力する。
【００３６】
図１は、この発明の第１の実施の形態を示すものであり、図２の要部を示している。図１において、図２と同一部分には同一符号を付す。
入力バッファ回路１１は、前記入力バッファ回路４１ａのうちの１つを示している。この入力バッファ回路１１は、図１０に示す入力バッファ回路８１と同一構成であり、クロック信号ＣＬＫとパワーダウン信号／ＰＤＥＮＴＲが供給されている。この入力バッファ回路１１から出力される信号ＣＬＫＩＮ１はクロック駆動回路１２に供給される。このクロック駆動回路１２は前記クロック駆動回路４２のうちの１つであり、このクロック駆動回路１２は前記信号ＣＬＫＩＮ１に応じて内部クロック信号ＣＰ１を出力する。このクロック駆動回路１２は図１１に示す回路と同一である。
【００３７】
パワーダウン制御部４５は、クロック制御回路１３、パワーダウン制御回路１４、コマンド制御回路１５とから構成されている。
前記パワーダウン制御回路１４には、前記入力バッファ回路４１ｆから出力される信号ＣＫＥＩＮ、入力バッファ回路１１から出力される信号ＣＬＫＩＮ１、及びバースト動作を示す信号ＢＵＲＳＴが供給され、これらの信号に応じてパワーダウン信号／ＰＤＥＮＴＲを生成する。このパワーダウン信号／ＰＤＥＮＴＲは前述したように各部に供給されるとともに、前記クロック制御回路１３、及びコマンド制御回路１５に供給される。
【００３８】
前記クロック制御回路１３には前記入力バッファ回路４１ｆから出力される信号ＣＫＥＩＮ、入力バッファ回路１１から出力される信号ＣＬＫＩＮ１、及びパワーダウン信号／ＰＤＥＮＴＲが供給され、これらの信号よりクロック信号をマスクするためのマスク信号／ＣＬＫＭＳＫを生成する。このマスク信号／ＣＬＫＭＳＫは前記クロック駆動回路１２に供給される。このマスク信号／ＣＬＫＭＳＫは、バースト動作時にクロックイネーブル信号ＣＫＥをローレベルとした場合、活性化状態とされた入力バッファ回路から出力されるクロック信号をマスクし、外部クロック信号を受け付けないクロックサスペンド状態とする。
【００３９】
コマンド制御回路１５は、パワーダウンモードが解除される時、コマンドイネーブル信号ＣＯＭＥＢＬを生成し、前記コマンドデコーダ４３に供給する。このコマンドイネーブル信号ＣＯＭＥＢＬは、パワーダウンモードが解除される時、前記クロック駆動回路１２から出力される内部クロック信号ＣＰ１がハイレベルとなるまでコマンドのデコードを阻止する。
【００４０】
入力バッファ回路１６は、前記入力バッファ回路４１ｂ〜４１ｅを一括して示しており、信号ＣＴＲＬＳＩＧは、前記チップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、書き込みイネーブル信号／ＷＥを総称している。
【００４１】
前記コマンドデコーダ４３の出力端には、内部クロック信号ＣＰ１、／ＣＰ１により駆動されるクロックドインバータ回路１７、１９、及びインバータ回路１８が図示のように直列接続されたラッチ回路２０が接続されており、前記クロックドインバータ回路１９の出力端から、コマンドＣＯＭＬＴＣが出力される。
【００４２】
図３は、前記クロック制御回路１３の回路構成を示している。前記入力バッファ回路４１ｆから出力される信号ＣＫＥＩＮは、内部クロック信号ＣＰ１、／ＣＰ１により駆動されるクロックドインバータ回路１３ａの入力端に接続される。このクロックドインバータ回路１３ａの出力端はインバータ回路１３ｂ、クロックドインバータ回路１３ｃを介してナンド回路１３ｄの一方入力端に供給される。
【００４３】
前記パワーダウン信号／ＰＤＥＮＴＲはナンド回路１３ｅの一方入力端に接続されるとともに、例えば３つのインバータ回路が直列接続された遅延回路１３ｆを介してナンド回路１３ｅの他方入力端に接続される。このナンド回路１３ｅの出力端は前記ナンド回路１３ｄの他方入力端に接続される。このナンド回路１３ｄの出力端と、その一方入力端の相互間には内部クロック信号ＣＰ１、／ＣＰ１により駆動されるクロックドインバータ回路１３ｇが接続されている。さらに、前記ナンド回路１３ｄの出力端には、インバータ回路１３ｈ、内部クロック信号ＣＰ１、／ＣＰ１により駆動されるクロックドインバータ回路１３ｉ、及びインバータ回路１３ｊの直列回路が接続されている。前記インバータ回路１３ｊの出力端からマスク信号／ＣＬＫＭＳＫが出力される。
【００４４】
図４は、前記パワーダウン制御回路１４の回路構成を示している。信号ＢＵＲＳＴ、及び信号ＣＫＥＩＮはノア回路１４ａに供給されている。このノア回路１４ａの出力端は内部クロック信号ＣＰ１、／ＣＰ１により駆動されるクロックドインバータ回路１４ｂ、インバータ回路１４ｃを介してナンド回路１４ｄの一方入力端に接続されている。
【００４５】
前記信号ＣＬＫＩＮ１はインバータ回路１４ｅ、１４ｆを介して前記ナンド回路１４ｄの他方入力端に接続されている。ナンド回路１４ｄの出力端はフリップフロップ回路１４ｇを構成するナンド回路１４ｈの一方入力端に接続されている。前記フリップフロップ回路１４ｇを構成するナンド回路１４ｉの一方入力端にはインバータ回路１４ｊを介して信号ＣＫＥＩＮが供給されている。前記ナンド回路１４ｉの出力端にはインバータ回路１４ｋ、１４ｌの直列回路が接続され、インバータ回路１４ｌの出力端からパワーダウン信号／ＰＤＥＮＴＲが出力される。前記信号／ＰＤＥＮＴＲは、パワーダウンモード時ローレベルである。バースト信号ＢＵＲＳＴは、前記バースト長カウンタ４４ｄから供給され、バースト動作中ハイレベル、それ以外の時ローレベルとされる。
【００４６】
図５は、前記コマンド制御回路１５の構成を示している。前記パワーダウン制御回路１４から出力されるパワーダウン信号／ＰＤＥＮＴＲは、ナンド回路１５ａの一方入力端に供給されるとともに、例えば４つのインバータ回路を直列接続して構成された遅延回路１５ｂを介して前記ナンド回路１５ａの他方入力端に供給される。このナンド回路１５ａの出力端には、インバータ回路１５ｃが接続され、このインバータ回路１５ｃの出力端からコマンドイネーブル信号ＣＯＭＥＢＬが出力される。コマンドイネーブル信号ＣＯＭＥＢＬはパワーダウン信号／ＰＤＥＮＴＲと同相の遅延信号であり、前記遅延回路１５に設定される遅延時間ｔｄは、クロック信号ＣＬＫがハイレベルの状態で、クロックイネーブル信号ＣＫＥがハイレベルとなってから、コマンドデコーダ４３よりデコード信号ＣＯＭＤＥＣが出力される迄の時間が、クロックイネーブル信号ＣＫＥがハイレベルとなってから、内部クロック信号ＣＰ１が出力される迄の時間より長くなるような関係に設定される。換言すれば、この遅延時間ｔｄは図６に示すように、パワーダウン信号／ＰＤＥＮＴＲが立ち上がってから、内部クロック信号ＣＰ１が出力される迄、信号ＣＯＭＥＢＬの出力を遅延させ、コマンドデコーダ４３のデコード出力ＣＯＭＤＥＣが遅延される時間であればよい。
【００４７】
上記構成において、図６を参照して動作について説明する。先ず、パワーダウンモードに入る場合、クロックイネーブル信号ＣＫＥがローレベルとされる。すると、入力バッファ回路４１ｆの出力信号ＣＫＥＩＮがローレベルとなる。パワーダウン制御回路１４は、入力バッファ回路１１から出力される信号ＣＬＫＩＮ１に応じて、信号ＣＫＥＩＮを取り込み、図４に示すフリップフロップ回路１４ｇのナンド回路１４ｈをセットする。このため、フリップフロップ回路１４ｇの出力端としてのナンド回路１４ｉの出力端がローレベルとなり、インバータ回路１４ｌから出力されるパワーダウン信号／ＰＤＥＮＴＲがローレベルとなる。このようにして、パワーダウンモードに入ると、入力バッファ回路１１、１６等の動作が停止され、消費電流が削減される。
【００４８】
また、パワーダウン信号／ＰＤＥＮＴＲがローレベルとなると、コマンド制御回路１５から出力されるコマンドイネーブル信号ＣＯＭＥＢＬがローレベルとなり、コマンドデコーダ４３の動作が停止される。
【００４９】
一方、クロック制御回路１３は、図３に示すクロックドインバータ回路１３ａ、インバータ回路１３ｂ、クロックドインバータ回路１３ｃの経路で、信号ＣＬＫＩＮ１に応じて、信号ＣＫＥＩＮを取り込み、インバータ回路１３ｊからローレベルのマスク信号／ＣＬＫＭＳＫを出力する。クロック駆動回路１２はこのマスク信号／ＣＬＫＭＳＫに応じて、内部クロック信号ＣＰ１をマスクする。このため、コマンドデコーダ４３の出力端に接続されたラッチ回路２０が閉じた状態とされ、コマンドの転送が阻止される。
【００５０】
次に、パワーダウンモードから出る場合について説明する。上記パワーダウンモードにおいて、クロックイネーブル信号ＣＫＥがハイレベルとされると、パワーダウン制御回路１４は、クロック信号と非同期にパワーダウン信号／ＰＤＥＮＴＲをハイレベルとする。すなわち、図４に示すように、入力バッファ回路４１ｆから出力される信号ＣＫＥＩＮは、インバータ回路１４ｊを介してフリップフロップ回路１４ｇを構成するナンド回路１４ｉに供給される。このため、このナンド回路１４ｉの出力信号が反転し、インバータ回路１４ｌから出力されるパワーダウン信号／ＰＤＥＮＴＲがハイレベルとなる。
【００５１】
このように、パワーダウン信号／ＰＤＥＮＴＲがハイレベルとなると、入力バッファ回路１１、１６等が活性化される。これとともに、前記クロック制御回路１３は、パワーダウン信号／ＰＤＥＮＴＲに応じて遅延回路１３ｆとナンド回路１３ｅとで生成される信号ＰＤＥＸＩＴと信号ＣＫＥＩＮにより、マスク信号／ＣＬＫＭＳＫをハイレベルとする。このため、このマスク信号／ＣＬＫＭＳＫが供給されるクロック駆動回路１２は内部クロック信号ＣＰ１のマスクを解除する。
【００５２】
一方、パワーダウン信号／ＰＤＥＮＴＲがハイレベルとなると、コマンド制御回路１５から出力されるコマンドイネーブル信号ＣＯＭＥＢＬがハイレベルとなる。このコマンドイネーブル信号ＣＯＭＥＢＬの立ち上がりは、図５に示す遅延回路１５ｂにより、パワーダウン信号／ＰＤＥＮＴＲの立ち上がりより遅延されている。このため、コマンドラッチの誤動作を防止できる。すなわち、この実施の形態の場合、クロック信号と非同期のクロックイネーブル信号ＣＫＥに応じてパワーダウンモードから出るため、パワーダウンモードから出るタイミングによっては、不要な内部クロック信号が生成されていることがあり、この不要な内部クロック信号によりコマンドをラッチしてまう可能性がある。
【００５３】
図７は、コマンド制御回路１５を設けない場合の動作を示している。この場合、パワーダウン信号／ＰＤＥＮＴＲがハイレベルとなり、パワーダウンモードから出た状態で、コマンドデコーダ４３から出力される信号ＣＯＭＤＥＣがハイレベルとなった時、内部クロック信号ＣＰ１はローレベルである。このため、クロックドインバータ回路１７は動作状態であり、この出力信号＃１はローレベルとなる。この後、内部クロック信号ＣＰ１が出力されると、クロックドインバータ回路１９は信号＃１を反転して出力するため、コマンド信号ＣＯＭＬＴＣはハイレベルとなる。
【００５４】
これに対して、図８に示すように、コマンド制御回路１５を設けた場合、コマンド制御回路１５の出力信号ＣＯＭＥＢＬにより、信号ＣＯＭＤＥＣがコマンドデコーダ４３から出力されるタイミングは、内部クロック信号ＣＰ１が発生されるタイミングより遅らされる。このため、ラッチ回路２０は内部クロック信号ＣＰ１に応じて、コマンドデコーダ４３から出力される信号ＣＯＭＤＥＣを確実に転送できる。
【００５５】
上記実施の形態によれば、パワーダウン制御回路１４において、パワーダウンモードから出るとき、クロック信号とは非同期のクロックイネーブル信号ＣＫＥによりパワーダウン信号／ＰＤＥＮＴＲをハイレベルとしている。このため、従来必要であったパワーダウンモードの解除から、各回路を活性化するための１クロックが不要となるため、パワーダウンモードを解除してからコマンドをラッチし、転送可能となる迄の時間を短縮でき、高速動作が可能となる。
【００５６】
また、従来はパワーダウンモード時に活性化状態とされ、貫通電流が流れる入力バッファ回路を２つ必要としたが、この実施の形態の場合、パワーダウンモード時に活性化状態とされているのは、クロックイネーブル信号ＣＫＥを受ける入力バッファ回路４１ｆだけであるため、消費電流を削減できる。
【００５７】
さらに、コマンド制御回路１５により、パワーダウンモードから出る際、内部クロック信号の立ち上がりより、コマンドデコーダ４５のデコードタイミングを遅らせている。したがって、誤動作を防止できる。
尚、この発明は、上記実施例に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００５８】
【発明の効果】
以上、詳述したようにこの発明によれば、パワーダウンモードの解除からコマンド入力までの時間を短縮できるとともに、回路構成を簡単化でき消費電流を削減可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す回路構成図。
【図２】本発明が適用される半導体記憶装置の一例を示す構成図。
【図３】図１に示す回路で使用される信号を生成する回路の一例を示す回路図。
【図４】図１に示す回路で使用される信号を生成する回路の一例を示す回路図。
【図５】図１に示す回路で使用される信号を生成する回路の一例を示す回路図。
【図６】図１に示す回路の動作を示すタイミングチャート。
【図７】図１に示す回路の動作を示すタイミングチャート。
【図８】図１に示す回路の動作を示すタイミングチャート。
【図９】従来のパワーダウン制御部を示す構成図。
【図１０】図９に示す入力バッファ回路の例を示す回路図。
【図１１】図９に示すクロック駆動回路の例を示す回路図。
【図１２】図９に示す入力バッファ回路の例を示す回路図。
【図１３】図９に示すクロック駆動回路の例を示す回路図。
【図１４】図９に示す入力バッファ回路の例を示す回路図。
【図１５】図９に示す入力バッファ回路の例を示す回路図。
【図１６】図９に示すクロック制御回路の例を示す回路図。
【図１７】図９に示す回路の動作を示すタイミングチャート。
【符号の説明】
１１、１６、４１ａ〜４１ｆ、４１ｈ、４１ｉ…入力バッファ回路、
１２…クロック駆動回路、
１３…クロック制御回路、
１４…パワーダウン制御回路、
１５…コマンド制御回路、
２０…ラッチ回路、
４１ｇ…アドレスバッファ回路、
４３…コマンドデコーダ、
４４…制御信号発生部、
４５…パワーダウン制御部。
【発明の属する技術分野】
本発明は、例えばシンクロナスＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）等のクロック信号に同期して動作する半導体記憶装置に関する。
【０００２】
【従来の技術】
近時、従来のＤＲＡＭをＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）並にデータアクセスを高速化し、高いデータバンド幅（単位時間当たりのデータバイト数）を得るため、シンクロナスＤＲＡＭが提案されている。このシンクロナスＤＲＡＭは、既に、４Ｍビット、１６Ｍビット世代の製品が実用化されている。このシンクロナスＤＲＡＭは、従来のＤＲＡＭのカラム系回路によって制御されるメモリセルアレイのビット線にラッチされたデータを入出力（Ｉ／Ｏ）ピンに出力するまでの時間、所謂カラムアクセスタイム（ｔＣＡＣ）を高速化する点が最大の特徴である。さらに、全ての動作がクロック信号入力ピンに入力されるクロック信号の立ち上がりに同期している点も、従来のＤＲＡＭと大きく異なっている。
【０００３】
ところで、このシンクロナスＤＲＡＭは、パワーダウンモードを備えている。このパワーダウンモードは、チップをアクセスしないスタンバイ状態での消費電流を削減するために用いられるモードである。このパワーダウンモードに入ると、チップ内部では、入力バッファ回路等の動作を停止させ、消費電流を削減する制御が実行される。
【０００４】
図９は、シンクロナスＤＲＡＭに使用される従来のパワーダウン制御部とその周辺の回路を示している。クロック信号ＣＬＫは入力バッファ回路８１、８２にそれぞれ供給される。これら入力バッファ回路８１、８２から出力されるクロック信号ＣＬＫＩＮ１、ＣＬＫＩＮ２はそれぞれクロック駆動回路８３、８４に供給され、これらクロック駆動回路８３、８４から内部クロック信号ＣＰ１、ＣＰ２が出力される。これら内部クロック信号ＣＰ１、ＣＰ２はパイプライン構造を構成する各ステージに供給される。
【０００５】
また、クロック信号の入力を許容するクロックイネーブル信号ＣＫＥは入力バッファ回路８５に供給される。この入力バッファ回路８５の出力信号ＣＫＥＩＮはクロック制御回路８６に供給される。このクロック制御回路８６は前記入力バッファ回路８２の出力信号ＣＬＫＩＮ２、及びクロック信号に同期してデータを連続的に出力するバースト動作時を示す信号ＢＵＲＳＴに応じて、パワーダウンモードに入ることを示すパワーダウン信号／ＰＤＥＮＴＲを発生するとともに、このパワーダウン信号／ＰＤＥＮＴＲが発生されている場合、クロック信号をマスクするマスク信号／ＣＬＫＭＳＫを発生する。このマスク信号／ＣＬＫＭＳＫは、前記クロック駆動回路８３、８４に供給され、前記パワーダウン信号／ＰＤＥＮＴＲは、前記入力バッファ回路８１、及び他の入力バッファ回路８７に供給される。
【０００６】
前記入力バッファ回路８７には、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、チップセレクト信号／ＣＳ、書き込みイネーブル信号／ＷＥ等の信号（これらを総称してＣＴＲＬＳＩＧと称す）が供給される複数の入力バッファ回路を含んでいる。この入力バッファ回路８７の出力信号ＣＯＭＩＮはコマンドデコーダ８８に供給される。このコマンドデコーダ８８はローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ等をデコードし、書き込み、読み出し等の各種コマンドＣＯＭＤＥＣを生成する。この生成されたコマンドＣＯＭＤＥＣは前記内部クロック信号ＣＰ１、／ＣＰ１により駆動されるクロックドインバータ回路８９、インバータ回路９０を介して前記内部クロック信号ＣＰ１、／ＣＰ１により駆動されるクロックドインバータ回路９１に供給され、このクロックドインバータ回路９１の出力信号ＣＯＭＬＴＣが図示せぬ内部回路へ供給される。
【０００７】
図１０は、前記入力バッファ回路８１の回路構成を示している。入力バッファ回路８１において、カレントミラー回路９１は、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）８１ａ、８１ｂ、８１ｃ、及びＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）８１ｄ、８１ｅ、８１ｆにより構成されている。前記ＰＭＯＳトランジスタ８１ａのゲートには、接地電位Ｖssが供給され、ＮＭＯＳトランジスタ８１ｄのゲートには基準電位Ｖref が供給され、ＮＭＯＳトランジスタ８１ｅのゲートにはクロック信号ＣＬＫが供給され、ＮＭＯＳトランジスタ８１ｆのゲートには前記パワーダウン信号／ＰＤＥＮＴＲが供給されている。
【０００８】
前記ＰＭＯＳトランジスタ８１ｃとＮＭＯＳトランジスタ８１ｅの接続ノードＮ１と、電源Ｖccの相互間には、ＰＭＯＳトランジスタ８１ｇが接続されている。このＰＭＯＳトランジスタ８１ｇのゲートには前記パワーダウン信号／ＰＤＥＮＴＲが供給されている。
【０００９】
さらに、前記接続ノードＮ１には、フリップフロップ回路８１ｈを構成するナンド回路８１ｉの一方入力端が接続されている。このフリップフロップ回路８１ｈを構成するナンド回路８１ｊの一方入力端と他方入力端の相互間には遅延回路８１ｋを構成する例えば３つのインバータ回路が直列接続されている。前記ナンド回路８１ｉの出力端にはインバータ回路８１ｌ、８１ｍが直列接続され、インバータ回路８１ｍの出力端から信号ＣＬＫＩＮ１が出力される。
【００１０】
図１１は、前記クロック駆動回路８３の回路構成を示している。このクロック駆動回路８３は、前記信号ＣＬＫＩＮ１とマスク信号／ＣＬＫＭＳＫが供給されるナンド回路８３ａと、このナンド回路８３ａの出力端に接続されたインバータ回路８３ｂとからなり、このインバータ回路８３ｂの出力端から内部クロック信号ＣＰ１が出力される。
【００１１】
図１２は、前記入力バッファ回路８２の構成を示し、図１３は、前記クロック駆動回路８４の構成を示している。入力バッファ回路８２は、前記入力バッファ回路８１と殆ど同様の構成であり、クロック駆動回路８４は前記クロック駆動回路８３と殆ど同様の構成であるため、同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００１２】
すなわち、図１２に示す入力バッファ回路８２において、ＮＭＯＳトランジスタ８１ｆのゲートには電源電圧Ｖccが供給され、接続ノードＮ１にはＰＭＯＳトランジスタ８１ｇが接続されていない。また、インバータ回路８１ｍからは信号ＣＬＫＩＮ２が出力される。
【００１３】
図１３に示すクロック駆動回路８４において、ナンド回路８３ａの入力端には信号ＣＬＫＩＮ２が供給され、インバータ回路８３ｂの出力端からは内部クロック信号ＣＰ２が出力される。
【００１４】
図１４は、前記入力バッファ回路８７の回路構成を示している。この回路において、カレントミラー回路９２は、ＰＭＯＳトランジスタ８７ａ、８７ｂ、８７ｃ、及びＮＭＯＳトランジスタ８７ｄ、８７ｅ、８７ｆにより構成されている。前記ＰＭＯＳトランジスタ８７ａのゲートには、接地電位Ｖssが供給され、ＮＭＯＳトランジスタ８７ｄのゲートには基準電位Ｖref が供給され、ＮＭＯＳトランジスタ８７ｅのゲートには信号ＣＴＲＬＳＩＧが供給され、ＮＭＯＳトランジスタ８７ｆのゲートには前記パワーダウン信号／ＰＤＥＮＴＲが供給されている。
【００１５】
前記ＰＭＯＳトランジスタ８７ｃとＮＭＯＳトランジスタ８７ｅの接続ノードＮ２と、電源Ｖccの相互間には、ＰＭＯＳトランジスタ８７ｇが接続されている。このＰＭＯＳトランジスタ８７ｇのゲートには前記パワーダウン信号／ＰＤＥＮＴＲが供給されている。
【００１６】
さらに、前記接続ノードＮ２には、３つのインバータ回路８７ｈ、８７ｉ、８７ｊが直列接続され、インバータ回路８７ｊの出力端より、信号ＣＯＭＩＮが出力される。
【００１７】
図１５は、前記入力バッファ回路８５の回路構成を示している。この入力バッファ回路は前記入力バッファ回路８７と殆ど同様の構成であるため、同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００１８】
図１５において、ＮＭＯＳトランジスタ８７ｆのゲートには電源電圧Ｖccが供給され、接続ノードＮ２にはＰＭＯＳトランジスタ８７ｇが接続されていない。また、インバータ回路８７ｊからは信号ＣＫＥＩＮが出力される。
【００１９】
図１６は、前記クロック制御回路８６の構成を示している。この回路はクロックドインバータ回路８６ａ、８６ｃ、８６ｇ、インバータ回路８６ｂ、８６ｄ、８６ｆ、８６ｈ、８６ｉが図示順序で直列接続され、インバータ回路８６ｉの出力端からマスク信号／ＣＬＫＭＳＫが出力される。前記インバータ回路８６ｄにはクロックドインバータ回路８６ｅが並列接続され、これらによりラッチ回路が構成されている。前記クロックドインバータ回路８６ａ、８６ｃ、８６ｅ、８６ｇは、それぞれ前記信号ＣＬＫＩＮ２、及びその反転信号／ＣＬＫＩＮ２により駆動される。前記クロックドインバータ回路８６ｇの出力端はノア回路８６ｉの一方入力端に接続されている。このノア回路８６ｉの他方入力端には前記信号ＢＵＲＳＴが供給され、出力端はインバータ回路８６ｋの入力端に接続されている。このインバータ回路８６ｋの出力端よりパワーダウン信号／ＰＤＥＮＴＲが出力される。
【００２０】
図１７は、図９乃至図１６に示す回路の動作を示している。上記構成において、入力バッファ回路８５に供給されるクロックイネーブル信号ＣＫＥがローレベルとされると、この入力バッファ回路８５の出力信号ＣＫＥＩＮがローレベルとなり、クロック制御回路８６よりパワーダウン信号／ＰＤＥＮＴＲが出力され、パワーダウンモードに入る。入力バッファ回路８１、８７は前記パワーダウン信号／ＰＤＥＮＴＲに従い停止され、消費電流が削減される。また、この時、クロック制御回路８６より出力されるマスク信号／ＣＬＫＭＳＫによりクロック駆動回路８３、８４から出力される内部クロック信号ＣＰ１、ＣＰ２がマスクされる。
【００２１】
上記パワーダウンモードにおいて、クロックイネーブル信号ＣＫＥがハイレベルとされると、常時活性化状態の入力バッファ回路８５から信号ＣＫＥＩＮが出力される。また、入力バッファ回路８２も、常時活性化状態であり、クロック制御回路８６は、この入力バッファ回路８２から供給される信号ＣＬＫＩＮ２、／ＣＫＩＮ２に応じて前記入力バッファ回路８５から出力される信号ＣＫＥＩＮを取り込み、この信号ＣＫＥＩＮに応じてパワーダウン信号／ＰＤＥＮＴＲ、及びマスク信号／ＣＬＫＭＳＫをハイレベルとする。このため、パワーダウンモードが解除され、入力バッファ回路８１、８７等が動作され、コマンドのデコード及びラッチ等が可能となる。
【００２２】
【発明が解決しようとする課題】
ところで、上記従来の構成では、パワーダウンモードにおいて、クロックイネーブル信号ＣＫＥをハイレベルとすると、外部から供給されるクロック信号ＣＬＫを受けて、パワーダウンモードを解除している。このため、パワーダウンモードを解除し、各回路を活性化するために、クロックイネーブル信号ＣＫＥをハイレベルとした後に、外部クロック信号ＣＬＫを必ず１クロック必要とする。つまり、図１７に示すように、パワーダウンモードを解除するためのクロック信号ＣＬＫｎの次のクロック信号ＣＬＫｎ＋１でなければ内部クロック信号ＣＰ１が出力されない。クロックドインバータ回路９１は、この内部クロック信号ＣＰ１に応じてコマンドを受けるため、パワーダウンモードを解除してからコマンドをラッチするまでに時間がかかる。
【００２３】
また、パワーダウンモードが解除されるまでの時間がサイクルタイムに依存しているため、サイクルタイムが長くなると、当然、クロックイネーブル信号ＣＫＥをハイレベルとしてからパワーダウンモードが解除されるまでの時間も長くなる。したがって、この場合、パワーダウンモードを解除してからコマンドをラッチするまでに一層時間がかかることとなる。
【００２４】
さらに、パワーダウンモードを解除するためにクロック信号ＣＬＫから生成した信号ＣＬＫＩＮ２を必要とするため、入力バッファ回路８２を常時活性化しておく必要がある。このため、クロック信号を受ける入力バッファ回路として、パワーダウンモード時に非活性状態の入力バッファ回路と活性状態の入力バッファ回路の二種類の回路を必要とするため回路構成が複雑であり、しかも、パワーダウンモード時に活性化状態の入力バッファ回路が複数あるため、消費電流が多くなるという問題を有している。
【００２５】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、パワーダウンモードの解除からコマンド入力までの時間を短縮できるとともに、回路構成を簡単化でき消費電流を削減可能な半導体記憶装置を提供しようとするものである。
【００２６】
【課題を解決するための手段】
本発明の半導体記憶装置は、上記課題を解決するため、クロック信号とは非同期のクロックイネーブル信号を受ける第１の入力バッファ回路と、前記第１の入力バッファ回路に接続され、後記第２の入力バッファ回路から供給される信号の第１の論理レベル及び前記第１の入力バッファ回路から供給される信号の第１の論理レベルに応じてパワーダウンモードを設定する第１のパワーダウン信号を生成し、前記第１の入力バッファ回路から供給される信号の第２の論理レベルのみに応じて、前記パワーダウンモードを解除する第２のパワーダウン信号を生成するパワーダウン制御回路と、前記第１の入力バッファ回路及び前記パワーダウン制御回路に接続され、前記パワーダウン制御回路から出力される前記第１のパワーダウン信号に応じてマスク信号を生成し、前記第２のパワーダウン信号に応じてマスク解除信号を生成するクロック制御回路と、入力端にクロック信号が供給され、前記パワーダウン制御回路から出力される前記第１のパワーダウン信号に応じて非活性とされる第２の入力バッファ回路と、前記第２の入力バッファ回路から供給される信号に応じて内部クロック信号を生成し、前記クロック制御回路から供給される前記マスク信号に応じて前記内部クロック信号をマスクし、前記マスク解除信号に応じて前記内部クロック信号を出力するクロック駆動回路と、複数の入力信号をデコードするデコーダと、前記パワーダウン制御回路と前記デコーダの相互間に配置され、前記パワーダウン制御回路から出力される前記第２のパワーダウン信号に応じて、前記デコーダの出力タイミングを前記クロック駆動回路が前記内部クロック信号を発生するタイミングより遅延する遅延回路と、前記デコーダに接続され、前記クロック駆動回路から供給される前記内部クロック信号に応じて前記デコーダの出力信号をラッチするラッチ回路とを具備している。
【００２７】
複数の入力信号をデコードするデコーダと、前記パワーダウン制御回路と前記デコーダの相互間に配置され、前記パワーダウン制御回路から出力される前記第２のパワーダウン信号に応じて、前記デコーダの出力タイミングを前記クロック駆動回路が前記内部クロック信号を発生するタイミングより遅延する遅延回路と、前記デコーダに接続され、前記クロック駆動回路から供給される前記内部クロック信号に応じて前記デコーダの出力信号をラッチするラッチ回路とをさらに具備している。
【００２９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
先ず、図２を参照してこの発明が適用される半導体記憶装置の構成について説明する。図２において、クロック信号ＣＬＫ、チップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、書き込みイネーブル信号／ＷＥは、それぞれ図示せぬ外部接続ピンに供給される。前記クロック信号ＣＬＫは入力バッファ回路４１ａに供給され、前記チップセレクト信号／ＣＳは入力バッファ回路４１ｂに供給され、前記ローアドレスストローブ信号／ＲＡＳは入力バッファ回路４１ｃに供給され、前記カラムアドレスストローブ信号／ＣＡＳは入力バッファ回路４１ｄに供給され、前記書き込みイネーブル信号／ＷＥは入力バッファ回路４１ｅに供給される。
【００３０】
前記入力バッファ回路４１ａは、複数の入力バッファ回路を有し、クロック信号ＣＬＫはこれらバッファにそれぞれ供給される。これら入力バッファ回路から出力されるクロック信号はクロック駆動回路４２に供給される。このクロック駆動回路４２も前記複数の入力バッファ回路に対応して複数のクロック駆動回路を有している。これらクロック駆動回路はクロック信号を出力し、制御信号発生部４４やその他の回路に供給する。これらクロック駆動回路４２、入力バッファ回路４１ａは、チップ内の各部に供給されるクロック信号のスキューを減少させたり、多くの回路を駆動するためにそれぞれ複数設けている。
【００３１】
前記入力バッファ回路４１ｂ、４１ｃ、４１ｄ、４１ｅから出力されるチップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、書き込みイネーブル信号／ＷＥは、コマンドデコーダ４３に供給される。このコマンドデコーダ４３は、例えばローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳに基づいて、データの読み出しコマンドや書き込みコマンド、レイテンシを切り替えるコマンド等を生成する。このコマンドデコーダ４３の出力信号は後述するラッチ回路を介して前記制御信号発生部４４に供給される。
【００３２】
一方、クロックイネーブル信号ＣＫＥは、入力バッファ回路４１ｆを介してパワーダウン制御部４５に供給される。このパワーダウン制御部４５はクロックイネーブル信号ＣＫＥに応じて、パワーダウン信号／ＰＤＥＮＴＲ、マスク信号／ＣＬＫＭＳＫ、コマンドイネーブル信号ＣＯＭＥＢＬを発生する。パワーダウン信号／ＰＤＥＮＴＲは前記入力バッファ回路４１ａ〜４１ｅ、前記制御信号発生部４４、アドレスバッファ回路４１ｇ、及び入力バッファ回路４１ｈ、４１ｉに供給され、スタンバイ時に、これらの回路の消費電流が削減される。クロック信号をサスペンドするための前記マスク信号／ＣＬＫＭＳＫはクロック駆動回路１２に供給され、コマンドイネーブル信号ＣＯＭＥＢＬはコマンドデコーダ４３に供給される。
【００３３】
また、アドレス信号Ａ０〜Ａ１１は前記アドレスバッファ回路４１ｇを介して前記制御信号発生部４４に供給される。この制御信号発生部４４はモードレジスタ４４ａ、オペレーション・クロック制御回路４４ｂ、カラムカウンタ４４ｃ、バースト長カウンタ４４ｄ、アドレス・パーシャル・デコーダ４４ｅ、及び図示せぬリフレッシュ回路を有している。
【００３４】
前記モードレジスタ４４ａはレイテンシの制御情報、バースト長の制御情報を記憶する。前記オペレーション・クロック制御回路４４ｂは前記クロック駆動回路４２から供給されるクロック信号に応じてカラムデコーダの動作タイミング、カラム選択線の選択タイミング、読み出しデータや書き込みデータを保持する図示せぬＤＱバッファの動作タイミング、及びパイプラインの各ステージを切換えるクロック信号等を制御する。前記カラムカウンタ４４ｃはバースト読み出し時のカラムアドレスをカウントする。前記バースト長カウンタ４４ｄはバースト読み出し時にバースト長をカウントする。前記アドレスパーシャルデコーダ４４ｅはカラムアドレス、及びローアドレスを部分的にデコードする。前記アドレスパーシャルデコーダ４４ｅのデコード出力はメモリブロック４８に供給される。このメモリブロック４８は複数のバンクを有し、各バンクはメモリセルアレイＭＣＡ、カラムデコーダＣＤＣ、ローデコーダＲＤＣを有している。
【００３５】
また、データの入出力をマスクする信号Ｕ／ＬＤＱＭは入力バッファ回路４１ｈを介してＤＱマスク制御回路４６に供給され、図示せぬ外部接続ピンに供給された入力データＤＱ０〜ＤＱ１５は入力バッファ回路４１ｉを介してデータ制御部４７に供給される。データ制御部４７はデータの書き込み時、前記ＤＱマスク制御部４６の出力に応じて入力バッファ回路４１ｉから供給される入力データＤＱ０〜ＤＱ１５を前記メモリセルブロック４８に供給し、データの読み出し時、メモリセルブロック４８から読み出されたデータを増幅し、オフチップ駆動部４９に供給する。このオフチップ駆動部４９はデータを図示せぬ外部接続ピンに出力する。
【００３６】
図１は、この発明の第１の実施の形態を示すものであり、図２の要部を示している。図１において、図２と同一部分には同一符号を付す。
入力バッファ回路１１は、前記入力バッファ回路４１ａのうちの１つを示している。この入力バッファ回路１１は、図１０に示す入力バッファ回路８１と同一構成であり、クロック信号ＣＬＫとパワーダウン信号／ＰＤＥＮＴＲが供給されている。この入力バッファ回路１１から出力される信号ＣＬＫＩＮ１はクロック駆動回路１２に供給される。このクロック駆動回路１２は前記クロック駆動回路４２のうちの１つであり、このクロック駆動回路１２は前記信号ＣＬＫＩＮ１に応じて内部クロック信号ＣＰ１を出力する。このクロック駆動回路１２は図１１に示す回路と同一である。
【００３７】
パワーダウン制御部４５は、クロック制御回路１３、パワーダウン制御回路１４、コマンド制御回路１５とから構成されている。
前記パワーダウン制御回路１４には、前記入力バッファ回路４１ｆから出力される信号ＣＫＥＩＮ、入力バッファ回路１１から出力される信号ＣＬＫＩＮ１、及びバースト動作を示す信号ＢＵＲＳＴが供給され、これらの信号に応じてパワーダウン信号／ＰＤＥＮＴＲを生成する。このパワーダウン信号／ＰＤＥＮＴＲは前述したように各部に供給されるとともに、前記クロック制御回路１３、及びコマンド制御回路１５に供給される。
【００３８】
前記クロック制御回路１３には前記入力バッファ回路４１ｆから出力される信号ＣＫＥＩＮ、入力バッファ回路１１から出力される信号ＣＬＫＩＮ１、及びパワーダウン信号／ＰＤＥＮＴＲが供給され、これらの信号よりクロック信号をマスクするためのマスク信号／ＣＬＫＭＳＫを生成する。このマスク信号／ＣＬＫＭＳＫは前記クロック駆動回路１２に供給される。このマスク信号／ＣＬＫＭＳＫは、バースト動作時にクロックイネーブル信号ＣＫＥをローレベルとした場合、活性化状態とされた入力バッファ回路から出力されるクロック信号をマスクし、外部クロック信号を受け付けないクロックサスペンド状態とする。
【００３９】
コマンド制御回路１５は、パワーダウンモードが解除される時、コマンドイネーブル信号ＣＯＭＥＢＬを生成し、前記コマンドデコーダ４３に供給する。このコマンドイネーブル信号ＣＯＭＥＢＬは、パワーダウンモードが解除される時、前記クロック駆動回路１２から出力される内部クロック信号ＣＰ１がハイレベルとなるまでコマンドのデコードを阻止する。
【００４０】
入力バッファ回路１６は、前記入力バッファ回路４１ｂ〜４１ｅを一括して示しており、信号ＣＴＲＬＳＩＧは、前記チップセレクト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、書き込みイネーブル信号／ＷＥを総称している。
【００４１】
前記コマンドデコーダ４３の出力端には、内部クロック信号ＣＰ１、／ＣＰ１により駆動されるクロックドインバータ回路１７、１９、及びインバータ回路１８が図示のように直列接続されたラッチ回路２０が接続されており、前記クロックドインバータ回路１９の出力端から、コマンドＣＯＭＬＴＣが出力される。
【００４２】
図３は、前記クロック制御回路１３の回路構成を示している。前記入力バッファ回路４１ｆから出力される信号ＣＫＥＩＮは、内部クロック信号ＣＰ１、／ＣＰ１により駆動されるクロックドインバータ回路１３ａの入力端に接続される。このクロックドインバータ回路１３ａの出力端はインバータ回路１３ｂ、クロックドインバータ回路１３ｃを介してナンド回路１３ｄの一方入力端に供給される。
【００４３】
前記パワーダウン信号／ＰＤＥＮＴＲはナンド回路１３ｅの一方入力端に接続されるとともに、例えば３つのインバータ回路が直列接続された遅延回路１３ｆを介してナンド回路１３ｅの他方入力端に接続される。このナンド回路１３ｅの出力端は前記ナンド回路１３ｄの他方入力端に接続される。このナンド回路１３ｄの出力端と、その一方入力端の相互間には内部クロック信号ＣＰ１、／ＣＰ１により駆動されるクロックドインバータ回路１３ｇが接続されている。さらに、前記ナンド回路１３ｄの出力端には、インバータ回路１３ｈ、内部クロック信号ＣＰ１、／ＣＰ１により駆動されるクロックドインバータ回路１３ｉ、及びインバータ回路１３ｊの直列回路が接続されている。前記インバータ回路１３ｊの出力端からマスク信号／ＣＬＫＭＳＫが出力される。
【００４４】
図４は、前記パワーダウン制御回路１４の回路構成を示している。信号ＢＵＲＳＴ、及び信号ＣＫＥＩＮはノア回路１４ａに供給されている。このノア回路１４ａの出力端は内部クロック信号ＣＰ１、／ＣＰ１により駆動されるクロックドインバータ回路１４ｂ、インバータ回路１４ｃを介してナンド回路１４ｄの一方入力端に接続されている。
【００４５】
前記信号ＣＬＫＩＮ１はインバータ回路１４ｅ、１４ｆを介して前記ナンド回路１４ｄの他方入力端に接続されている。ナンド回路１４ｄの出力端はフリップフロップ回路１４ｇを構成するナンド回路１４ｈの一方入力端に接続されている。前記フリップフロップ回路１４ｇを構成するナンド回路１４ｉの一方入力端にはインバータ回路１４ｊを介して信号ＣＫＥＩＮが供給されている。前記ナンド回路１４ｉの出力端にはインバータ回路１４ｋ、１４ｌの直列回路が接続され、インバータ回路１４ｌの出力端からパワーダウン信号／ＰＤＥＮＴＲが出力される。前記信号／ＰＤＥＮＴＲは、パワーダウンモード時ローレベルである。バースト信号ＢＵＲＳＴは、前記バースト長カウンタ４４ｄから供給され、バースト動作中ハイレベル、それ以外の時ローレベルとされる。
【００４６】
図５は、前記コマンド制御回路１５の構成を示している。前記パワーダウン制御回路１４から出力されるパワーダウン信号／ＰＤＥＮＴＲは、ナンド回路１５ａの一方入力端に供給されるとともに、例えば４つのインバータ回路を直列接続して構成された遅延回路１５ｂを介して前記ナンド回路１５ａの他方入力端に供給される。このナンド回路１５ａの出力端には、インバータ回路１５ｃが接続され、このインバータ回路１５ｃの出力端からコマンドイネーブル信号ＣＯＭＥＢＬが出力される。コマンドイネーブル信号ＣＯＭＥＢＬはパワーダウン信号／ＰＤＥＮＴＲと同相の遅延信号であり、前記遅延回路１５に設定される遅延時間ｔｄは、クロック信号ＣＬＫがハイレベルの状態で、クロックイネーブル信号ＣＫＥがハイレベルとなってから、コマンドデコーダ４３よりデコード信号ＣＯＭＤＥＣが出力される迄の時間が、クロックイネーブル信号ＣＫＥがハイレベルとなってから、内部クロック信号ＣＰ１が出力される迄の時間より長くなるような関係に設定される。換言すれば、この遅延時間ｔｄは図６に示すように、パワーダウン信号／ＰＤＥＮＴＲが立ち上がってから、内部クロック信号ＣＰ１が出力される迄、信号ＣＯＭＥＢＬの出力を遅延させ、コマンドデコーダ４３のデコード出力ＣＯＭＤＥＣが遅延される時間であればよい。
【００４７】
上記構成において、図６を参照して動作について説明する。先ず、パワーダウンモードに入る場合、クロックイネーブル信号ＣＫＥがローレベルとされる。すると、入力バッファ回路４１ｆの出力信号ＣＫＥＩＮがローレベルとなる。パワーダウン制御回路１４は、入力バッファ回路１１から出力される信号ＣＬＫＩＮ１に応じて、信号ＣＫＥＩＮを取り込み、図４に示すフリップフロップ回路１４ｇのナンド回路１４ｈをセットする。このため、フリップフロップ回路１４ｇの出力端としてのナンド回路１４ｉの出力端がローレベルとなり、インバータ回路１４ｌから出力されるパワーダウン信号／ＰＤＥＮＴＲがローレベルとなる。このようにして、パワーダウンモードに入ると、入力バッファ回路１１、１６等の動作が停止され、消費電流が削減される。
【００４８】
また、パワーダウン信号／ＰＤＥＮＴＲがローレベルとなると、コマンド制御回路１５から出力されるコマンドイネーブル信号ＣＯＭＥＢＬがローレベルとなり、コマンドデコーダ４３の動作が停止される。
【００４９】
一方、クロック制御回路１３は、図３に示すクロックドインバータ回路１３ａ、インバータ回路１３ｂ、クロックドインバータ回路１３ｃの経路で、信号ＣＬＫＩＮ１に応じて、信号ＣＫＥＩＮを取り込み、インバータ回路１３ｊからローレベルのマスク信号／ＣＬＫＭＳＫを出力する。クロック駆動回路１２はこのマスク信号／ＣＬＫＭＳＫに応じて、内部クロック信号ＣＰ１をマスクする。このため、コマンドデコーダ４３の出力端に接続されたラッチ回路２０が閉じた状態とされ、コマンドの転送が阻止される。
【００５０】
次に、パワーダウンモードから出る場合について説明する。上記パワーダウンモードにおいて、クロックイネーブル信号ＣＫＥがハイレベルとされると、パワーダウン制御回路１４は、クロック信号と非同期にパワーダウン信号／ＰＤＥＮＴＲをハイレベルとする。すなわち、図４に示すように、入力バッファ回路４１ｆから出力される信号ＣＫＥＩＮは、インバータ回路１４ｊを介してフリップフロップ回路１４ｇを構成するナンド回路１４ｉに供給される。このため、このナンド回路１４ｉの出力信号が反転し、インバータ回路１４ｌから出力されるパワーダウン信号／ＰＤＥＮＴＲがハイレベルとなる。
【００５１】
このように、パワーダウン信号／ＰＤＥＮＴＲがハイレベルとなると、入力バッファ回路１１、１６等が活性化される。これとともに、前記クロック制御回路１３は、パワーダウン信号／ＰＤＥＮＴＲに応じて遅延回路１３ｆとナンド回路１３ｅとで生成される信号ＰＤＥＸＩＴと信号ＣＫＥＩＮにより、マスク信号／ＣＬＫＭＳＫをハイレベルとする。このため、このマスク信号／ＣＬＫＭＳＫが供給されるクロック駆動回路１２は内部クロック信号ＣＰ１のマスクを解除する。
【００５２】
一方、パワーダウン信号／ＰＤＥＮＴＲがハイレベルとなると、コマンド制御回路１５から出力されるコマンドイネーブル信号ＣＯＭＥＢＬがハイレベルとなる。このコマンドイネーブル信号ＣＯＭＥＢＬの立ち上がりは、図５に示す遅延回路１５ｂにより、パワーダウン信号／ＰＤＥＮＴＲの立ち上がりより遅延されている。このため、コマンドラッチの誤動作を防止できる。すなわち、この実施の形態の場合、クロック信号と非同期のクロックイネーブル信号ＣＫＥに応じてパワーダウンモードから出るため、パワーダウンモードから出るタイミングによっては、不要な内部クロック信号が生成されていることがあり、この不要な内部クロック信号によりコマンドをラッチしてまう可能性がある。
【００５３】
図７は、コマンド制御回路１５を設けない場合の動作を示している。この場合、パワーダウン信号／ＰＤＥＮＴＲがハイレベルとなり、パワーダウンモードから出た状態で、コマンドデコーダ４３から出力される信号ＣＯＭＤＥＣがハイレベルとなった時、内部クロック信号ＣＰ１はローレベルである。このため、クロックドインバータ回路１７は動作状態であり、この出力信号＃１はローレベルとなる。この後、内部クロック信号ＣＰ１が出力されると、クロックドインバータ回路１９は信号＃１を反転して出力するため、コマンド信号ＣＯＭＬＴＣはハイレベルとなる。
【００５４】
これに対して、図８に示すように、コマンド制御回路１５を設けた場合、コマンド制御回路１５の出力信号ＣＯＭＥＢＬにより、信号ＣＯＭＤＥＣがコマンドデコーダ４３から出力されるタイミングは、内部クロック信号ＣＰ１が発生されるタイミングより遅らされる。このため、ラッチ回路２０は内部クロック信号ＣＰ１に応じて、コマンドデコーダ４３から出力される信号ＣＯＭＤＥＣを確実に転送できる。
【００５５】
上記実施の形態によれば、パワーダウン制御回路１４において、パワーダウンモードから出るとき、クロック信号とは非同期のクロックイネーブル信号ＣＫＥによりパワーダウン信号／ＰＤＥＮＴＲをハイレベルとしている。このため、従来必要であったパワーダウンモードの解除から、各回路を活性化するための１クロックが不要となるため、パワーダウンモードを解除してからコマンドをラッチし、転送可能となる迄の時間を短縮でき、高速動作が可能となる。
【００５６】
また、従来はパワーダウンモード時に活性化状態とされ、貫通電流が流れる入力バッファ回路を２つ必要としたが、この実施の形態の場合、パワーダウンモード時に活性化状態とされているのは、クロックイネーブル信号ＣＫＥを受ける入力バッファ回路４１ｆだけであるため、消費電流を削減できる。
【００５７】
さらに、コマンド制御回路１５により、パワーダウンモードから出る際、内部クロック信号の立ち上がりより、コマンドデコーダ４５のデコードタイミングを遅らせている。したがって、誤動作を防止できる。
尚、この発明は、上記実施例に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００５８】
【発明の効果】
以上、詳述したようにこの発明によれば、パワーダウンモードの解除からコマンド入力までの時間を短縮できるとともに、回路構成を簡単化でき消費電流を削減可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す回路構成図。
【図２】本発明が適用される半導体記憶装置の一例を示す構成図。
【図３】図１に示す回路で使用される信号を生成する回路の一例を示す回路図。
【図４】図１に示す回路で使用される信号を生成する回路の一例を示す回路図。
【図５】図１に示す回路で使用される信号を生成する回路の一例を示す回路図。
【図６】図１に示す回路の動作を示すタイミングチャート。
【図７】図１に示す回路の動作を示すタイミングチャート。
【図８】図１に示す回路の動作を示すタイミングチャート。
【図９】従来のパワーダウン制御部を示す構成図。
【図１０】図９に示す入力バッファ回路の例を示す回路図。
【図１１】図９に示すクロック駆動回路の例を示す回路図。
【図１２】図９に示す入力バッファ回路の例を示す回路図。
【図１３】図９に示すクロック駆動回路の例を示す回路図。
【図１４】図９に示す入力バッファ回路の例を示す回路図。
【図１５】図９に示す入力バッファ回路の例を示す回路図。
【図１６】図９に示すクロック制御回路の例を示す回路図。
【図１７】図９に示す回路の動作を示すタイミングチャート。
【符号の説明】
１１、１６、４１ａ〜４１ｆ、４１ｈ、４１ｉ…入力バッファ回路、
１２…クロック駆動回路、
１３…クロック制御回路、
１４…パワーダウン制御回路、
１５…コマンド制御回路、
２０…ラッチ回路、
４１ｇ…アドレスバッファ回路、
４３…コマンドデコーダ、
４４…制御信号発生部、
４５…パワーダウン制御部。
Claims (1)
- クロック信号とは非同期のクロックイネーブル信号を受ける第１の入力バッファ回路と、
前記第１の入力バッファ回路に接続され、後記第２の入力バッファ回路から供給される信号の第１の論理レベル及び前記第１の入力バッファ回路から供給される信号の第１の論理レベルに応じてパワーダウンモードを設定する第１のパワーダウン信号を生成し、前記第１の入力バッファ回路から供給される信号の第２の論理レベルのみに応じて、前記パワーダウンモードを解除する第２のパワーダウン信号を生成するパワーダウン制御回路と、
前記第１の入力バッファ回路及び前記パワーダウン制御回路に接続され、前記パワーダウン制御回路から出力される前記第１のパワーダウン信号に応じてマスク信号を生成し、前記第２のパワーダウン信号に応じてマスク解除信号を生成するクロック制御回路と、
入力端にクロック信号が供給され、前記パワーダウン制御回路から出力される前記第１のパワーダウン信号に応じて非活性とされる第２の入力バッファ回路と、
前記第２の入力バッファ回路から供給される信号に応じて内部クロック信号を生成し、前記クロック制御回路から供給される前記マスク信号に応じて前記内部クロック信号をマスクし、前記マスク解除信号に応じて前記内部クロック信号を出力するクロック駆動回路と、
複数の入力信号をデコードするデコーダと、
前記パワーダウン制御回路と前記デコーダの相互間に配置され、前記パワーダウン制御回路から出力される前記第２のパワーダウン信号に応じて、前記デコーダの出力タイミングを前記クロック駆動回路が前記内部クロック信号を発生するタイミングより遅延する遅延回路と、
前記デコーダに接続され、前記クロック駆動回路から供給される前記内部クロック信号に応じて前記デコーダの出力信号をラッチするラッチ回路と
を具備することを特徴とする半導体記憶装置。
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