JPH1166849A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH1166849A
JPH1166849A JP9218605A JP21860597A JPH1166849A JP H1166849 A JPH1166849 A JP H1166849A JP 9218605 A JP9218605 A JP 9218605A JP 21860597 A JP21860597 A JP 21860597A JP H1166849 A JPH1166849 A JP H1166849A
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circuit
power
clock
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博之 大竹
Shigeo Oshima
成夫 大島
Takehiro Hasegawa
武裕 長谷川
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    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory

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  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 【課題】パワーダウンモードの解除からコマンド入力ま
での時間が長く、回路構成の簡単化、消費電流の削減が
困難であった。 【解決手段】パワーダウン制御回路１４は、クロック信
号と非同期のクロックイネーブル信号ＣＫＥがハイレベ
ルとなると、パワーダウン信号／ＰＤＥＮＴＲをハイレ
ベルとしてパワーダウンモードを解除する。クロック制
御回路１３はパワーダウンモードが解除されると、マス
ク信号／ＣＬＫＭＳＫを解除し、クロック駆動回路１２
は内部クロック信号ＣＰ１を出力し、コマンドデコーダ
４３の出力信号をラッチ可能とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えばシンクロナ
スＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）等のクロック信号に同期して動作する半導体記憶装
置に関する。
【０００２】
【従来の技術】近時、従来のＤＲＡＭをＳＲＡＭ（スタ
ティック・ランダム・アクセス・メモリ）並にデータア
クセスを高速化し、高いデータバンド幅（単位時間当た
りのデータバイト数）を得るため、シンクロナスＤＲＡ
Ｍが提案されている。このシンクロナスＤＲＡＭは、既
に、４Ｍビット、１６Ｍビット世代の製品が実用化され
ている。このシンクロナスＤＲＡＭは、従来のＤＲＡＭ
のカラム系回路によって制御されるメモリセルアレイの
ビット線にラッチされたデータを入出力（Ｉ／Ｏ）ピン
に出力するまでの時間、所謂カラムアクセスタイム（ｔ
ＣＡＣ）を高速化する点が最大の特徴である。さらに、
全ての動作がクロック信号入力ピンに入力されるクロッ
ク信号の立ち上がりに同期している点も、従来のＤＲＡ
Ｍと大きく異なっている。
【０００３】ところで、このシンクロナスＤＲＡＭは、
パワーダウンモードを備えている。このパワーダウンモ
ードは、チップをアクセスしないスタンバイ状態での消
費電流を削減するために用いられるモードである。この
パワーダウンモードに入ると、チップ内部では、入力バ
ッファ回路等の動作を停止させ、消費電流を削減する制
御が実行される。
【０００４】図９は、シンクロナスＤＲＡＭに使用され
る従来のパワーダウン制御部とその周辺の回路を示して
いる。クロック信号ＣＬＫは入力バッファ回路８１、８
２にそれぞれ供給される。これら入力バッファ回路８
１、８２から出力されるクロック信号ＣＬＫＩＮ１、Ｃ
ＬＫＩＮ２はそれぞれクロック駆動回路８３、８４に供
給され、これらクロック駆動回路８３、８４から内部ク
ロック信号ＣＰ１、ＣＰ２が出力される。これら内部ク
ロック信号ＣＰ１、ＣＰ２はパイプライン構造を構成す
る各ステージに供給される。
【０００５】また、クロック信号の入力を許容するクロ
ックイネーブル信号ＣＫＥは入力バッファ回路８５に供
給される。この入力バッファ回路８５の出力信号ＣＫＥ
ＩＮはクロック制御回路８６に供給される。このクロッ
ク制御回路８６は前記入力バッファ回路８２の出力信号
ＣＬＫＩＮ２、及びクロック信号に同期してデータを連
続的に出力するバースト動作時を示す信号ＢＵＲＳＴに
応じて、パワーダウンモードに入ることを示すパワーダ
ウン信号／ＰＤＥＮＴＲを発生するとともに、このパワ
ーダウン信号／ＰＤＥＮＴＲが発生されている場合、ク
ロック信号をマスクするマスク信号／ＣＬＫＭＳＫを発
生する。このマスク信号／ＣＬＫＭＳＫは、前記クロッ
ク駆動回路８３、８４に供給され、前記パワーダウン信
号／ＰＤＥＮＴＲは、前記入力バッファ回路８１、及び
他の入力バッファ回路８７に供給される。
【０００６】前記入力バッファ回路８７には、ローアド
レスストローブ信号／ＲＡＳ、カラムアドレスストロー
ブ信号／ＣＡＳ、チップセレクト信号／ＣＳ、書き込み
イネーブル信号／ＷＥ等の信号（これらを総称してＣＴ
ＲＬＳＩＧと称す）が供給される複数の入力バッファ回
路を含んでいる。この入力バッファ回路８７の出力信号
ＣＯＭＩＮはコマンドデコーダ８８に供給される。この
コマンドデコーダ８８はローアドレスストローブ信号／
ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ等をデ
コードし、書き込み、読み出し等の各種コマンドＣＯＭ
ＤＥＣを生成する。この生成されたコマンドＣＯＭＤＥ
Ｃは前記内部クロック信号ＣＰ１、／ＣＰ１により駆動
されるクロックドインバータ回路８９、インバータ回路
９０を介して前記内部クロック信号ＣＰ１、／ＣＰ１に
より駆動されるクロックドインバータ回路９１に供給さ
れ、このクロックドインバータ回路９１の出力信号ＣＯ
ＭＬＴＣが図示せぬ内部回路へ供給される。
【０００７】図１０は、前記入力バッファ回路８１の回
路構成を示している。入力バッファ回路８１において、
カレントミラー回路９１は、ＰチャネルＭＯＳトランジ
スタ（以下、ＰＭＯＳトランジスタと称す）８１ａ、８
１ｂ、８１ｃ、及びＮチャネルＭＯＳトランジスタ（以
下、ＮＭＯＳトランジスタと称す）８１ｄ、８１ｅ、８
１ｆにより構成されている。前記ＰＭＯＳトランジスタ
８１ａのゲートには、接地電位Ｖssが供給され、ＮＭＯ
Ｓトランジスタ８１ｄのゲートには基準電位Ｖref が供
給され、ＮＭＯＳトランジスタ８１ｅのゲートにはクロ
ック信号ＣＬＫが供給され、ＮＭＯＳトランジスタ８１
ｆのゲートには前記パワーダウン信号／ＰＤＥＮＴＲが
供給されている。
【０００８】前記ＰＭＯＳトランジスタ８１ｃとＮＭＯ
Ｓトランジスタ８１ｅの接続ノードＮ１と、電源Ｖccの
相互間には、ＰＭＯＳトランジスタ８１ｇが接続されて
いる。このＰＭＯＳトランジスタ８１ｇのゲートには前
記パワーダウン信号／ＰＤＥＮＴＲが供給されている。
【０００９】さらに、前記接続ノードＮ１には、フリッ
プフロップ回路８１ｈを構成するナンド回路８１ｉの一
方入力端が接続されている。このフリップフロップ回路
８１ｈを構成するナンド回路８１ｊの一方入力端と他方
入力端の相互間には遅延回路８１ｋを構成する例えば３
つのインバータ回路が直列接続されている。前記ナンド
回路８１ｉの出力端にはインバータ回路８１ｌ、８１ｍ
が直列接続され、インバータ回路８１ｍの出力端から信
号ＣＬＫＩＮ１が出力される。
【００１０】図１１は、前記クロック駆動回路８３の回
路構成を示している。このクロック駆動回路８３は、前
記信号ＣＬＫＩＮ１とマスク信号／ＣＬＫＭＳＫが供給
されるナンド回路８３ａと、このナンド回路８３ａの出
力端に接続されたインバータ回路８３ｂとからなり、こ
のインバータ回路８３ｂの出力端から内部クロック信号
ＣＰ１が出力される。
【００１１】図１２は、前記入力バッファ回路８２の構
成を示し、図１３は、前記クロック駆動回路８４の構成
を示している。入力バッファ回路８２は、前記入力バッ
ファ回路８１と殆ど同様の構成であり、クロック駆動回
路８４は前記クロック駆動回路８３と殆ど同様の構成で
あるため、同一部分には同一符号を付し、異なる部分に
ついてのみ説明する。
【００１２】すなわち、図１２に示す入力バッファ回路
８２において、ＮＭＯＳトランジスタ８１ｆのゲートに
は電源電圧Ｖccが供給され、接続ノードＮ１にはＰＭＯ
Ｓトランジスタ８１ｇが接続されていない。また、イン
バータ回路８１ｍからは信号ＣＬＫＩＮ２が出力され
る。
【００１３】図１３に示すクロック駆動回路８４におい
て、ナンド回路８３ａの入力端には信号ＣＬＫＩＮ２が
供給され、インバータ回路８３ｂの出力端からは内部ク
ロック信号ＣＰ２が出力される。
【００１４】図１４は、前記入力バッファ回路８７の回
路構成を示している。この回路において、カレントミラ
ー回路９２は、ＰＭＯＳトランジスタ８７ａ、８７ｂ、
８７ｃ、及びＮＭＯＳトランジスタ８７ｄ、８７ｅ、８
７ｆにより構成されている。前記ＰＭＯＳトランジスタ
８７ａのゲートには、接地電位Ｖssが供給され、ＮＭＯ
Ｓトランジスタ８７ｄのゲートには基準電位Ｖref が供
給され、ＮＭＯＳトランジスタ８７ｅのゲートには信号
ＣＴＲＬＳＩＧが供給され、ＮＭＯＳトランジスタ８７
ｆのゲートには前記パワーダウン信号／ＰＤＥＮＴＲが
供給されている。
【００１５】前記ＰＭＯＳトランジスタ８７ｃとＮＭＯ
Ｓトランジスタ８７ｅの接続ノードＮ２と、電源Ｖccの
相互間には、ＰＭＯＳトランジスタ８７ｇが接続されて
いる。このＰＭＯＳトランジスタ８７ｇのゲートには前
記パワーダウン信号／ＰＤＥＮＴＲが供給されている。
【００１６】さらに、前記接続ノードＮ２には、３つの
インバータ回路８７ｈ、８７ｉ、８７ｊが直列接続さ
れ、インバータ回路８７ｊの出力端より、信号ＣＯＭＩ
Ｎが出力される。
【００１７】図１５は、前記入力バッファ回路８５の回
路構成を示している。この入力バッファ回路は前記入力
バッファ回路８７と殆ど同様の構成であるため、同一部
分には同一符号を付し、異なる部分についてのみ説明す
る。
【００１８】図１５において、ＮＭＯＳトランジスタ８
７ｆのゲートには電源電圧Ｖccが供給され、接続ノード
Ｎ２にはＰＭＯＳトランジスタ８７ｇが接続されていな
い。また、インバータ回路８７ｊからは信号ＣＫＥＩＮ
が出力される。
【００１９】図１６は、前記クロック制御回路８６の構
成を示している。この回路はクロックドインバータ回路
８６ａ、８６ｃ、８６ｇ、インバータ回路８６ｂ、８６
ｄ、８６ｆ、８６ｈ、８６ｉが図示順序で直列接続さ
れ、インバータ回路８６ｉの出力端からマスク信号／Ｃ
ＬＫＭＳＫが出力される。前記インバータ回路８６ｄに
はクロックドインバータ回路８６ｅが並列接続され、こ
れらによりラッチ回路が構成されている。前記クロック
ドインバータ回路８６ａ、８６ｃ、８６ｅ、８６ｇは、
それぞれ前記信号ＣＬＫＩＮ２、及びその反転信号／Ｃ
ＬＫＩＮ２により駆動される。前記クロックドインバー
タ回路８６ｇの出力端はノア回路８６ｉの一方入力端に
接続されている。このノア回路８６ｉの他方入力端には
前記信号ＢＵＲＳＴが供給され、出力端はインバータ回
路８６ｋの入力端に接続されている。このインバータ回
路８６ｋの出力端よりパワーダウン信号／ＰＤＥＮＴＲ
が出力される。
【００２０】図１７は、図９乃至図１６に示す回路の動
作を示している。上記構成において、入力バッファ回路
８５に供給されるクロックイネーブル信号ＣＫＥがロー
レベルとされると、この入力バッファ回路８５の出力信
号ＣＫＥＩＮがローレベルとなり、クロック制御回路８
６よりパワーダウン信号／ＰＤＥＮＴＲが出力され、パ
ワーダウンモードに入る。入力バッファ回路８１、８７
は前記パワーダウン信号／ＰＤＥＮＴＲに従い停止さ
れ、消費電流が削減される。また、この時、クロック制
御回路８６より出力されるマスク信号／ＣＬＫＭＳＫに
よりクロック駆動回路８３、８４から出力される内部ク
ロック信号ＣＰ１、ＣＰ２がマスクされる。
【００２１】上記パワーダウンモードにおいて、クロッ
クイネーブル信号ＣＫＥがハイレベルとされると、常時
活性化状態の入力バッファ回路８５から信号ＣＫＥＩＮ
が出力される。また、入力バッファ回路８２も、常時活
性化状態であり、クロック制御回路８６は、この入力バ
ッファ回路８２から供給される信号ＣＬＫＩＮ２、／Ｃ
ＫＩＮ２に応じて前記入力バッファ回路８５から出力さ
れる信号ＣＫＥＩＮを取り込み、この信号ＣＫＥＩＮに
応じてパワーダウン信号／ＰＤＥＮＴＲ、及びマスク信
号／ＣＬＫＭＳＫをハイレベルとする。このため、パワ
ーダウンモードが解除され、入力バッファ回路８１、８
７等が動作され、コマンドのデコード及びラッチ等が可
能となる。
【００２２】
【発明が解決しようとする課題】ところで、上記従来の
構成では、パワーダウンモードにおいて、クロックイネ
ーブル信号ＣＫＥをハイレベルとすると、外部から供給
されるクロック信号ＣＬＫを受けて、パワーダウンモー
ドを解除している。このため、パワーダウンモードを解
除し、各回路を活性化するために、クロックイネーブル
信号ＣＫＥをハイレベルとした後に、外部クロック信号
ＣＬＫを必ず１クロック必要とする。つまり、図１７に
示すように、パワーダウンモードを解除するためのクロ
ック信号ＣＬＫｎの次のクロック信号ＣＬＫｎ＋１でな
ければ内部クロック信号ＣＰ１が出力されない。クロッ
クドインバータ回路９１は、この内部クロック信号ＣＰ
１に応じてコマンドを受けるため、パワーダウンモード
を解除してからコマンドをラッチするまでに時間がかか
る。
【００２３】また、パワーダウンモードが解除されるま
での時間がサイクルタイムに依存しているため、サイク
ルタイムが長くなると、当然、クロックイネーブル信号
ＣＫＥをハイレベルとしてからパワーダウンモードが解
除されるまでの時間も長くなる。したがって、この場
合、パワーダウンモードを解除してからコマンドをラッ
チするまでに一層時間がかかることとなる。
【００２４】さらに、パワーダウンモードを解除するた
めにクロック信号ＣＬＫから生成した信号ＣＬＫＩＮ２
を必要とするため、入力バッファ回路８２を常時活性化
しておく必要がある。このため、クロック信号を受ける
入力バッファ回路として、パワーダウンモード時に非活
性状態の入力バッファ回路と活性状態の入力バッファ回
路の二種類の回路を必要とするため回路構成が複雑であ
り、しかも、パワーダウンモード時に活性化状態の入力
バッファ回路が複数あるため、消費電流が多くなるとい
う問題を有している。
【００２５】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、パワーダウ
ンモードの解除からコマンド入力までの時間を短縮でき
るとともに、回路構成を簡単化でき消費電流を削減可能
な半導体記憶装置を提供しようとするものである。
【００２６】
【課題を解決するための手段】本発明の半導体記憶装置
は、上記課題を解決するため、クロック信号の入力を許
容するクロックイネーブル信号の第１の論理レベルに応
じてパワーダウンモードを設定する第１の論理レベルの
パワーダウン信号を生成し、前記クロックイネーブル信
号の第２の論理レベルに応じて、前記パワーダウンモー
ドを解除する第２の論理レベルのパワーダウン信号を生
成するパワーダウン制御回路と、前記パワーダウン制御
回路から出力される前記第１の論理レベルのパワーダウ
ン信号に応じて内部クロック信号を非活性とし、前記第
２の論理レベルのパワーダウン信号に応じて内部クロッ
ク信号を活性化するクロック制御部と、入力信号をデコ
ードするデコーダと、前記クロック制御部により活性化
された内部クロック信号に応じて前記デコーダの出力信
号をラッチするラッチ回路とを具備している。
【００２７】前記パワーダウン制御回路と前記デコーダ
の相互間に配置され、前記パワーダウン制御回路から出
力される前記第２の論理レベルのパワーダウン信号に応
じて、前記デコーダが入力信号をデコードするタイミン
グを前記クロック制御部が前記内部クロック信号を活性
化するまで遅延する遅延手段とを具備している。
【００２８】前記クロック制御部は、前記パワーダウン
制御回路から出力される前記第１の論理レベルのパワー
ダウン信号に応じて前記内部クロック信号をマスクする
第１の論理レベルのマスク信号を生成し、前記第２の論
理レベルのパワーダウン信号に応じて前記マスクを解除
する第２の論理レベルのマスク信号を生成するクロック
制御回路と、外部から供給されるクロック信号を受け、
前記パワーダウン制御回路から出力される前記第１の論
理レベルのパワーダウン信号に応じて非活性とされる入
力バッファ回路と、前記入力バッファ回路の出力信号が
供給され、前記第１の論理レベルのマスク信号に応じて
前記内部クロック信号をマスクし、前記第２の論理レベ
ルのマスク信号に応じて前記内部クロック信号を出力す
るクロック駆動回路とを具備している。
【００２９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。先ず、図２を参照してこの
発明が適用される半導体記憶装置の構成について説明す
る。図２において、クロック信号ＣＬＫ、チップセレク
ト信号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、
カラムアドレスストローブ信号／ＣＡＳ、書き込みイネ
ーブル信号／ＷＥは、それぞれ図示せぬ外部接続ピンに
供給される。前記クロック信号ＣＬＫは入力バッファ回
路４１ａに供給され、前記チップセレクト信号／ＣＳは
入力バッファ回路４１ｂに供給され、前記ローアドレス
ストローブ信号／ＲＡＳは入力バッファ回路４１ｃに供
給され、前記カラムアドレスストローブ信号／ＣＡＳは
入力バッファ回路４１ｄに供給され、前記書き込みイネ
ーブル信号／ＷＥは入力バッファ回路４１ｅに供給され
る。
【００３０】前記入力バッファ回路４１ａは、複数の入
力バッファ回路を有し、クロック信号ＣＬＫはこれらバ
ッファにそれぞれ供給される。これら入力バッファ回路
から出力されるクロック信号はクロック駆動回路４２に
供給される。このクロック駆動回路４２も前記複数の入
力バッファ回路に対応して複数のクロック駆動回路を有
している。これらクロック駆動回路はクロック信号を出
力し、制御信号発生部４４やその他の回路に供給する。
これらクロック駆動回路４２、入力バッファ回路４１ａ
は、チップ内の各部に供給されるクロック信号のスキュ
ーを減少させたり、多くの回路を駆動するためにそれぞ
れ複数設けている。
【００３１】前記入力バッファ回路４１ｂ、４１ｃ、４
１ｄ、４１ｅから出力されるチップセレクト信号／Ｃ
Ｓ、ローアドレスストローブ信号／ＲＡＳ、カラムアド
レスストローブ信号／ＣＡＳ、書き込みイネーブル信号
／ＷＥは、コマンドデコーダ４３に供給される。このコ
マンドデコーダ４３は、例えばローアドレスストローブ
信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ
に基づいて、データの読み出しコマンドや書き込みコマ
ンド、レイテンシを切り替えるコマンド等を生成する。
このコマンドデコーダ４３の出力信号は後述するラッチ
回路を介して前記制御信号発生部４４に供給される。
【００３２】一方、クロックイネーブル信号ＣＫＥは、
入力バッファ回路４１ｆを介してパワーダウン制御部４
５に供給される。このパワーダウン制御部４５はクロッ
クイネーブル信号ＣＫＥに応じて、パワーダウン信号／
ＰＤＥＮＴＲ、マスク信号／ＣＬＫＭＳＫ、コマンドイ
ネーブル信号ＣＯＭＥＢＬを発生する。パワーダウン信
号／ＰＤＥＮＴＲは前記入力バッファ回路４１ａ〜４１
ｅ、前記制御信号発生部４４、アドレスバッファ回路４
１ｇ、及び入力バッファ回路４１ｈ、４１ｉに供給さ
れ、スタンバイ時に、これらの回路の消費電流が削減さ
れる。クロック信号をサスペンドするための前記マスク
信号／ＣＬＫＭＳＫはクロック駆動回路１２に供給さ
れ、コマンドイネーブル信号ＣＯＭＥＢＬはコマンドデ
コーダ４３に供給される。
【００３３】また、アドレス信号Ａ０〜Ａ１１は前記ア
ドレスバッファ回路４１ｇを介して前記制御信号発生部
４４に供給される。この制御信号発生部４４はモードレ
ジスタ４４ａ、オペレーション・クロック制御回路４４
ｂ、カラムカウンタ４４ｃ、バースト長カウンタ４４
ｄ、アドレス・パーシャル・デコーダ４４ｅ、及び図示
せぬリフレッシュ回路を有している。
【００３４】前記モードレジスタ４４ａはレイテンシの
制御情報、バースト長の制御情報を記憶する。前記オペ
レーション・クロック制御回路４４ｂは前記クロック駆
動回路４２から供給されるクロック信号に応じてカラム
デコーダの動作タイミング、カラム選択線の選択タイミ
ング、読み出しデータや書き込みデータを保持する図示
せぬＤＱバッファの動作タイミング、及びパイプライン
の各ステージを切換えるクロック信号等を制御する。前
記カラムカウンタ４４ｃはバースト読み出し時のカラム
アドレスをカウントする。前記バースト長カウンタ４４
ｄはバースト読み出し時にバースト長をカウントする。
前記アドレスパーシャルデコーダ４４ｅはカラムアドレ
ス、及びローアドレスを部分的にデコードする。前記ア
ドレスパーシャルデコーダ４４ｅのデコード出力はメモ
リブロック４８に供給される。このメモリブロック４８
は複数のバンクを有し、各バンクはメモリセルアレイＭ
ＣＡ、カラムデコーダＣＤＣ、ローデコーダＲＤＣを有
している。
【００３５】また、データの入出力をマスクする信号Ｕ
／ＬＤＱＭは入力バッファ回路４１ｈを介してＤＱマス
ク制御回路４６に供給され、図示せぬ外部接続ピンに供
給された入力データＤＱ０〜ＤＱ１５は入力バッファ回
路４１ｉを介してデータ制御部４７に供給される。デー
タ制御部４７はデータの書き込み時、前記ＤＱマスク制
御部４６の出力に応じて入力バッファ回路４１ｉから供
給される入力データＤＱ０〜ＤＱ１５を前記メモリセル
ブロック４８に供給し、データの読み出し時、メモリセ
ルブロック４８から読み出されたデータを増幅し、オフ
チップ駆動部４９に供給する。このオフチップ駆動部４
９はデータを図示せぬ外部接続ピンに出力する。
【００３６】図１は、この発明の第１の実施の形態を示
すものであり、図２の要部を示している。図１におい
て、図２と同一部分には同一符号を付す。入力バッファ
回路１１は、前記入力バッファ回路４１ａのうちの１つ
を示している。この入力バッファ回路１１は、図１０に
示す入力バッファ回路８１と同一構成であり、クロック
信号ＣＬＫとパワーダウン信号／ＰＤＥＮＴＲが供給さ
れている。この入力バッファ回路１１から出力される信
号ＣＬＫＩＮ１はクロック駆動回路１２に供給される。
このクロック駆動回路１２は前記クロック駆動回路４２
のうちの１つであり、このクロック駆動回路１２は前記
信号ＣＬＫＩＮ１に応じて内部クロック信号ＣＰ１を出
力する。このクロック駆動回路１２は図１１に示す回路
と同一である。
【００３７】パワーダウン制御部４５は、クロック制御
回路１３、パワーダウン制御回路１４、コマンド制御回
路１５とから構成されている。前記パワーダウン制御回
路１４には、前記入力バッファ回路４１ｆから出力され
る信号ＣＫＥＩＮ、入力バッファ回路１１から出力され
る信号ＣＬＫＩＮ１、及びバースト動作を示す信号ＢＵ
ＲＳＴが供給され、これらの信号に応じてパワーダウン
信号／ＰＤＥＮＴＲを生成する。このパワーダウン信号
／ＰＤＥＮＴＲは前述したように各部に供給されるとと
もに、前記クロック制御回路１３、及びコマンド制御回
路１５に供給される。
【００３８】前記クロック制御回路１３には前記入力バ
ッファ回路４１ｆから出力される信号ＣＫＥＩＮ、入力
バッファ回路１１から出力される信号ＣＬＫＩＮ１、及
びパワーダウン信号／ＰＤＥＮＴＲが供給され、これら
の信号よりクロック信号をマスクするためのマスク信号
／ＣＬＫＭＳＫを生成する。このマスク信号／ＣＬＫＭ
ＳＫは前記クロック駆動回路１２に供給される。このマ
スク信号／ＣＬＫＭＳＫは、バースト動作時にクロック
イネーブル信号ＣＫＥをローレベルとした場合、活性化
状態とされた入力バッファ回路から出力されるクロック
信号をマスクし、外部クロック信号を受け付けないクロ
ックサスペンド状態とする。
【００３９】コマンド制御回路１５は、パワーダウンモ
ードが解除される時、コマンドイネーブル信号ＣＯＭＥ
ＢＬを生成し、前記コマンドデコーダ４３に供給する。
このコマンドイネーブル信号ＣＯＭＥＢＬは、パワーダ
ウンモードが解除される時、前記クロック駆動回路１２
から出力される内部クロック信号ＣＰ１がハイレベルと
なるまでコマンドのデコードを阻止する。
【００４０】入力バッファ回路１６は、前記入力バッフ
ァ回路４１ｂ〜４１ｅを一括して示しており、信号ＣＴ
ＲＬＳＩＧは、前記チップセレクト信号／ＣＳ、ローア
ドレスストローブ信号／ＲＡＳ、カラムアドレスストロ
ーブ信号／ＣＡＳ、書き込みイネーブル信号／ＷＥを総
称している。
【００４１】前記コマンドデコーダ４３の出力端には、
内部クロック信号ＣＰ１、／ＣＰ１により駆動されるク
ロックドインバータ回路１７、１９、及びインバータ回
路１８が図示のように直列接続されたラッチ回路２０が
接続されており、前記クロックドインバータ回路１９の
出力端から、コマンドＣＯＭＬＴＣが出力される。
【００４２】図３は、前記クロック制御回路１３の回路
構成を示している。前記入力バッファ回路４１ｆから出
力される信号ＣＫＥＩＮは、内部クロック信号ＣＰ１、
／ＣＰ１により駆動されるクロックドインバータ回路１
３ａの入力端に接続される。このクロックドインバータ
回路１３ａの出力端はインバータ回路１３ｂ、クロック
ドインバータ回路１３ｃを介してナンド回路１３ｄの一
方入力端に供給される。
【００４３】前記パワーダウン信号／ＰＤＥＮＴＲはナ
ンド回路１３ｅの一方入力端に接続されるとともに、例
えば３つのインバータ回路が直列接続された遅延回路１
３ｆを介してナンド回路１３ｅの他方入力端に接続され
る。このナンド回路１３ｅの出力端は前記ナンド回路１
３ｄの他方入力端に接続される。このナンド回路１３ｄ
の出力端と、その一方入力端の相互間には内部クロック
信号ＣＰ１、／ＣＰ１により駆動されるクロックドイン
バータ回路１３ｇが接続されている。さらに、前記ナン
ド回路１３ｄの出力端には、インバータ回路１３ｈ、内
部クロック信号ＣＰ１、／ＣＰ１により駆動されるクロ
ックドインバータ回路１３ｉ、及びインバータ回路１３
ｊの直列回路が接続されている。前記インバータ回路１
３ｊの出力端からマスク信号／ＣＬＫＭＳＫが出力され
る。
【００４４】図４は、前記パワーダウン制御回路１４の
回路構成を示している。信号ＢＵＲＳＴ、及び信号ＣＫ
ＥＩＮはノア回路１４ａに供給されている。このノア回
路１４ａの出力端は内部クロック信号ＣＰ１、／ＣＰ１
により駆動されるクロックドインバータ回路１４ｂ、イ
ンバータ回路１４ｃを介してナンド回路１４ｄの一方入
力端に接続されている。
【００４５】前記信号ＣＬＫＩＮ１はインバータ回路１
４ｅ、１４ｆを介して前記ナンド回路１４ｄの他方入力
端に接続されている。ナンド回路１４ｄの出力端はフリ
ップフロップ回路１４ｇを構成するナンド回路１４ｈの
一方入力端に接続されている。前記フリップフロップ回
路１４ｇを構成するナンド回路１４ｉの一方入力端には
インバータ回路１４ｊを介して信号ＣＫＥＩＮが供給さ
れている。前記ナンド回路１４ｉの出力端にはインバー
タ回路１４ｋ、１４ｌの直列回路が接続され、インバー
タ回路１４ｌの出力端からパワーダウン信号／ＰＤＥＮ
ＴＲが出力される。前記信号／ＰＤＥＮＴＲは、パワー
ダウンモード時ローレベルである。バースト信号ＢＵＲ
ＳＴは、前記バースト長カウンタ４４ｄから供給され、
バースト動作中ハイレベル、それ以外の時ローレベルと
される。
【００４６】図５は、前記コマンド制御回路１５の構成
を示している。前記パワーダウン制御回路１４から出力
されるパワーダウン信号／ＰＤＥＮＴＲは、ナンド回路
１５ａの一方入力端に供給されるとともに、例えば４つ
のインバータ回路を直列接続して構成された遅延回路１
５ｂを介して前記ナンド回路１５ａの他方入力端に供給
される。このナンド回路１５ａの出力端には、インバー
タ回路１５ｃが接続され、このインバータ回路１５ｃの
出力端からコマンドイネーブル信号ＣＯＭＥＢＬが出力
される。コマンドイネーブル信号ＣＯＭＥＢＬはパワー
ダウン信号／ＰＤＥＮＴＲと同相の遅延信号であり、前
記遅延回路１５に設定される遅延時間ｔｄは、クロック
信号ＣＬＫがハイレベルの状態で、クロックイネーブル
信号ＣＫＥがハイレベルとなってから、コマンドデコー
ダ４３よりデコード信号ＣＯＭＤＥＣが出力される迄の
時間が、クロックイネーブル信号ＣＫＥがハイレベルと
なってから、内部クロック信号ＣＰ１が出力される迄の
時間より長くなるような関係に設定される。換言すれ
ば、この遅延時間ｔｄは図６に示すように、パワーダウ
ン信号／ＰＤＥＮＴＲが立ち上がってから、内部クロッ
ク信号ＣＰ１が出力される迄、信号ＣＯＭＥＢＬの出力
を遅延させ、コマンドデコーダ４３のデコード出力ＣＯ
ＭＤＥＣが遅延される時間であればよい。
【００４７】上記構成において、図６を参照して動作に
ついて説明する。先ず、パワーダウンモードに入る場
合、クロックイネーブル信号ＣＫＥがローレベルとされ
る。すると、入力バッファ回路４１ｆの出力信号ＣＫＥ
ＩＮがローレベルとなる。パワーダウン制御回路１４
は、入力バッファ回路１１から出力される信号ＣＬＫＩ
Ｎ１に応じて、信号ＣＫＥＩＮを取り込み、図４に示す
フリップフロップ回路１４ｇのナンド回路１４ｈをセッ
トする。このため、フリップフロップ回路１４ｇの出力
端としてのナンド回路１４ｉの出力端がローレベルとな
り、インバータ回路１４ｌから出力されるパワーダウン
信号／ＰＤＥＮＴＲがローレベルとなる。このようにし
て、パワーダウンモードに入ると、入力バッファ回路１
１、１６等の動作が停止され、消費電流が削減される。
【００４８】また、パワーダウン信号／ＰＤＥＮＴＲが
ローレベルとなると、コマンド制御回路１５から出力さ
れるコマンドイネーブル信号ＣＯＭＥＢＬがローレベル
となり、コマンドデコーダ４３の動作が停止される。
【００４９】一方、クロック制御回路１３は、図３に示
すクロックドインバータ回路１３ａ、インバータ回路１
３ｂ、クロックドインバータ回路１３ｃの経路で、信号
ＣＬＫＩＮ１に応じて、信号ＣＫＥＩＮを取り込み、イ
ンバータ回路１３ｊからローレベルのマスク信号／ＣＬ
ＫＭＳＫを出力する。クロック駆動回路１２はこのマス
ク信号／ＣＬＫＭＳＫに応じて、内部クロック信号ＣＰ
１をマスクする。このため、コマンドデコーダ４３の出
力端に接続されたラッチ回路２０が閉じた状態とされ、
コマンドの転送が阻止される。
【００５０】次に、パワーダウンモードから出る場合に
ついて説明する。上記パワーダウンモードにおいて、ク
ロックイネーブル信号ＣＫＥがハイレベルとされると、
パワーダウン制御回路１４は、クロック信号と非同期に
パワーダウン信号／ＰＤＥＮＴＲをハイレベルとする。
すなわち、図４に示すように、入力バッファ回路４１ｆ
から出力される信号ＣＫＥＩＮは、インバータ回路１４
ｊを介してフリップフロップ回路１４ｇを構成するナン
ド回路１４ｉに供給される。このため、このナンド回路
１４ｉの出力信号が反転し、インバータ回路１４ｌから
出力されるパワーダウン信号／ＰＤＥＮＴＲがハイレベ
ルとなる。
【００５１】このように、パワーダウン信号／ＰＤＥＮ
ＴＲがハイレベルとなると、入力バッファ回路１１、１
６等が活性化される。これとともに、前記クロック制御
回路１３は、パワーダウン信号／ＰＤＥＮＴＲに応じて
遅延回路１３ｆとナンド回路１３ｅとで生成される信号
ＰＤＥＸＩＴと信号ＣＫＥＩＮにより、マスク信号／Ｃ
ＬＫＭＳＫをハイレベルとする。このため、このマスク
信号／ＣＬＫＭＳＫが供給されるクロック駆動回路１２
は内部クロック信号ＣＰ１のマスクを解除する。
【００５２】一方、パワーダウン信号／ＰＤＥＮＴＲが
ハイレベルとなると、コマンド制御回路１５から出力さ
れるコマンドイネーブル信号ＣＯＭＥＢＬがハイレベル
となる。このコマンドイネーブル信号ＣＯＭＥＢＬの立
ち上がりは、図５に示す遅延回路１５ｂにより、パワー
ダウン信号／ＰＤＥＮＴＲの立ち上がりより遅延されて
いる。このため、コマンドラッチの誤動作を防止でき
る。すなわち、この実施の形態の場合、クロック信号と
非同期のクロックイネーブル信号ＣＫＥに応じてパワー
ダウンモードから出るため、パワーダウンモードから出
るタイミングによっては、不要な内部クロック信号が生
成されていることがあり、この不要な内部クロック信号
によりコマンドをラッチしてまう可能性がある。
【００５３】図７は、コマンド制御回路１５を設けない
場合の動作を示している。この場合、パワーダウン信号
／ＰＤＥＮＴＲがハイレベルとなり、パワーダウンモー
ドから出た状態で、コマンドデコーダ４３から出力され
る信号ＣＯＭＤＥＣがハイレベルとなった時、内部クロ
ック信号ＣＰ１はローレベルである。このため、クロッ
クドインバータ回路１７は動作状態であり、この出力信
号＃１はローレベルとなる。この後、内部クロック信号
ＣＰ１が出力されると、クロックドインバータ回路１９
は信号＃１を反転して出力するため、コマンド信号ＣＯ
ＭＬＴＣはハイレベルとなる。
【００５４】これに対して、図８に示すように、コマン
ド制御回路１５を設けた場合、コマンド制御回路１５の
出力信号ＣＯＭＥＢＬにより、信号ＣＯＭＤＥＣがコマ
ンドデコーダ４３から出力されるタイミングは、内部ク
ロック信号ＣＰ１が発生されるタイミングより遅らされ
る。このため、ラッチ回路２０は内部クロック信号ＣＰ
１に応じて、コマンドデコーダ４３から出力される信号
ＣＯＭＤＥＣを確実に転送できる。
【００５５】上記実施の形態によれば、パワーダウン制
御回路１４において、パワーダウンモードから出ると
き、クロック信号とは非同期のクロックイネーブル信号
ＣＫＥによりパワーダウン信号／ＰＤＥＮＴＲをハイレ
ベルとしている。このため、従来必要であったパワーダ
ウンモードの解除から、各回路を活性化するための１ク
ロックが不要となるため、パワーダウンモードを解除し
てからコマンドをラッチし、転送可能となる迄の時間を
短縮でき、高速動作が可能となる。
【００５６】また、従来はパワーダウンモード時に活性
化状態とされ、貫通電流が流れる入力バッファ回路を２
つ必要としたが、この実施の形態の場合、パワーダウン
モード時に活性化状態とされているのは、クロックイネ
ーブル信号ＣＫＥを受ける入力バッファ回路４１ｆだけ
であるため、消費電流を削減できる。
【００５７】さらに、コマンド制御回路１５により、パ
ワーダウンモードから出る際、内部クロック信号の立ち
上がりより、コマンドデコーダ４５のデコードタイミン
グを遅らせている。したがって、誤動作を防止できる。
尚、この発明は、上記実施例に限定されるものではな
く、発明の要旨を変えない範囲において種々変形実施可
能なことは勿論である。
【００５８】
【発明の効果】以上、詳述したようにこの発明によれ
ば、パワーダウンモードの解除からコマンド入力までの
時間を短縮できるとともに、回路構成を簡単化でき消費
電流を削減可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す回路構成図。
【図２】本発明が適用される半導体記憶装置の一例を示
す構成図。
【図３】図１に示す回路で使用される信号を生成する回
路の一例を示す回路図。
【図４】図１に示す回路で使用される信号を生成する回
路の一例を示す回路図。
【図５】図１に示す回路で使用される信号を生成する回
路の一例を示す回路図。
【図６】図１に示す回路の動作を示すタイミングチャー
ト。
【図７】図１に示す回路の動作を示すタイミングチャー
ト。
【図８】図１に示す回路の動作を示すタイミングチャー
ト。
【図９】従来のパワーダウン制御部を示す構成図。
【図１０】図９に示す入力バッファ回路の例を示す回路
図。
【図１１】図９に示すクロック駆動回路の例を示す回路
図。
【図１２】図９に示す入力バッファ回路の例を示す回路
図。
【図１３】図９に示すクロック駆動回路の例を示す回路
図。
【図１４】図９に示す入力バッファ回路の例を示す回路
図。
【図１５】図９に示す入力バッファ回路の例を示す回路
図。
【図１６】図９に示すクロック制御回路の例を示す回路
図。
【図１７】図９に示す回路の動作を示すタイミングチャ
ート。
【符号の説明】
１１、１６、４１ａ〜４１ｆ、４１ｈ、４１ｉ…入力バ
ッファ回路、 １２…クロック駆動回路、 １３…クロック制御回路、 １４…パワーダウン制御回路、 １５…コマンド制御回路、 ２０…ラッチ回路、 ４１ｇ…アドレスバッファ回路、 ４３…コマンドデコーダ、 ４４…制御信号発生部、 ４５…パワーダウン制御部。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 クロック信号の入力を許容するクロック
    イネーブル信号の第１の論理レベルに応じてパワーダウ
    ンモードを設定する第１の論理レベルのパワーダウン信
    号を生成し、前記クロックイネーブル信号の第２の論理
    レベルに応じて、前記パワーダウンモードを解除する第
    ２の論理レベルのパワーダウン信号を生成するパワーダ
    ウン制御回路と、 前記パワーダウン制御回路から出力される前記第１の論
    理レベルのパワーダウン信号に応じて内部クロック信号
    を非活性とし、前記第２の論理レベルのパワーダウン信
    号に応じて内部クロック信号を活性化するクロック制御
    部と、 入力信号をデコードするデコーダと、 前記クロック制御部により活性化された内部クロック信
    号に応じて前記デコーダの出力信号をラッチするラッチ
    回路とを具備することを特徴とする半導体記憶装置。
  2. 【請求項２】 前記パワーダウン制御回路と前記デコー
    ダの相互間に配置され、前記パワーダウン制御回路から
    出力される前記第２の論理レベルのパワーダウン信号に
    応じて、前記デコーダが入力信号をデコードするタイミ
    ングを前記クロック制御部が前記内部クロック信号を活
    性化するまで遅延する遅延手段とを具備することを特徴
    とする請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記クロック制御部は、 前記パワーダウン制御回路から出力される前記第１の論
    理レベルのパワーダウン信号に応じて前記内部クロック
    信号をマスクする第１の論理レベルのマスク信号を生成
    し、前記第２の論理レベルのパワーダウン信号に応じて
    前記マスクを解除する第２の論理レベルのマスク信号を
    生成するクロック制御回路と、 外部から供給されるクロック信号を受け、前記パワーダ
    ウン制御回路から出力される前記第１の論理レベルのパ
    ワーダウン信号に応じて非活性とされる入力バッファ回
    路と、 前記入力バッファ回路の出力信号が供給され、前記第１
    の論理レベルのマスク信号に応じて前記内部クロック信
    号をマスクし、前記第２の論理レベルのマスク信号に応
    じて前記内部クロック信号を出力するクロック駆動回路
    とを具備することを特徴とする請求項１記載の半導体記
    憶装置。
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