KR20150000228A - 반도체 집적 회로 - Google Patents

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KR20150000228A
KR20150000228A KR1020130072412A KR20130072412A KR20150000228A KR 20150000228 A KR20150000228 A KR 20150000228A KR 1020130072412 A KR1020130072412 A KR 1020130072412A KR 20130072412 A KR20130072412 A KR 20130072412A KR 20150000228 A KR20150000228 A KR 20150000228A
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조완익
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Abstract

반도체 집적 회로는 커맨드 신호의 입력 차단 구간 동안 커맨드 신호가 입력되면 클럭 펄스를 출력하는 클럭 생성부와, 클럭 펄스와 커맨드 신호에 응답하여 커맨드 인에이블 신호를 출력하도록 구성된 커맨드 컨트롤러, 및 커맨드 인에이블 신호에 응답하여 커맨드 신호에 대응하는 동작을 수행하도록 구성된 동작 회로를 포함한다.

Description

반도체 집적 회로{Semiconductor integrated circuit}
본 발명은 반도체 집적 회로에 관한 것으로, 리셋 동작을 수행하기 위한 반도체 집적 회로에 관한 것이다.
일반적으로, 메모리 장치에서 외부로부터 데이터의 입력이 완료되고 일정 시간(예, 클럭 신호의 2 사이클)이 경과한 후에 커맨드 신호의 입력이 허용된다. 예로써, 플래시 메모리 장치의 경우, 데이터가 입력된 후 읽기/쓰기 회로(예, 페이지 버퍼)로 전달되는 시간 동안 커맨트 신호의 입력이 금지된다. 이로 인해, 데이터의 입력이 완료된 후 일정 시간 동안은 리셋 동작을 실시할 수 없으며, 일정 시간이 경과한 후에 리셋 동작이 가능해진다.
본 발명의 실시예는 커맨드 신호에 대한 반응 속도를 개선할 수 있는 반도체 집적 회로를 제공한다.
본 발명의 실시예에 따른 반도체 집적 회로는 커맨드 신호의 입력 차단 구간 동안 커맨드 신호가 입력되면 클럭 펄스를 출력하는 클럭 생성부와, 클럭 펄스와 커맨드 신호에 응답하여 커맨드 인에이블 신호를 출력하도록 구성된 커맨드 컨트롤러, 및 커맨드 인에이블 신호에 응답하여 커맨드 신호에 대응하는 동작을 수행하도록 구성된 동작 회로를 포함한다.
본 발명의 실시예는 커맨드 신호에 대한 반응 속도를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 집적 회로를 설명하기 위한 블록도이다.
도 2는 도 1의 클럭 생성부를 설명하기 위한 블록도이다.
도 3은 도 1의 클럭 생성부를 설명하기 위한 회로도이다.
도 4는 본 발명의 실시예에 따른 반도체 집적 회로의 동작을 설명하기 위한 파형도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 집적 회로를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 집적 회로는 클럭 생성부(10), 커맨드 컨트롤러(20) 및 동작 회로(30)를 포함한다. 클럭 생성부(10)는 커맨드 신호의 입력 차단 구간 동안 커맨드 신호(CMD)가 입력되면 클럭 펄스(CK4CI)를 출력하도록 구성된다. 여기서, 커맨드 신호(CMD)는 리셋 신호(RESET)가 될 수 있다. 커맨드 컨트롤러(20)는 클럭 펄스(CK4CI)와 커맨드 신호(CMD)에 응답하여 커맨드 인에이블 신호(CMD_EN)를 출력하도록 구성된다. 동작 회로(30)는 커맨드 인에이블 신호(CMD_EN)에 응답하여 커맨드 신호(CMD)에 대응하는 동작을 수행하도록 구성된다. 커맨드 신호(CMD)의 입력 차단 구간에서 리셋 신호(RESET)가 커맨드 신호로 클럭 생성부(10)에 입력되면, 동작 회로(30)는 클럭 펄스(CK4CI)에 따라 동작하는 커맨트 컨트롤러(20)의 커맨드 인에이블 신호(CMD_EN)에 응답하여 주변 회로(40)를 리셋시킬 수 있다.
데이터의 입력 동작 시 커맨드 신호(CMD)의 입력 차단 구간은 데이터의 입력이 완료된 후부터 클럭 신호(예, 라이트 인에이블 신호)의 2 사이클에 해당할 수 있다. 또한, 데이터의 출력 동작 시 커맨드 신호(CMD)의 입력 차단 구간은 주변 회로(40)에 데이터가 래치된 후 데이터가 출력되기 전에 이어지는 클럭 신호(예, 라이트 인에이블 신호)의 1 사이클에 해당할 수 있다. 예로써, 데이터의 입력 동작 시 어드레스 래치 인에이블 신호(ALE) 및 커맨드 래치 인에이블 신호(CLE)는 모두 활성화 상태(또는 하이 상태)가 되고, 커맨드 신호(CMD)의 입력 차단 구간에서 어드레스 래치 인에이블 신호(ALE) 및 커맨드 래치 인에이블 신호(CLE)가 비활성화 상태(또는 로우 상태)로 클럭 생성부(10)로 입력될 수 있다. 커맨드 신호(CMD)의 입력 차단 구간과 관련된 구체적인 내용은 후술하기로 한다.
이하, 반도체 집적 회로의 구성들을 보다 구체적으로 설명하기로 한다.
도 2는 도 1의 클럭 생성부를 설명하기 위한 블록도이다. 도 3은 도 1의 클럭 생성부를 설명하기 위한 회로도이다.
도 2 및 도 3을 참조하면, 클럭 생성부(10)는 어드레스 래치 인에이블 신호(ALE) 및 커맨드 래치 인에이블 신호(CLE)에 응답하여 커맨드 신호(CMD)의 입력 차단 구간 때 커맨드 신호(CMD)가 입력되는지를 판단하도록 구성된다. 어드레스 래치 인에이블 신호(ALE) 및 커맨드 래치 인에이블 신호(CLE)에 의해 커맨드 신호(CMD)의 입력이 차단된 상태에서 커맨드 신호(CMD)가 입력되면 클럭 생성부(10)가 클럭 펄스(CK4CI)를 출력한다.
이러한 클럭 생성부(10)는 지연부(110), 커맨드 감지 회로(120) 및 펄스 생성부(130)를 포함한다.
지연부(110)는 어드레스 래치 인에이블 신호(ALE)에 응답하여 제1 지연 시간을 갖는 제1 어드레스 래치 인에이블 지연 신호(ALECLEREG_FALL2_WT)를 출력하도록 구성된다. 지연부(110)는 어드레스 래치 인에이블 신호(ALE)에 응답하여 제1 지연 시간보다 짧은 제2 지연 시간을 갖는 제2 어드레스 래치 인에이블 지연 신호(ALECLEREG_FALL1)를 더 출력하도록 구성될 수 있다. 지연부(110)는 제1 어드레스 래치 인에이블 지연 신호(ALECLEREG_FALL2_WT)와 제2 어드레스 래치 인에이블 지연 신호(ALECLEREG_FALL1)를 라이트 인에이블 신호(WE#)에 동기화시키도록 구성될 수 있다. 즉, 지연부(110)는 어드레스 래치 인에이블 신호(ALE)를 라이트 인에이블 신호(WE#)의 2 사이클만큼 지연시켜 제1 어드레스 래치 인에이블 지연 신호(ALECLEREG_FALL2_WT)로 출력하도록 구성될 수 있다. 또한, 지연부(110)는 어드레스 래치 인에이블 신호(ALE)를 라이트 인에이블 신호(WE#)의 1 사이클만큼 지연시켜 제2 어드레스 래치 인에이블 지연 신호(ALECLEREG_FALL1)로 출력하도록 구성될 수 있다.
어드레스 래치 인에이블 신호(ALE)는 제1 버퍼(111)로 입력되고, 제1 버퍼(111)로부터 출력된 신호(CMD_SH)는 래치(112)로 입력된다. 래치(112)에서 출력된 신호(ALEREG_INT)는 제1 플립플롭(113)으로 입력된다.
라이트 인에이블 신호(WE#)는 제2 버퍼(115)로 입력되고, 제2 버퍼(115)로부터 출력된 신호(CLKI)는 래치(112)의 인에이블 신호로 사용될 수 있다. 또한, 신호(CLKI)는 인버터(I1)로 입력되고, 인버터(I1)에 의해 반전된 신호(WE_N)는 제1 플립플롭(113)의 클럭 신호로 사용될 수 있다.
제1 플립플롭(113)의 출력 신호는 제2 어드레스 래치 인에이블 지연 신호(ALECLEREG_FALL1)가 될 수 있다. 제1 플립플롭(113)의 출력 신호는 제2 플립플롭(114)으로 입력되고, 인버터(I1)의 출력 신호(WE_N)는 제2 플립 플롭(114)의 클럭 신호로 사용될 수 있다. 제2 플립플롭(114)의 출력 신호는 제1 어드레스 래치 인에이블 지연 신호(ALECLEREG_FALL2_WT)가 될 수 있다.
상기와 같이, 제1 어드레스 래치 인에이블 지연 신호(ALECLEREG_FALL2_WT)와 제2 어드레스 래치 인에이블 지연 신호(ALECLEREG_FALL1)는 어드레스 래치 인에이블 신호(ALE)에 의해 생성되지만, 출력되는 타이밍이 라이트 인에이블 신호(WE#)에 의해 결정된다. 즉, 지연 신호들(ALECLEREG_FALL2_WT, ALECLEREG_FALL1)이 라이트 인에이블 신호(WE#)에 동기화된다. 제2 어드레스 래치 인에이블 지연 신호(ALECLEREG_FALL1)는 두개의 플립플롭들(113, 114)을 통해 출력되므로, 어드레스 래치 인에이블 신호(ALE)보다 라이트 인에이블 신호(WE#)의 2 사이클만큼 지연되어 출력된다. 제1 어드레스 래치 인에이블 지연 신호(ALECLEREG_FALL2_WT)는 하나의 플립플롭(113)을 통해 출력되므로, 어드레스 래치 인에이블 신호(ALE)보다 라이트 인에이블 신호(WE#)의 1 사이클만큼 지연되어 출력된다.
데이터 입력 동작 시 커맨드 신호(CMD)의 입력 차단 구간은 제1 어드레스 래치 인에이블 지연 신호(ALECLEREG_FALL2_WT)에 의해 정해지므로, 데이터 입력 시 커맨드 신호(CMD)의 상기 입력 차단 구간은 데이터의 입력이 완료된 후부터 클럭 신호(즉, 라이트 인에이블 신호)(WE#)의 2 사이클에 해당될 수 있다. 데이터 출력 동작 시 커맨드 신호(CMD)의 입력 차단 구간은 제2 어드레스 래치 인에이블 지연 신호(ALECLEREG_FALL1)에 의해 정해지므로, 데이터 출력 시 커맨드 신호(CMD)의 상기 입력 차단 구간은 주변 회로(40)에 데이터가 래치된 후 데이터가 출력되기 전에 이어지는 클럭 신호(예, 라이트 인에이블 신호)의 1 사이클에 해당할 수 있다.
커맨드 감지 회로(120)는 커맨드 신호(CMD)의 입력 차단 구간에서 커맨드 신호(CMD)의 입력이 감지되면 제1 펄스 인에이블 신호(DIN_EN)를 출력하도록 구성된 된다. 제1 펄스 인에이블 신호(DIN_EN)는 데이터의 입력이 완료된 후 이어지는 커맨드 신호(CMD)의 입력 차단 구간에서 커맨드 신호(CMD)가 입력되면 출력될 수 있다. 또한, 커맨드 감지 회로(120)는 커맨드 신호(CMD)의 입력 차단 구간에서 커맨드 신호(CMD)의 입력이 감지되면 제2 펄스 인에이블 신호(DOUT_EN)를 출력하도록 구성된 된다. 제2 펄스 인에이블 신호(DOUT_EN)는 주변 회로(40)에 데이터가 래치된 후 데이터가 출력되기 전에 이어지는 커맨드 신호(CMD)의 입력 차단 구간에서 커맨드 신호(CMD)가 입력되면 출력될 수 있다.
이러한 커맨드 감지 회로는 제1 내지 제3 로직 회로들을 포함한다.
제1 로직 회로(121)는 레지스터(미도시)에서 출력된 어드레스 래치 인에이블 신호(ALEREG) 및 커맨드 래치 인에이블 신호(CLEREG)에 응답하여 커맨드 신호(CMD)의 입력 차단 구간을 확인하기 위한 신호(CLEREG_RESET)를 출력한다. 이러한 제1 로직 회로(121)는 어드레스 래치 인에이블 신호(ALEREG)가 입력되는 인버터(I2) 및 인버터(I2)의 출력 신호와 커맨드 래치 인에이블 신호(CLEREG)가 입력되는 논리 소자(AND4)를 포함할 수 있다.
제2 로직 회로(122)는 커맨드 신호의 입력을 감지하고 감지 신호(D_ASYNCRST)를 출력하도록 구성된다. 제2 로직 회로(122)는 커맨드 신호들(특히, 리셋 신호와 관련된 신호들)이 입력되는 논리 소자들(AND1, AND2)과 논리 소자들(AND1, AND2)의 출력 신호들이 입력되는 논리 소자(AND3)를 포함할 수 있다.
제3 로직 회로(NAND1, AND5, AND6)는 제1 및 제2 로직 회로들(121, 122)의 출력 신호들(CLEREG_RESET, D_ASYNCRST)과 제1 및 제2 어드레스 래치 인에이블 지연 신호들(ALECLEREG_FALL2_WT, ALECLEREG_FALL1)에 응답하여 제1 펄스 인에이블 신호(DIN_EN) 또는 제2 펄스 인에이블 신호(DOUT_EN)를 출력하도록 구성된 다. 이러한 제3 로직 회로(NAND1, AND5, AND6)는 제1 및 제2 로직 회로들(121, 122)의 출력 신호들(CLEREG_RESET, D_ASYNCRST)이 입력되는 논리 소자(NAND1)와, 논리 소자(NAND1)의 출력 신호 및 제1 어드레스 래치 인에이블 지연 신호(ALECLEREG_FALL2_WT)가 입력되는 논리 소자(AND5), 논리 소자(NAND1)의 출력 신호 및 제2 어드레스 래치 인에이블 지연 신호(ALECLEREG_FALL1)가 입력되는 논리 소자(AND6)를 포함할 수 있다. 여기서, 논리 소자(AND5)의 출력 신호가 제1 펄스 인에이블 신호(DIN_EN)가 되고, 논리 소자(AND6)의 출력 신호가 제2 펄스 인에이블 신호(DOUT_EN)가 될 수 있다.
펄스 생성부(130)는 제1 펄스 인에이블 신호(DIN_EN)에 응답하여 클럭 펄스(CK4CI)를 출력하도록 구성된다. 또한, 펄스 생성부(130)는 제2 펄스 인에이블 신호(DOUT_EN)에 응답하여 클럭 펄스(CK4CI)를 출력할 수도 있다.
상기에서 설명한 회로들에 의해, 커맨드 신호(CMD)의 상기 입력 차단 구간에서 리셋 신호(RESET)가 커맨드 신호(CMD)로 입력되면, 동작 회로(30)는 주변 회로(40)를 리셋시킬 수 있다. 이러한 반도체 집적 회로의 동작을 보다 구체적으로 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 반도체 집적 회로의 동작을 설명하기 위한 파형도이다.
도 3 및 도 4를 참조하면, 데이터 입력 구간에서는 레지스터에서 출력되는 커맨드 래치 인에이블 신호(CLEREG) 및 어드레스 래치 인에이블 신호(ALEREG)가 모두 활성화 상태(또는 하이 상태)가 된다. 이어서, 데이터의 입력이 완료되면 커맨드 래치 인에이블 신호(CLEREG)와 어드레스 래치 인에이블 신호(ALEREG)가 모두 비활성화 상태(또는 로우 레벨)가 된다.
이때, 커맨드 신호(CMD)가 입력되더라도 제1 펄스 인에이블 신호(DIN_EN)의 상태가 변경되어야 커맨드 신호(CMD)가 입력되기 위한 클럭 펄스(CK4CI)가 발생하는데, 종래에는 클럭 신호(예, 라이트 인에이블 신호; WE#)의 2 사이클 동안 제1 펄스 인에이블 신호(DIN_EN)의 상태(점선 참조)가 변하지 않아서 클럭 펄스(CK4CI)가 발생하지 못한다. 즉, 데이터의 입력이 완료된 후 곧바로 커맨드 신호(CMD)가 입력되더라도 클럭 신호(예, 라이트 인에이블 신호; WE#)의 2 사이클이 지난 후에 클럭 펄스(CK4CI)가 발생되므로, 회로 내부로의 커맨드 신호(CMD)의 입력이 클럭 신호의 2 사이클만큼 지연된다.
하지만, 본 실시예에서는 커맨드 감지 회로(120)가 제1 펄스 인에이블 신호(DIN_EN)의 상태를 강제로 변경할 수 있다. 구체적으로 설명하면 다음과 같다.
데이터 입력이 완료된 후 커맨드 래치 인에이블 신호(CLEREG)와 어드레스 래치 인에이블 신호(ALEREG)가 비활성화 상태(예, 로우 레벨)로 변경된 상태에서 커맨드 신호(CMD)가 입력된다. 커맨드 신호(CMD)가 입력되면 커맨드 래치 인에이블 신호(CLEREG)는 활성화 상태(예, 하이 레벨)가 된다. 제1 로직 회로(121)는 커맨드 래치 인에이블 신호(CLEREG)와 어드레스 래치 인에이블 신호(ALEREG)에 응답하여 커맨드 신호(CMD)의 입력 차단 구간임을 확인할 수 있는 신호(CLEREG_RESET)를 활성화 상태(예, 하이 레벨)로 출력한다. 이때, 제2 로직 회로(122)는 신호들(CMDBUS<0>~CMDBUS<7>)에 응답하여 커맨드 신호(CMD)가 입력되었는지를 확인할 수 있는 신호(D_ASYNCRST)를 활성화 상태(예, 하이 레벨)로 출력한다.
제3 로직 회로(NAND1, AND5, AND6)가 제1 로직 회로(121) 및 제2 로직 회로(122)의 출력 신호들(CLEREG_RESET, D_ASYNCRST)과 제1 어드레스 래치 인에이블 지연 신호(ALECLEREG_FALL2_WT)에 응답하여 제1 펄스 인에이블 신호(DIN_EN)의 상태(실선 참조)를 하이 레벨에서 로우 레벨로 강제로 변경한다. 펄스 생성부(130)는 강제로 상태가 변경된 제1 펄스 인에이블 신호(DIN_EN)에 응답하여 커맨드 신호(CMD)를 수신하기 위한 클럭 펄스(CK4CI)를 출력한다. 이로써, 데이터의 입력이 완료된 후 클럭 신호(예, 라이트 인에이블 신호; WE#)의 2 사이클이 지나기 전에 커맨드 신호(CMD)를 수신할 수 있다.
한편, 도면에는 도시되어 있지 않지만, 데이터 출력 동작 시에는 제3 로직 회로(NAND1, AND5, AND6)가 제1 로직 회로(121) 및 제2 로직 회로(122)의 출력 신호들(CLEREG_RESET, D_ASYNCRST)과 제2 어드레스 래치 인에이블 지연 신호(ALECLEREG_FALL1)에 응답하여 제2 펄스 인에이블 신호(DOUT_EN)의 상태를 하이 레벨에서 로우 레벨로 강제로 변경한다. 펄스 생성부(130)는 강제로 상태가 변경된 제2 펄스 인에이블 신호(DOUT_EN)에 응답하여 커맨드 신호(CMD)를 수신하기 위한 클럭 펄스(CK4CI)를 출력한다. 이로써, 데이터의 입력이 완료된 후 클럭 신호(예, 라이트 인에이블 신호; WE#)의 2 사이클이 지나기 전에 커맨드 신호(CMD)를 수신할 수 있다.
수신된 커맨드 신호(CMD)에 응답하여 커맨드 컨트롤러는 커맨드 인에이블 신호를 출력하고, 동작 회로는 커맨드 인에이블 신호에 응답하여 커맨드 신호에 대응하는 동작(예, 주변 회로의 리셋 동작)을 시간의 지연 없이 신속하게 수행할 수 있다. 즉, 커맨드 신호(CMD)의 입력 금지 구간에서도 리셋 신호(RESET)와 같은 커맨드 신호가 입력되면 시간의 지연없이 신속하게 리셋 동작이 실시될 수 있다.
10 : 클럭 생성부 110 : 지연부
120 : 커맨드 감지 회로 121, 122 : 로직 회로
130 : 펄스 생성부 20 : 커맨드 컨트롤러
30 : 동작 회로 40 : 주변 회로

Claims (16)

  1. 커맨드 신호의 입력 차단 구간 동안 커맨드 신호가 입력되면 클럭 펄스를 출력하는 클럭 생성부;
    상기 클럭 펄스와 상기 커맨드 신호에 응답하여 커맨드 인에이블 신호를 출력하도록 구성된 커맨드 컨트롤러; 및
    상기 커맨드 인에이블 신호에 응답하여 상기 커맨드 신호에 대응하는 동작을 수행하도록 구성된 동작 회로를 포함하는 반도체 집적 회로.
  2. 제 1 항에 있어서,
    상기 클럭 생성부는 어드레스 래치 인에이블 신호 및 커맨드 래치 인에이블 신호에 응답하여 상기 커맨드 신호의 상기 입력 차단 구간에 상기 커맨드 신호가 입력되는지를 판단하도록 구성되는 반도체 집적 회로.
  3. 제 2 항에 있어서,
    상기 어드레스 래치 인에이블 신호 및 상기 커맨드 래치 인에이블 신호에 의해 상기 커맨드 신호의 입력이 차단된 상태에서 상기 커맨드 신호가 입력되면 상기 클럭 생성부가 상기 클럭 펄스를 출력하는 반도체 집적 회로.
  4. 제 1 항에 있어서,
    상기 커맨드 신호의 상기 입력 차단 구간은 데이터의 입력이 완료된 후부터 클럭 신호의 2 사이클에 해당하는 반도체 집적 회로.
  5. 제 1 항에 있어서,
    상기 커맨드 신호의 상기 입력 차단 구간에서 리셋 신호가 상기 커맨드 신호로 입력되면, 상기 동작 회로는 주변 회로를 리셋시키는 반도체 집적 회로.
  6. 제 1 항에 있어서, 상기 클럭 생성부는,
    어드레스 래치 인에이블 신호에 응답하여 제1 지연 시간을 갖는 제1 어드레스 래치 인에이블 지연 신호를 출력하도록 구성된 지연부;
    상기 커맨드 신호의 상기 입력 차단 구간에서 커맨드 신호의 입력이 감지되면 제1 펄스 인에이블 신호를 출력하도록 구성된 커맨드 감지 회로; 및
    상기 제1 펄스 인에이블 신호에 응답하여 상기 클럭 펄스를 출력하도록 구성된 펄스 생성부를 포함하는 반도체 집적 회로.
  7. 제 6 항에 있어서,
    상기 지연부는 상기 제1 어드레스 래치 인에이블 지연 신호를 라이트 인에이블 신호에 동기화시키도록 구성되는 반도체 집적 회로.
  8. 제 7 항에 있어서,
    상기 지연부는 상기 어드레스 래치 인에이블 신호를 상기 라이트 인에이블 신호의 2 사이클만큼 지연시켜 상기 제1 어드레스 래치 인에이블 지연 신호로 출력하도록 구성되는 반도체 집적 회로.
  9. 제 6 항에 있어서, 상기 커맨드 감지 회로는,
    상기 어드레스 래치 인에이블 신호 및 커맨드 래치 인에이블 신호에 응답하여 상기 커맨드 신호의 상기 입력 차단 구간을 확인하기 위한 제1 로직 회로;
    상기 커맨드 신호의 입력을 확인하기 위한 제2 로직 회로;
    상기 제1 및 제2 로직 회로들의 출력 신호들 및 상기 제1 어드레스 래치 인에이블 지연 신호에 응답하여 상기 제1 펄스 인에이블 신호를 출력하도록 구성된 제3 로직 회로를 포함하는 반도체 집적 회로.
  10. 제 6 항에 있어서,
    상기 지연부는 상기 제1 지연 시간보다 짧은 제2 지연 시간을 갖는 제2 어드레스 래치 인에이블 지연 신호를 더 출력하도록 구성된 반도체 집적 회로.
  11. 제 10 항에 있어서,
    상기 커맨드 감지 회로는 상기 제2 어드레스 래치 인에이블 지연 신호 및 상기 커맨드 감지 신호에 응답하여 제2 펄스 인에이블 신호를 더 생성하도록 구성되는 반도체 집적 회로.
  12. 제 11 항에 있어서,
    상기 펄스 생성부는 상기 제2 펄스 인에이블 신호에 응답하여 상기 클럭 펄스를 출력하도록 구성되는 반도체 집적 회로.
  13. 제 10 항에 있어서,
    상기 지연부는 상기 제2 어드레스 래치 인에이블 지연 신호를 라이트 인에이블 신호에 동기화시키도록 구성되는 반도체 집적 회로.
  14. 제 13 항에 있어서,
    상기 지연부는 상기 어드레스 래치 인에이블 신호를 상기 라이트 인에이블 신호의 1 사이클만큼 지연시켜 상기 제2 어드레스 래치 인에이블 지연 신호로 출력하도록 구성되는 반도체 집적 회로.
  15. 제 10 항에 있어서, 상기 커맨드 감지 회로는,
    상기 어드레스 래치 인에이블 신호 및 커맨드 래치 인에이블 신호에 응답하여 상기 커맨드 신호의 상기 입력 차단 구간을 확인하기 위한 제1 로직 회로;
    상기 커맨드 신호의 입력을 확인하기 위한 제2 로직 회로;
    상기 제1 및 제2 로직 회로들의 출력 신호들과 상기 제1 및 제2 어드레스 래치 인에이블 지연 신호들에 응답하여 상기 제1 펄스 인에이블 신호 또는 상기 제2 펄스 인에이블 신호를 출력하도록 구성된 제3 로직 회로를 포함하는 반도체 집적 회로.
  16. 제 1 항에 있어서,
    상기 커맨드 신호의 상기 입력 차단 구간에서 어드레스 래치 인에이블 신호 및 커맨드 래치 인에이블 신호가 비활성화 상태로 상기 클럭 생성부로 입력되는 반도체 집적 회로.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9601405B2 (en) 2015-07-22 2017-03-21 Avago Technologies General Ip (Singapore) Pte. Ltd. Semiconductor package with an enhanced thermal pad
US9589865B2 (en) 2015-07-28 2017-03-07 Avago Technologies General Ip (Singapore) Pte. Ltd. Power amplifier die having multiple amplifiers
KR102671073B1 (ko) * 2016-10-06 2024-05-30 에스케이하이닉스 주식회사 반도체장치
KR102538703B1 (ko) * 2018-05-02 2023-06-01 에스케이하이닉스 주식회사 모드레지스터제어회로를 포함하는 반도체시스템
US10607681B2 (en) * 2018-06-28 2020-03-31 Micron Technology, Inc. Apparatuses and methods for switching refresh state in a memory circuit
KR102662418B1 (ko) * 2018-11-19 2024-05-02 에스케이하이닉스 주식회사 커맨드펄스를 생성하는 방법 및 이를 수행하는 반도체장치
JP7193718B2 (ja) * 2018-12-19 2022-12-21 富士通株式会社 制御プログラム、情報処理装置及び制御方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5722063A (en) * 1994-12-16 1998-02-24 Qualcomm Incorporated Method and apparatus for increasing receiver immunity to interference
JP3790021B2 (ja) * 1997-08-13 2006-06-28 株式会社東芝 半導体記憶装置
JP2006107049A (ja) * 2004-10-04 2006-04-20 Toshiba Corp 半導体装置及びその半導体装置を備えたメモリカード
KR101331019B1 (ko) 2007-01-17 2013-11-19 삼성전자주식회사 부팅시스템 및 그 방법
US8825939B2 (en) * 2007-12-12 2014-09-02 Conversant Intellectual Property Management Inc. Semiconductor memory device suitable for interconnection in a ring topology
JP4856208B2 (ja) * 2009-03-30 2012-01-18 株式会社東芝 半導体装置
JP4908560B2 (ja) * 2009-08-31 2012-04-04 株式会社東芝 強誘電体メモリ及びメモリシステム
US8582382B2 (en) * 2010-03-23 2013-11-12 Mosaid Technologies Incorporated Memory system having a plurality of serially connected devices
KR20120070436A (ko) * 2010-12-21 2012-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2012203940A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 半導体記憶装置及びその動作環境設定方法
KR20120110771A (ko) * 2011-03-30 2012-10-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 구동방법
KR101980162B1 (ko) * 2012-06-28 2019-08-28 에스케이하이닉스 주식회사 메모리

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