KR20120070436A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR20120070436A
KR20120070436A KR1020100131994A KR20100131994A KR20120070436A KR 20120070436 A KR20120070436 A KR 20120070436A KR 1020100131994 A KR1020100131994 A KR 1020100131994A KR 20100131994 A KR20100131994 A KR 20100131994A KR 20120070436 A KR20120070436 A KR 20120070436A
Authority
KR
South Korea
Prior art keywords
control signal
buffer control
auto
clock
auto refresh
Prior art date
Application number
KR1020100131994A
Other languages
English (en)
Inventor
구기봉
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100131994A priority Critical patent/KR20120070436A/ko
Priority to US13/189,924 priority patent/US8456937B2/en
Publication of KR20120070436A publication Critical patent/KR20120070436A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Abstract

본 발명은 클럭 인에이블 신호 및 오토 리프레쉬 시작 펄스에 응답하여 버퍼 제어 신호를 디스에이블시키고, 오토 리프레쉬 종료 펄스 및 상기 클럭 인에이블 신호에 응답하여 상기 버퍼 제어 신호를 인에이블시키는 버퍼 제어부, 상기 버퍼 제어 신호가 인에이블되어 활성화되면 외부 커맨드를 버퍼링하여 내부 커맨드로서 출력하는 커맨드 버퍼, 상기 버퍼 제어 신호가 인에이블되어 활성화되면 외부 어드레스를 버퍼링하여 내부 어드레스로서 출력하는 어드레스 버퍼, 및 상기 버퍼 제어 신호가 인에이블되어 활성화되면 외부 클럭을 버퍼링하여 내부 클럭으로서 출력하는 클럭 버퍼를 포함한다.

Description

반도체 메모리 장치{a Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 특히 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 데이터를 저장하는 메모리 셀을 구비하여 외부에서 입력되는 데이터를 저장하고, 저장된 데이터를 출력하도록 구성된다. 이때, 메모리 셀은 커패시터와 트랜지스터로 구성되며, 커패시터에 전하를 충전 또는 방전시킴으로써, 데이터를 저장하도록 구성된다.
반도체 메모리 장치는 커패시터에 데이터를 저장하므로, 커패시터에 충전된 전하량을 유지하도록 리프레쉬 동작을 수행한다.
반도체 메모리 장치는 데이터를 저장하고, 저장된 데이터를 출력하는 장치이므로, 제일 우선시되는 동작은 저장된 데이터를 유지하는 동작이다. 이러한 리프레쉬 동작은 반도체 메모리 장치에 제일 우선되는 동작이다.
리프레쉬 동작에는 오토 리프레쉬 동작과 셀프 리프레쉬 동작이 있으며, 오토 리프레쉬 동작은 반도체 메모리 장치를 컨트롤하는 외부 컨트롤러에 의해 수행되고, 셀프 리프레쉬 동작은 외부 컨트롤러가 일정시간동안 아무런 명령도 하지 않을 경우 수행된다.
그러므로, 외부 컨트롤러에 의해 반도체 메모리 장치가 오토 리프레쉬 동작을 수행하는 동안, 외부 컨트롤러는 반도체 메모리 장치에 명령, 및 어드레스를 출력하지 않는다. 그럼에도 불구하고, 일반적인 반도체 메모리 장치는 오토 리프레쉬 동작 수행중에도 외부 컨트롤러에서 출력하는 명령 및 어드레스를 입력 받는 회로들을 동작시키고 있어, 전류 소모를 증가시키고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 오토 리프레쉬 동작 및 셀프 리프레쉬 동작을 포함하는 리프레쉬 동작시 전류 소모를 줄일 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 클럭 인에이블 신호 및 오토 리프레쉬 시작 펄스에 응답하여 버퍼 제어 신호를 디스에이블시키고, 오토 리프레쉬 종료 펄스 및 상기 클럭 인에이블 신호에 응답하여 상기 버퍼 제어 신호를 인에이블시키는 버퍼 제어부, 상기 버퍼 제어 신호가 인에이블되어 활성화되면 외부 커맨드를 버퍼링하여 내부 커맨드로서 출력하는 커맨드 버퍼, 상기 버퍼 제어 신호가 인에이블되어 활성화되면 외부 어드레스를 버퍼링하여 내부 어드레스로서 출력하는 어드레스 버퍼, 및 상기 버퍼 제어 신호가 인에이블되어 활성화되면 외부 클럭을 버퍼링하여 내부 클럭으로서 출력하는 클럭 버퍼를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 버퍼 제어 신호가 인에이블되어 활성화되면, 외부 커맨드, 외부 어드레스, 및 외부 클럭을 버퍼링하여 내부 커맨드, 내부 어드레스, 및 내부 클럭을 생성하는 복수개의 버퍼, 상기 내부 커맨드, 및 내부 어드레스를 상기 내부 클럭에 동기시켜 래치하는 복수개의 래치부, 상기 복수개의 래치부의 출력을 디코딩하여 오토 리프레쉬 활성화 신호를 생성하는 디코더, 상기 오토 리프레쉬 활성화 신호에 응답하여 오토 리프레쉬 시작 펄스 및 오토 리프레쉬 종료 펄스를 생성하는 오토 리프레쉬 신호 생성부, 및 상기 오토 리프레쉬 시작 펄스, 상기 오토 리프레쉬 종료 펄스, 및 클럭 인에이블 신호에 응답하여 상기 버퍼 제어 신호를 생성하는 버퍼 제어부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 오토 리프레쉬 동작이 시작되면 버퍼 제어 신호를 디스에이블시키고, 소정 시간이 경과하면 상기 버퍼 제어 신호를 인에이블시키며, 클럭 인에이블 신호가 디스에이블되어 셀프 리프레쉬 동작이 시작되면 상기 버퍼 제어 신호를 디스에이블시키고, 상기 클럭 인에이블 신호가 인에이블되어 상기 셀프 리프레쉬 동작이 종료되면 상기 버퍼 제어 신호를 인에이블시키는 버퍼 제어부, 및 상기 버퍼 제어 신호에 응답하여 활성화 여부가 결정되며, 반도체 메모리 장치 외부에서 제공되는 명령, 어드레스, 및 클럭을 버퍼링하는 복수개의 버퍼를 포함한다.
본 발명에 따른 반도체 메모리 장치는 오토 리프레쉬 동작 및 셀프 리프레쉬 동작시 외부에서 입력되는 커맨드, 어드레스 및 클럭을 입력 받는 회로의 활성화를 제어함으로써, 반도체 메모리 장치의 전류 소모를 줄이는 효과가 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 개략적으로 보여주는 구성도,
도 2는 도 1의 제 2 클럭 버퍼의 구성도,
도 3은 도 1의 오토 리프레쉬 신호 생성부의 구성도,
도 4는 도 1의 버퍼 제어부의 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 1에 도시된 바와 같이, 커맨드 버퍼(1), 어드레스 버퍼(2), 제 1 클럭 버퍼(3), 제 2 클럭 버퍼(4), 클럭 인에이블 신호 버퍼(5), 커맨드 래치부(6), 어드레스 래치부(7), 클럭 인에이블 신호 래치부(8), 디코더(9), 오토 리프레쉬 신호 생성부(10), 및 버퍼 제어부(100)를 포함한다.
상기 커맨드 버퍼(1)는 버퍼 제어 신호(Buf_ctrl)에 응답하여 활성화 여부가 결정된다. 상기 커맨드 버퍼(1)는 활성화되면 반도체 메모리 장치 외부에서 제공되는 외부 커맨드(CS, CAS, RAS, WE)를 버퍼링하여 내부 커맨드(com_int)로서 출력한다. 이때, 상기 외부 커맨드(CS, CAS, RAS, WE)는 칩 선택 신호(CS, Chip Selection), 컬럼 어드레스 스트로브 신호(CAS, Column Address Strobe), 로우 어드레스 스트로브 신호(RAS, Row Address Strobe), 라이트 인에이블 신호(WE, Write Enable)등을 포함한다.
상기 어드레스 버퍼(2)는 상기 버퍼 제어 신호(Buf_ctrl)에 응답하여 활성화 여부가 결정된다. 상기 어드레스 버퍼(2)는 활성화되면 반도체 메모리 장치 외부에서 제공되는 외부 어드레스(address)를 버퍼링하여 내부 어드레스(add_int)로서 출력한다.
상기 제 1 클럭 버퍼(3)는 상기 버퍼 제어 신호(Buf_ctrl)에 응답하여 활성화 여부가 결정된다. 상기 제 1 클럭 버퍼(3)는 활성화되면 반도체 메모리 장치 외부에서 제공되는 외부 클럭(CLK_ext)을 버퍼링하여 제 1 내부 클럭(CLK_int1)으로서 출력한다. 또한 상기 제 1 클럭 버퍼(3)는 비활성화되면 상기 제 1 내부 클럭(CLK_int1)을 특정 레벨로 고정시킨다.
상기 제 2 클럭 버퍼(4)는 상기 버퍼 제어 신호(Buf_ctrl)가 인에이블되면 상기 외부 클럭(CLK_ext)을 버퍼링하여 제 2 내부 클럭(CLK_int2)으로서 출력하고, 상기 버퍼 제어 신호(Buf_ctrl)가 디스에이블되면 상기 제 2 내부 클럭(CLK_int2)을 특정 레벨로 고정시킨다. 또한 상기 제 2 클럭 버퍼(4)는 상기 버퍼 제어 신호(Buf_ctrl)와는 무관하게 상기 외부 클럭(CLK_ext)을 버퍼링하여 제 3 내부 클럭(CLK_int3)으로서 출력한다.
상기 클럭 인에이블 신호 버퍼(5)는 반도체 메모리 장치 외부에서 제공되는 클럭 인에이블 신호(CKE)를 버퍼링하여 내부 클럭 인에이블 신호(CKE_int)로서 출력한다.
상기 커맨드 래치부(6)는 상기 내부 커맨드(com_int)를 상기 제 1 내부 클럭(CLK_int1)에 동기시켜 래치하고, 래치된 상기 내부 커맨드(com_int)를 래치 커맨드(com_latch)로서 출력한다. 이때, 상기 커맨드 래치부(6)는 상기 외부 클럭(CLK_ext)이 상기 제 1 내부 클럭(CLK_int1)으로서 출력되면 활성화되어 상기 내부 커맨드(com_int)를 상기 제 1 내부 클럭(CLK_int1)에 동기시켜 래치하고, 상기 제 1 내부 클럭(CLK_int1)이 특정 레벨로 고정되면 비활성화되어 상기 내부 커맨드(com_int)와는 무관하게 래치된 신호만을 유지한다.
상기 어드레스 래치부(7)는 상기 내부 어드레스(add_int)를 상기 제 1 내부 클럭(CLK_int1)에 동기시켜 래치하고, 래치된 상기 내부 어드레스(add_int)를 래치 어드레스(add_latch)로서 출력한다. 이때, 상기 어드레스 래치부(7)는 상기 외부 클럭이 상기 제 1 내부 클럭(CLK_int1)으로서 출력되면 활성화되어 상기 내부 어드레스(add_int)를 상기 제 1 내부 클럭(CLK_int1)에 동기시켜 래치하고, 상기 제 1 내부 클럭(CLK_int1)이 특정 레벨로 고정되면 비활성화되어 상기 내부 어드레스(add_int)와는 무관하게 래치된 신호만을 유지한다.
상기 클럭 인에이블 신호 래치부(8)는 상기 내부 클럭 인에이블 신호(CKE_int)를 상기 제 3 내부 클럭(CLK_int3)에 동기시켜 래치하고, 래치된 상기 내부 클럭 인에이블 신호(CKE_int)를 래치 클럭 인에이블 신호(CKE_latch)로서 출력한다.
상기 디코더(9)는 상기 외부 클럭(CLK_ext)이 상기 제 2 내부 클럭(CLK_int2)으로서 출력되면 활성화되어 상기 래치 커맨드(com_latch) 및 상기 래치 어드레스(add_latch)를 디코딩하여 내부 동작 명령 신호들(Int_Act, Int_Wt, Int_Aref 등)을 인에이블시킨다. 이때, 상기 내부 동작 명령 신호들(Int_Act, Int_Wt, Int_Aref 등)은 내부 액티브 신호(Int_Act), 내부 라이트 신호(Int_Wt), 및 오토 리프레쉬 활성화 신호(Int_Aref)를 포함한다.
상기 오토 리프레쉬 신호 생성부(10)는 상기 디코더(9)에 의해 상기 오토 리프레쉬 활성화 신호(Int_Aref)가 인에이블되면 오토 리프레쉬 시작 펄스(AREFP), 및 오토 리프레쉬 종료 펄스(AREFP_dl)를 생성한다. 예를 들어, 상기 오토 리프레쉬 신호 생성부(10)는 상기 오토 리프레쉬 활성화 신호(Int_Aref)가 인에이블되면 상기 오토 리프레쉬 시작 펄스(AREFP)를 생성하고, 소정 시간이 경과하면 상기 오토 리프레쉬 종료 펄스(AREFP_dl)를 생성한다.
상기 버퍼 제어부(100)는 상기 오토 리프레쉬 시작 펄스(AREFP), 상기 오토 리프레쉬 종료 펄스(AREF_dl), 및 상기 래치 클럭 인에이블 신호(CKE_latch)에 응답하여 상기 버퍼 제어 신호(Buf_ctrl)를 생성한다. 예를 들어, 상기 버퍼 제어부(100)는 상기 오토 리프레쉬 시작 펄스(AREFP)가 입력되면 상기 버퍼 제어 신호(Buf_ctrl)가 디스에이블되고, 상기 오토 리프레쉬 종료 펄스(AREF_dl)가 입력되면 상기 버퍼 제어 신호(Buf_ctrl)를 디스에이블시킨다. 또한, 상기 버퍼 제어부(100)는 상기 래치 클럭 인에이블 신호(CKE_latch)가 인에이블되면 상기 버퍼 제어 신호(Buf_ctrl)를 인에이블시키고, 상기 래치 클럭 인에이블 신호(CKE_latch)가 디스에이블되면 상기 버퍼 제어 신호(Buf_ctrl)를 디스에이블시킨다.
상기 제 2 클럭 버퍼(4)는 도 2에 도시된 바와 같이, 버퍼링부(4-1), 및 출력 제어부(4-2)를 포함한다.
상기 버퍼링부(4-1)는 상기 외부 클럭(CLK_ext)을 버퍼링하여 상기 제 3 내부 클럭(CLK_int3)으로서 출력한다.
상기 출력 제어부(4-2)는 상기 버퍼 제어 신호(Buf_ctrl)가 인에이블되면 상기 제 3 내부 클럭(CLK_int3)을 상기 제 2 내부 클럭(CLK_int2)으로서 출력하고, 상기 버퍼 제어 신호(Buf_ctrl)가 디스에이블되면 상기 제 2 내부 클럭(CLK_int2)을 특정 레벨 즉, 로우 레벨로 고정시킨다.
상기 출력 제어부(4-2)는 제 1 낸드 게이트(ND11), 및 제 1 인버터(IV11)를 포함한다. 상기 제 1 낸드 게이트(ND11)는 상기 제 3 내부 클럭(CLK_int3) 및 상기 버퍼 제어 신호(Buf_ctrl)를 입력 받는다. 상기 제 1 인버터(IV11)는 상기 제 1 낸드 게이트(ND11)의 출력 신호를 입력 받아 상기 제 2 내부 클럭(CLK_int2)을 출력한다.
상기 오토 리프레쉬 신호 생성부(10)는 도 3에 도시된 바와 같이, 펄스 생성부(10-1), 및 지연부(10-2)를 포함한다.
상기 펄스 생성부(10-1)는 상기 오토 리프레쉬 활성화 신호(Int_Aref)가 인에이블되면 기설정된 시간동안 인에이블되는 상기 오토 리프레쉬 시작 펄스(AREFP)를 생성한다.
상기 지연부(10-2)는 상기 오토 리프레쉬 시작 펄스(AREFP)를 지연시켜 상기 오토 리프레쉬 종료 펄스(AREFP_dl)를 생성한다.
상기 버퍼 제어부(100)는 도 4에 도시된 바와 같이, 오토 제어 신호 활성화 유지부(110), 및 버퍼 제어 신호 생성부(120)를 포함한다.
상기 오토 제어 신호 활성화 유지부(110)는 상기 오토 리프레쉬 시작 펄스(AREFP)가 입력되면 상기 오토 리프레쉬 종료 펄스(AREFP_dl)가 입력될 때까지 오토 제어 신호(Auto_ref)를 인에이블시킨다. 즉, 상기 오토 제어 신호 활성화 유지부(110)는 상기 오토 리프레쉬 시작 펄스(AREFP)가 입력되면 상기 오토 제어 신호(Auto_ctrl)를 인에이블시키고, 상기 오토 리프레쉬 종료 펄스(AREFP_dl)가 입력되면 인에이블된 상기 오토 제어 신호(Auto_ctrl)를 디스에이블시킨다.
상기 오토 제어 신호 활성화 유지부(110)는 제 2 및 제 3 인버터(IV21, IV22), 및 제 2 및 제 3 낸드 게이트(ND21, ND22)를 포함한다. 상기 제 2 인버터(IV21)는 상기 오토 리프레쉬 시작 펄스(AREFP)를 입력 받는다. 상기 제 3 인버터(IV22)는 상기 오토 리프레쉬 종료 펄스(AREFP_dl)를 입력 받는다. 상기 제 2 낸드 게이트(ND21)는 상기 제 2 인버터(IV21)의 출력 신호 및 상기 제 3 낸드 게이트(ND22)의 출력 신호를 입력 받는다. 상기 제 3 낸드 게이트(ND22)는 상기 제 3 인버터(IV22)의 출력 신호 및 상기 제 2 낸드 게이트(ND21)의 출력 신호를 입력 받는다.
상기 버퍼 제어 신호 생성부(120)는 상기 오토 제어 신호(Auto_ctrl)가 인에이블되면 상기 버퍼 제어 신호(Buf_ctrl)를 디스에이블시키고, 상기 오토 제어 신호(Auto_ctrl)가 디스에이블되면 상기 버퍼 제어 신호(Buf_ctrl)를 인에이블시킨다. 또한 상기 버퍼 제어 신호 생성부(120)는 상기 래치 클럭 인에이블 신호(CKE_latch)가 인에이블되면 상기 버퍼 제어 신호(Buf_ctrl)를 인에이블시키고, 상기 래치 클럭 인에이블 신호(CKE_latch)가 디스에이블되면 상기 버퍼 제어 신호(Buf_ctrl)를 디스에이블시킨다.
상기 버퍼 제어 신호 생성부(120)는 제 3 인버터(IV23), 및 노어 게이트(NOR21)를 포함한다. 상기 제 3 인버터(IV23)는 상기 래치 클럭 인에이블 신호(CKE_latch)를 입력 받는다. 상기 노어 게이트(NOR21)는 상기 오토 제어 신호(Auto_ctrl) 및 상기 제 3 인버터(IV23)의 출력 신호를 입력 받아 상기 버퍼 제어 신호(Buf_ctrl)를 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
반도체 메모리 장치가 셀프 리프레쉬 동작 또는 오토 리프레쉬 동작을 수행하지 않을 경우 클럭 인에이블 신호(CKE)는 하이 레벨로 인에이블되고, 오토 리프레쉬 시작 펄스(AREFP), 및 오토 리프레쉬 종료 펄스(AREFP_dl)가 모두 로우 레벨이다. 그러므로, 버퍼 제어 신호(Buf_ctrl)는 하이 레벨로 인에이블된다.
상기 버퍼 제어 신호(Buf_ctrl)가 하이 레벨로 인에이블되면 도 1에 도시된, 커맨드 버퍼(1), 어드레스 버퍼(2), 및 제 1 및 제 2 클럭 버퍼(3, 4)는 활성화된다. 활성화된 상기 제 1 및 제 2 클럭 버퍼(3, 4)의 출력을 입력 받는 커맨드 래치부(6), 어드레스 래치부(7), 및 디코더(9) 또한 활성화된다.
상기 커맨드 버퍼(1)는 활성화되면 외부 명령(CS, CAS, RAS, WE)을 버퍼링하여 내부 명령(com_int)으로서 출력한다.
상기 어드레스 버퍼(2)는 활성화되면 외부 어드레스(address)를 버퍼링하여 내부 어드레스(add_int)로서 출력한다.
상기 제 1 클럭 버퍼(3)는 활성화되면 외부 클럭(CLK_ext)을 버퍼링하여 제 1 내부 클럭(CLK_int1)으로서 출력한다.
상기 제 2 클럭 버퍼(4)는 상기 외부 클럭(CLK_ext)을 버퍼링하여 제 2 및 제 3 내부 클럭(CLK_int2, CLK_int3)으로서 출력한다. 이때, 상기 제 3 내부 클럭(CLK_int3)은 상기 버퍼 제어 신호(Buf_int)와는 무관하게 주기적으로 천이되는 신호로서 출력된다. 한편, 상기 제 2 내부 클럭(CLK_int2)은 상기 버퍼 제어 신호(Buf_ctrl)가 인에이블되면 주기적으로 천이되는 신호로서 출력되고, 상기 버퍼 제어 신호(Buf_ctrl)가 디스에이블되면 특정 레벨로 고정된다.
클럭 인에이블 신호 버퍼(5)는 상기 버퍼 제어 신호(Buf_ctrl)와는 무관하게 반도체 메모리 장치 외부에서 제공되는 상기 클럭 인에이블 신호(CKE)를 버퍼링하여 내부 클럭 인에이블 신호(CKE_int)로서 출력한다.
상기 커맨드 래치부(6)는 활성화된 상기 제 1 클럭 버퍼(3)의 출력 즉, 상기 제 1 내부 클럭(CLK_int1)을 입력 받아 활성화된다. 활성화된 상기 커맨드 래치부(6)는 상기 내부 커맨드(com_int)을 상기 제 1 내부 클럭(CLK_int1)에 동기시켜 래치한다. 또한 상기 커맨드 래치부(6)는 래치된 신호를 래치 커맨드(com_latch)로서 출력한다.
상기 어드레스 래치부(7)는 활성화된 상기 제 1 클럭 버퍼(3)의 출력 즉, 상기 제 1 내부 클럭(CLK_int1)을 입력 받아 활성화된다. 활성화된 상기 어드레스 래치부(7)는 상기 내부 어드레스(add_int)를 상기 제 1 내부 클럭(CLK_int1)에 동기시켜 래치한다. 또한 상기 어드레스 래치부(7)는 래치된 신호를 래치 어드레스(add_latch)로서 출력한다.
클럭 인에이블 신호 래치부(8)는 상기 내부 클럭 인에이블 신호(CLK_int)를 상기 제 3 내부 클럭(CLK_int3)에 동기시켜 래치한다. 또한 상기 클럭 인에이블 신호 래치부(8)는 래치된 신호를 래치 클럭 인에이블 신호(CKE_latch)로서 출력한다.
상기 디코더(9)는 활성화된 상기 제 2 클럭 버퍼(4)의 출력 즉, 상기 제 2 내부 클럭(CLK_int2)을 입력 받아 활성화된다. 활성화된 상기 디코더(9)는 상기 래치 커맨드(com_latch), 상기 래치 어드레스(add_latch)를 디코딩하여 내부 동작 명령 신호들(Int_Act, Int_Wt, Int_Aref 등)을 생성한다.
상기 설명과 같이, 본 발명은 셀프 리프레쉬 동작 및 오토 리프레쉬 동작을 수행하지 않을 경우 외부 커맨드(CS, CAS, RAS, WE), 외부 어드레스(address), 외부 클럭(CLK_ext), 및 클럭 인에이블 신호(CKE)에 응답하여 내부 동작 명령 신호들(Int_Act, Int_Wt, Int_Aref 등)을 생성하며 동작한다.
이후, 반도체 메모리 장치 외부에서 오토 리프레쉬 동작을 수행하라는 명령이 입력된다.
오토 리프레쉬 동작을 수행하라는 명령이 상기 커맨드 버퍼(1), 어드레스 버퍼(2), 커맨드 래치부(6), 및 어드레스 래치부(7)를 통해 상기 디코더(9)에 입력된다. 상기 디코더(9)는 상기 내부 동작 명령 신호들(Int_Act, Int_Wt, Int_Aref 등) 중 오토 리프레쉬 활성화 신호(Int_Aref)를 인에이블시킨다.
상기 오토 리프레쉬 신호 생성부(10)는 상기 오토 리프레쉬 활성화 신호(Int_Aref)가 인에이블되면 오토 리프레쉬 시작 펄스(AREFP)를 생성하고, 소정 시간이 경과하면 오토 리프레쉬 종료 펄스(AREFP_dl)를 생성한다.
버퍼 제어부(100)는 상기 오로 리프레쉬 시작 펄스(AREFP)가 입력되면 상기 버퍼 제어 신호(Buf_ctrl)를 디스에이블시킨다. 또한 상기 오토 리프레쉬 종료 펄스(AREF_dl)가 입력되면 상기 버퍼 제어 신호(Buf_ctrl)는 인에이블된다. 즉, 상기 버퍼 제어 신호(Buf_ctrl)는 반도체 메모리 장치 외부에서 오토 리프레쉬 동작을 수행하라는 명령이 입력되면 소정 시간 디스에이블된다.
상기 버퍼 제어 신호(Buf_ctrl)가 디스에이블되면 상기 커맨드 버퍼(1), 상기 어드레스 버퍼(2), 상기 제 1 및 제 2 클럭 버퍼(3, 4)는 비활성화되고, 상기 제 1 및 제 2 내부 클럭(CLK_int1, CLK_int2)은 특정 레벨로 고정된다. 그러므로 상기 커맨드 래치부(6), 상기 어드레스 래치부(7), 및 디코더(9)는 비활성화된다.
상기 버퍼 제어 신호(Buf_ctrl)가 디스에이블된 이후 인에이블되면 비활성화되었던 상기 커맨드 버퍼(1), 상기 어드레스 버퍼(2), 상기 제 1 및 제 2 클럭 버퍼(3, 4), 상기 커맨드 래치부(6), 상기 어드레스 래치부(7), 및 상기 디코더(9)는 활성화된다.
본 발명은 외부 명령(오토 리프레쉬 명령)으로 반도체 메모리 장치의 오토 리프레쉬 동작시 커맨드 버퍼(1), 어드레스 버퍼(2), 커맨드 래치부(6), 어드레스 래치부(7), 클럭 버퍼들(3, 4), 및 디코더(9)를 비활성화시킨다. 오토 리프레쉬 동작시에는 외부에서 커맨드 및 어드레스를 입력하지 않으므로, 반도체 메모리 장치 내부에서도 외부 커맨드 및 어드레스에 관련한 회로(커맨드 버퍼(1), 어드레스 버퍼(2), 커맨드 래치부(6), 어드레스 래치부(7), 클럭 버퍼들(3, 4), 및 디코더(9))를 비활성화시켜도 된다. 따라서, 본 발명은 종래 기술에 비해 오토 리프레쉬 동작시 반도체 메모리 장치 내부에서 소모되는 전류를 줄일 수 있다.
상기 버퍼 제어 신호(Buf_ctrl)가 인에이블되어 상기 커맨드 버퍼(1), 어드레스 버퍼(2), 커맨드 래치부(6), 어드레스 래치부(7), 클럭 버퍼들(3, 4), 및 디코더(9)는 활성화되고 정상 동작한다고 가정한다.
이후, 상기 클럭 인에이블 신호(CKE)가 하이 레벨에서 로우 레벨로 디스에이블되면 상기 버퍼 제어 신호(Buf_ctrl)는 로우 레벨로 디스에이블된다.
상기 버퍼 제어 신호(Buf_ctrl)가 상기 커맨드 버퍼(1), 어드레스 버퍼(2), 커맨드 래치부(6), 어드레스 래치부(7), 클럭 버퍼들(3, 4), 및 디코더(9)는 비활성화된다. 이후, 상기 클럭 인에이블 신호(CKE)가 하이 레벨로 인에이블되면 상기 버퍼 제어 신호(Buf_ctrl)는 인에이블되어 비활성화되었던 상기 커맨드 버퍼(1), 어드레스 버퍼(2), 커맨드 래치부(6), 어드레스 래치부(7), 클럭 버퍼들(3, 4), 및 디코더(9)를 활성화시킨다.
상기 클럭 인에이블 신호(CKE)가 로우 레벨로 디스에이블되면 반도체 메모리 장치는 셀프 리프레쉬 동작을 수행하고, 상기 클럭 인에이블 신호(CKE)가 하이 레벨로 인에이블되면 반도체 메모리 장치는 셀프 리프레쉬 동작을 종료한다. 또한 셀프 리프레쉬 동작시 반도체 메모리 장치를 제어하는 컨트롤러에서는 반도체 메모리 장치에 외부 명령 및 어드레스를 입력시키지 않는다. 그러므로, 셀프 리프레쉬 동작시에도 외부 명령 및 어드레스에 관한 회로들(커맨드 버퍼(1), 어드레스 버퍼(2), 커맨드 래치부(6), 어드레스 래치부(7), 클럭 버퍼들(3, 4), 및 디코더(9))을 비활성화시켜도 된다.
따라서, 본 발명은 셀프 리프레쉬 동작시 외부 명령 및 어드레스에 관련된 회도들(커맨드 버퍼(1), 어드레스 버퍼(2), 커맨드 래치부(6), 어드레스 래치부(7), 클럭 버퍼들(3, 4), 및 디코더(9))을 비활성화시켜 전류 소모를 줄인다.
결국, 본 발명은 오토 리프레쉬 및 셀프 리프레쉬 동작시 외부 명령 및 어드레스에 관련된 회로들(커맨드 버퍼(1), 어드레스 버퍼(2), 커맨드 래치부(6), 어드레스 래치부(7), 클럭 버퍼들(3, 4), 및 디코더(9))을 비활성화시켜 전류 소모를 줄일 수 있다. 한편, 본 발명은 오토 리프레쉬 동작시 비활성화된 회도들을 소정 시간(도 3에 도시된 지연부(10-2)의 지연 시간)이 경과하면 즉, 오토 리프레쉬 동작이 완료되면 활성화시키고, 셀프 리프레쉬 동작시에는 클럭 인에이블 신호(CKE)가 하이 레벨로 인에이블되어야 비활성화된 회로들을 활성화시킨다.
본 발명은 외부 명령으로 인해 오토 리프레쉬 동작이 시작되면 외부 명령 및 어드레스에 관련된 회로들(커맨드 버퍼(1), 어드레스 버퍼(2), 커맨드 래치부(6), 어드레스 래치부(7), 클럭 버퍼들(3, 4), 및 디코더(9))을 소정시간 비활성화시켰다가 활성화시킨다. 한편, 본 발명은 반도체 메모리 장치 외부에서 제공되는 클럭 인에이블 신호에 의해 셀프 리프레쉬 동작이 수행되는 동안 외부 명령 및 어드레스에 관련된 회로들(커맨드 버퍼(1), 어드레스 버퍼(2), 커맨드 래치부(6), 어드레스 래치부(7), 클럭 버퍼들(3, 4), 및 디코더(9))들을 비활성화시키고, 오토 리프레쉬 때와는 달리 외부에서 제공되는 클럭 인에이블 신호에 의해 다시 비활성화되었던 외부 명령 및 어드레스에 관련된 회로들(커맨드 버퍼(1), 어드레스 버퍼(2), 커맨드 래치부(6), 어드레스 래치부(7), 클럭 버퍼들(3, 4), 및 디코더(9))를 활성화시킨다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (14)

  1. 클럭 인에이블 신호 및 오토 리프레쉬 시작 펄스에 응답하여 버퍼 제어 신호를 디스에이블시키고, 오토 리프레쉬 종료 펄스 및 상기 클럭 인에이블 신호에 응답하여 상기 버퍼 제어 신호를 인에이블시키는 버퍼 제어부;
    상기 버퍼 제어 신호가 인에이블되어 활성화되면 외부 커맨드를 버퍼링하여 내부 커맨드로서 출력하는 커맨드 버퍼;
    상기 버퍼 제어 신호가 인에이블되어 활성화되면 외부 어드레스를 버퍼링하여 내부 어드레스로서 출력하는 어드레스 버퍼; 및
    상기 버퍼 제어 신호가 인에이블되어 활성화되면 외부 클럭을 버퍼링하여 내부 클럭으로서 출력하는 클럭 버퍼를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 외부 커맨드가 오토 리프레쉬 명령이면 상기 오토 리프레쉬 시작 펄스를 생성하고, 상기 오토 리프레쉬 시작 펄스가 생성된 이후 기설정된 시간이 경과하면 상기 오토 리프레쉬 종료 펄스를 생성하는 오토 리프레쉬 신호 생성부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 버퍼 제어부는
    상기 클럭 인에이블 신호가 디스에이블되거나 상기 오토 리프레쉬 시작 펄스가 입력되면 상기 버퍼 제어 신호를 디스에이블시키고, 상기 오토 리프레쉬 종료 펄스가 입력되거나 상기 클럭 인에이블 신호가 인에이블되면 상기 버퍼 제어 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 버퍼 제어부는
    상기 오토 리프레쉬 시작 펄스가 입력되면 상기 오토 리프레쉬 종료 펄스가 입력될 때까지 오토 제어 신호를 인에이블시키는 오토 제어 신호 활성화 유지부; 및
    상기 클럭 인에이블 신호가 인에이블되면 상기 오토 제어 신호를 반전시켜 상기 버퍼 제어 신호로서 출력하고, 상기 오토 제어 신호가 디스에이블될 경우 상기 클럭 인에이블 신호가 디스에이블되면 상기 버퍼 제어 신호를 디스에이블시키며, 상기 클럭 인에이블 신호가 인에이블되면 상기 버퍼 제어 신호를 인에이블시키는 버퍼 제어 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 버퍼 제어 신호가 인에이블되어 활성화되면, 외부 커맨드, 외부 어드레스, 및 외부 클럭을 버퍼링하여 내부 커맨드, 내부 어드레스, 및 내부 클럭을 생성하는 복수개의 버퍼;
    상기 내부 커맨드, 및 내부 어드레스를 상기 내부 클럭에 동기시켜 래치하는 복수개의 래치부;
    상기 복수개의 래치부의 출력을 디코딩하여 오토 리프레쉬 활성화 신호를 생성하는 디코더;
    상기 오토 리프레쉬 활성화 신호에 응답하여 오토 리프레쉬 시작 펄스 및 오토 리프레쉬 종료 펄스를 생성하는 오토 리프레쉬 신호 생성부; 및
    상기 오토 리프레쉬 시작 펄스, 상기 오토 리프레쉬 종료 펄스, 및 클럭 인에이블 신호에 응답하여 상기 버퍼 제어 신호를 생성하는 버퍼 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 복수개의 버퍼 중 상기 외부 클럭을 버퍼링하여 상기 내부 클럭을 생성하는 버퍼는
    상기 버퍼 제어 신호에 응답하여 비활성화되면 상기 내부 클럭을 특정 레벨로 고정시키는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 복수개의 래치부는
    상기 외부 클럭이 상기 내부 클럭으로서 출력되면 활성화되어 상기 내부 커맨드 및 상기 내부 어드레스를 상기 내부 클럭에 동기시켜 래치하고,
    상기 내부 클럭이 상기 특정 레벨로 고정되면 비활성화되어 상기 내부 커맨드 및 상기 내부 어드레스와는 무관하게 래치된 신호만을 유지하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    상기 오토 리프레쉬 신호 생성부는
    상기 오토 리프레쉬 활성화 신호가 인에이블되면 상기 오토 리프레쉬 시작 펄스를 생성하고, 소정 시간이 경과하면 상기 오토 리프레쉬 종료 펄스를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 버퍼 제어부는
    상기 클럭 인에이블 신호가 디스에이블되거나 상기 오토 리프레쉬 시작 펄스가 입력되면 상기 버퍼 제어 신호를 디스에이블시키고,
    상기 오토 리프레쉬 종료 펄스가 입력되거나 상기 클럭 인에이블 신호가 인에이블되면 상기 버퍼 제어 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 버퍼 제어부는
    상기 오토 리프레쉬 시작 펄스가 입력되면 상기 오토 리프레쉬 종료 펄스가 입력될 때까지 오토 제어 신호를 인에이블시키는 오토 제어 신호 활성화 유지부, 및
    상기 클럭 인에이블 신호가 인에이블되면 상기 오토 제어 신호를 반전시켜 상기 버퍼 제어 신호로서 출력하고, 상기 오토 제어 신호가 디스에이블될 경우 상기 클럭 인에이블 신호가 디스에이블되면 상기 버퍼 제어 신호를 디스에이블시키며, 상기 셀프 리프레쉬 종료 신호가 인에이블되면 상기 버퍼 제어 신호를 인에이블시키는 버퍼 제어 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치
  11. 오토 리프레쉬 동작이 시작되면 버퍼 제어 신호를 디스에이블시키고, 소정 시간이 경과하면 상기 버퍼 제어 신호를 인에이블시키며, 클럭 인에이블 신호가 디스에이블되어 셀프 리프레쉬 동작이 시작되면 상기 버퍼 제어 신호를 디스에이블시키고, 상기 클럭 인에이블 신호가 인에이블되어 상기 셀프 리프레쉬 동작이 종료되면 상기 버퍼 제어 신호를 인에이블시키는 버퍼 제어부; 및
    상기 버퍼 제어 신호에 응답하여 활성화 여부가 결정되며, 반도체 메모리 장치 외부에서 제공되는 명령, 어드레스, 및 클럭을 버퍼링하는 복수개의 버퍼를 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 반도체 메모리 장치 외부로부터 오토 리프레쉬 명령이 입력되면 오토 리프레쉬 시작 펄스를 생성하고, 상기 오토 리프레쉬 시작 펄스가 생성된 이후 기설정된 시간이 경과하면 상기 오토 리프레쉬 종료 펄스를 생성하는 오토 리프레쉬 신호 생성부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 버퍼 제어부는
    상기 클럭 인에이블 신호가 디스에이블되거나 상기 오토 리프레쉬 시작 펄스가 입력되면 상기 버퍼 제어 신호를 디스에이블시키고, 상기 오토 리프레쉬 종료 펄스가 입력되거나 상기 클럭 인에이블 신호가 인에이블되면 상기 버퍼 제어 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 버퍼 제어부는
    상기 오토 리프레쉬 시작 펄스가 입력되면 상기 오토 리프레쉬 종료 펄스가 입력될 때까지 오토 제어 신호를 인에이블시키는 오토 제어 신호 활성화 유지부; 및
    상기 클럭 인에이블 신호가 인에이블되면 상기 오토 제어 신호를 반전시켜 상기 버퍼 제어 신호로서 출력하고, 상기 오토 제어 신호가 디스에이블될 경우 상기 클럭 인에이블 신호가 디스에이블되면 상기 버퍼 제어 신호를 디스에이블시키며, 상기 클럭 인에이블 신호가 인에이블되면 상기 버퍼 제어 신호를 인에이블시키는 버퍼 제어 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.

KR1020100131994A 2010-12-21 2010-12-21 반도체 메모리 장치 KR20120070436A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100131994A KR20120070436A (ko) 2010-12-21 2010-12-21 반도체 메모리 장치
US13/189,924 US8456937B2 (en) 2010-12-21 2011-07-25 Semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100131994A KR20120070436A (ko) 2010-12-21 2010-12-21 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR20120070436A true KR20120070436A (ko) 2012-06-29

Family

ID=46234237

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100131994A KR20120070436A (ko) 2010-12-21 2010-12-21 반도체 메모리 장치

Country Status (2)

Country Link
US (1) US8456937B2 (ko)
KR (1) KR20120070436A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9472250B1 (en) 2015-06-17 2016-10-18 SK Hynix Inc. Semiconductor device and operating method thereof
KR20170087103A (ko) * 2016-01-19 2017-07-28 에스케이하이닉스 주식회사 반도체 장치

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011118362A1 (de) * 2011-11-14 2013-05-16 Robert Bosch Gmbh Verfahren und Vorrichtung zum Betreiben eines Slaves
KR101980314B1 (ko) * 2012-06-28 2019-05-20 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작방법
KR101980162B1 (ko) * 2012-06-28 2019-08-28 에스케이하이닉스 주식회사 메모리
KR20150000228A (ko) * 2013-06-24 2015-01-02 에스케이하이닉스 주식회사 반도체 집적 회로
US10254782B2 (en) * 2016-08-30 2019-04-09 Micron Technology, Inc. Apparatuses for reducing clock path power consumption in low power dynamic random access memory
KR20190121121A (ko) * 2018-04-17 2019-10-25 에스케이하이닉스 주식회사 반도체장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6771553B2 (en) 2001-10-18 2004-08-03 Micron Technology, Inc. Low power auto-refresh circuit and method for dynamic random access memories
US6975556B2 (en) * 2003-10-09 2005-12-13 Micron Technology, Inc. Circuit and method for controlling a clock synchronizing circuit for low power refresh operation
KR20060072984A (ko) 2004-12-24 2006-06-28 주식회사 하이닉스반도체 메모리 장치의 대기 전류 감소 방법
KR20060135227A (ko) 2005-06-24 2006-12-29 주식회사 하이닉스반도체 메모리 장치의 커맨드 버퍼 제어 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9472250B1 (en) 2015-06-17 2016-10-18 SK Hynix Inc. Semiconductor device and operating method thereof
KR20170087103A (ko) * 2016-01-19 2017-07-28 에스케이하이닉스 주식회사 반도체 장치

Also Published As

Publication number Publication date
US8456937B2 (en) 2013-06-04
US20120155205A1 (en) 2012-06-21

Similar Documents

Publication Publication Date Title
KR20120070436A (ko) 반도체 메모리 장치
JP5228468B2 (ja) システム装置およびシステム装置の動作方法
JP5026810B2 (ja) 半導体記憶装置のアクティブサイクル制御回路及び方法
TWI296804B (en) Voltage generation control circuit in semiconductor memory device and method thereof
KR100586555B1 (ko) 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로
US9520169B2 (en) Semiconductor device
KR101257366B1 (ko) 반도체 메모리 장치 및 리프레쉬 제어 방법
JP2010170596A (ja) 半導体記憶装置
US7903491B2 (en) Refresh signal generating circuit
US20080239854A1 (en) Semiconductor memory, system, and operating method of semiconductor memory
KR20130024158A (ko) 반도체메모리장치 및 반도체메모리장치의 리프레쉬 방법
US20180226121A1 (en) Apparatuses and methods for refresh control
US8194488B2 (en) Auto-refresh operation control circuit for reducing current consumption of semiconductor memory apparatus
KR102403340B1 (ko) 리프레쉬 제어 장치
US8022735B2 (en) Buffer enable signal generating circuit and input circuit using the same
KR20150080261A (ko) 액티브 제어 장치 및 이를 포함하는 반도체 장치
JP2005208730A (ja) メモリ制御装置およびメモリ制御方法
KR100642395B1 (ko) 반도체 장치
KR100695512B1 (ko) 반도체 메모리 장치
KR100646204B1 (ko) 입력 어드레스 제어 회로
US7428179B2 (en) Apparatus for controlling activation of semiconductor integrated circuit and controlling method of the same
US8054709B2 (en) Power control circuit and semiconductor memory device using the same
KR20110045394A (ko) 반도체 메모리 장치 및 그 구동 방법
KR100746626B1 (ko) 반도체 메모리 장치
KR100857444B1 (ko) 반도체 메모리 장치의 셀프 리프레쉬 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
NORF Unpaid initial registration fee