KR100642395B1 - 반도체 장치 - Google Patents

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Abstract

본 발명은 반도체 장치의 복수의 뱅크 중 해당 뱅크가 액티브 상태임을 나타내는 복수의 제 1 제어신호를 입력받아 논리연산하는 제 1 논리부와; 상기 복수의 뱅크 중 적어도 하나 이상의 뱅크가 셀프 리프레쉬 동작 또는 오토 리프레쉬 동작 중인 경우 인에이블되는 제 2 제어신호를 출력하는 리프레쉬 판단부와; 상기 제 1 논리부의 출력신호와 제 2 제어신호를 논리연산하여 반도체 장치의 활성화에 관한 정보를 갖는 제 3 제어신호를 생성하는 제 2 논리부를 포함하여 구성되되, 상기 제 3 제어신호는 상기 적어도 하나 이상의 뱅크가 액티브 상태에 있다 하더라도 오토 리프레쉬 동작 중이거나 셀프 리프레쉬 동작 중인 경우에는 인에이블되는 것을 특징으로 하는 반도체 장치에 관한 것이다.
반도체 장치, 리프레쉬

Description

반도체 장치{Semiconductor Device}
도 1은 라스 아이들 신호를 생성하는 종래 반도체 장치의 구성을 도시한 것이다.
도 2는 본 발명에 의한 일 실시예에 따른 라스 아이들 신호를 생성하는 반도체 장치의 구성을 도시한 것이다.
도 3은 본 실시예에 따른 반도체 장치에 사용되는 리프레쉬 판단부의 구성을 도시한 것이다.
도 4는 본 실시예에 따른 리프레쉬 판단부에 사용되는 제 1 신호생성부의 구성을 도시한 것이다.
도 5는 본 실시예에 따른 반도체 장치의 동작 특성을 설명하기 위한 타이밍도이다.
본 발명은 반도체 장치에 관한 것으로, 더욱 구체적으로는 반도체 장치가 액 티브 모드에 있는 경우라 하더라도 리프레쉬 동작 중인 경우에는 라스 아이들(RAS idle)신호가 인에이블되도록 함으로써, 반도체 장치의 불필요한 전류 소모를 감소시킬 수 있도록 하는 반도체 장치에 관한 것이다.
DRAM 등의 반도체 장치에서는 로우 액티브 신호가 하이레벨로 인에이블되면 라스 아이들 신호(RAS idle)가 로우레벨로 되면서 반도체 장치가 액티브 상태가 되었음을 알린다. 여기서, 로우액티브 신호는 해당 뱅크의 워드라인이 인에이블되어 있는 동안 인에이블되는 신호로서 해당 뱅크가 액티브 상태에 있음을 나타낸다. 그리고, 라스 아이들 신호는 라스(RAS) 스탠바이 상태에서 활성화되는 신호로서, DRAM 등의 반도체가 액티브 모드에 있는지 아닌지에 대한 정보를 가지며 모든 뱅크가 아이들(idle) 상태일 때 인에이블되는 신호이다.
로우 액티브 신호가 하이레벨로 인에이블되고 라스 아이들 신호가 로우레벨로 되면, 반도체 장치는 리드, 라이트 또는 프리차지 동작 등을 수행하기 위하여 상기 라스 아이들 신호에 의해 제어를 받아 일종의 명령 대기상태에 진입하게 된다. 그런데, 종래에는 오토 리프레쉬 또는 셀프 리프레쉬 명령이 입력되는 경우에는 오토 리프레쉬 또는 셀프 리프레쉬 동작은 실제 리드 동작, 라이트 동작 또는 프리차지 동작 등의 실질적인 동작이 수행되는 경우가 아님에도 불구하고, 단지 상기 로우 액티브 신호가 하이레벨로 인에이블된 액티브 상태에서의 동작이라는 이유만으로 라스 아이들 신호가 로우레벨로 디스에이블되어 반도체 장치가 일종의 명령 대기 상태에 있게 됨으로써 전류의 불필요한 소모가 발생하는 문제점이 있었다.
도 1은 종래의 라스 아이들 신호를 생성하는 반도체 장치의 구성을 도시한 것이다. 도 1에 도시된 바와 같이, 라스 아이들 신호를 생성하는 종래의 반도체 장치는 각 뱅크가 액티브 상태에 있는지의 여부를 나타내는 로우 액티브 신호(rast12<0>~<3>)를 인가받아 이를 논리연산하여 라스 아이들(rasidle)신호를 생성하였다. 도 1에서, 복수의 뱅크 중에서 어느 하나의 뱅크라도 액티브 상태가 되면 로우 액티브 신호(rast12<0>~<3>) 중 적어도 하나의 신호는 하이레벨로 인에이블되므로, 노어게이트(NR11) 또는 노어게이트(NR12)로부터 출력되어 낸드게이트(ND11)로 입력되는 신호는 로우레벨이 되므로, 낸드게이트(ND11)는 이에 응답하여 하이레벨의 신호를 출력하고 라스아이들 신호(rasidle)는 로우레벨이 된다.
이와 같이, 종래 반도체 장치에서는, 해당 뱅크가 액티브 상태에 있는지의 여부를 나타내는 로우 액티브 신호(rast12<0>~<3>)에 따라서 라스 아이들 신호(rasidle)의 인에이블 여부가 결정되도록 되어 있을 뿐, 해당 뱅크가 오토 리프레쉬 또는 셀프 리프레쉬 동작을 수행하는지의 여부는 전혀 반영되지 않았다. 이에 따라 종래에는 오토 리프레쉬 또는 셀프 리프레쉬 명령이 입력되는 경우에는 실제 리드 동작, 라이트 동작 또는 프리차지 동작 등의 실질적인 동작이 수행되는 경우가 아님에도 불구하고, 단지 액티브 상태에서의 동작이라는 이유만으로 라스 아이들 신호가 로우레벨로 디스에이블되어 반도체 장치가 일종의 명령 대기 상태에 있게 됨으로써, 전류의 불필요한 소모가 발생하는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 장치가 액티브 모드에 있는 경우라 하더라도 리프레쉬 동작 중인 경우에는 라스 아이들(RAS idle)신호가 인에이블되도록 함으로써, 반도체 장치의 불필요한 전류 소모를 감소시킬 수 있는 반도체 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 장치의 복수의 뱅크 중 해당 뱅크가 액티브 상태임을 나타내는 복수의 제 1 제어신호를 입력받아 논리연산하는 제 1 논리부와; 상기 복수의 뱅크 중 적어도 하나 이상의 뱅크가 셀프 리프레쉬 동작 또는 오토 리프레쉬 동작 중인 경우 인에이블되는 제 2 제어신호를 출력하는 리프레쉬 판단부와; 상기 제 1 논리부의 출력신호와 제 2 제어신호를 논리연산하여 반도체 장치의 활성화에 관한 정보를 갖는 제 3 제어신호를 생성하는 제 2 논리부를 포함하여 구성되되, 상기 제 3 제어신호는 상기 적어도 하나 이상의 뱅크가 액티브 상태에 있다 하더라도 오토 리프레쉬 동작 중이거나 셀프 리프레쉬 동작 중인 경우에는 인에이블되는 것을 특징으로 하는 반도체 장치를 제공한다.
본 발명에서, 상기 제 3 제어신호는 라스 아이들(RAS idle) 신호인 것이 바람직하다.
본 발명에서, 상기 제 1 논리부는 상기 복수의 제 1 제어신호를 논리합 연산하여 그 결과를 출력하는 것이 바람직하다.
본 발명에서, 상기 제 1 논리부는 상기 복수의 제 1 제어신호 중 어느 2개를 부정논리합연산하여 그 결과를 출력하는 복수의 노어게이트와, 상기 복수의 노어게이트의 출력신호를 입력받아 부정 논리곱연산하여 그 결과를 출력하는 낸드게이트를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 제 2 논리부는 상기 제 1 논리부의 출력신호의 비활성화 또는 상기 제 2 제어신호의 활성화에 응답하여, 상기 제 3 제어신호를 활성화시켜 출력하는 것이 바람직하다.
본 발명에서, 상기 제 2 논리부는 부정논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 리프레쉬 판단부는 각 해당 뱅크가 셀프 리프레쉬 동작 또는 오토 리프레쉬 동작 중인 경우 인에이블되는 제 4 제어신호를 출력하는 복수의 신호생성부와; 상기 복수의 신호생성부로부터 출력되는 제 4 제어신호를 논리연산하여 상기 제 2 제어신호를 출력하는 제 3 논리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 신호생성부의 각각은 제 1 노드를 풀-업 구동하는 풀-업부와; 오토 리프레쉬 신호에 응답하여 상기 1 노드를 풀-다운 구동하는 풀-다운부와; 상기 제 1 노드의 신호를 소정 구간 래치시키는 제 1 래치부와; 상기 제 1 래치부로부터의 출력신호와 셀프 리프레쉬 신호를 입력받아 논리연산하여 상기 제 4 제어신호를 출력하는 제 4 논리부를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 제 1 래치부는 반전래치인 것이 바람직하다.
본 발명에서, 상기 제 4 논리부는 부정 논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 신호생성부의 각각은 초기화신호를 버퍼링하는 버퍼와; 상기 버퍼의 출력신호와 프리차지 인에이블신호를 논리연산하여 그 결과를 상기 풀-업부의 제어게이트에 공급하는 논리소자를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 논리소자는 부정논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 신호생성부의 각각은 상기 제 4 제어신호와 라스 활성화 보장신호를 입력받고 2개의 논리소자가 래치로 형성된 제 2 래치부와; 상기 제 2 래치부의 출력신호를 버퍼링하는 버퍼와; 상기 버퍼의 출력신호를 소정 구간 지연시키는 지연기와; 상기 버퍼의 출력신호와 지연기의 출력신호를 논리연산하여 프리차지 인에이블 신호를 출력하는 제 5 논리부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제 2 래치부에 포함된 2개의 논리소자는 낸드게이트인 것이 바람직하다.
본 발명에서, 상기 버퍼는 반전 버퍼인 것이 바람직하다.
본 발명에서, 상기 제 5 논리부는 논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 신호생성부의 각각은 초기화신호를 버퍼링하는 버퍼와; 상기 버퍼의 출력신호와 상기 프리차지 인에이블신호를 논리연산하여 그 결과를 상기 풀-업부의 제어게이트에 공급하는 논리소자를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 논리소자는 부정논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제 4 제어신호는 로우레벨에서 인에이블되는 신호이며, 상기 제 3 논리부는 논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제 3 논리부는 상기 복수의 제 4 제어신호 중 어느 2개를 부정논리곱연산하여 그 결과를 출력하는 복수의 낸드게이트와, 상기 복수의 낸드게이트의 출력신호를 입력받아 부정 논리합연산하여 그 결과를 출력하는 노어게이트를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 제 1 제어신호는 로우 액티브 신호인 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명에 의한 일 실시예에 따른 라스 아이들 신호를 생성하는 반도체 장치의 구성을, 도 3은 본 실시예에 따른 반도체 장치에 사용되는 리프레쉬 판단부의 구성을, 도 4는 본 실시예에 따른 리프레쉬 판단부에 사용되는 제 1 신호생성부의 구성을 도시한 것으로서, 이를 참조하여 본 발명을 설명하면 다음과 같다.
도시된 바와 같이, 본 실시예에 따른 반도체 장치는 반도체 장치의 복수의 뱅크 중 해당 뱅크가 액티브 상태임을 나타내는 복수의 로우 액티브 신호(rast12<0>~<3>)를 논리합연산하는 논리부(100)와; 상기 복수의 뱅크 중 적어도 하나 이상의 뱅크가 셀프 리프레쉬 동작 또는 오토 리프레쉬 동작 중인 경우 로우레벨로 인에이블되는 제어신호(reflagb)를 출력하는 리프레쉬 판단부(200)와; 상기 논리부(100)의 출력신호와 제어신호(reflagb)를 부정논리곱연산하여 라스 아이들 신호(rasidle)를 생성하는 낸드게이트(ND22)를 포함하여 구성되고, 상기 라스 아이들 신호(rasidle)는 상기 적어도 하나 이상의 뱅크가 액티브 상태에 있다 하더라도 오토 리프레쉬 동작 중이거나 셀프 리프레쉬 동작 중인 경우에는 인에이블되는 것을 특징으로 한다.
리프레쉬 판단부(200)는 각 해당 뱅크가 셀프 리프레쉬 동작 또는 오토 리프레쉬 동작 중인 경우 로우레벨로 인에이블되는 제어신호(refb<0>~<3>)를 각각 출력하는 제 1 내지 제 4 신호생성부(201~204)와; 제 1 내지 제 4 신호생성부(201~204)로부터 출력되는 제어신호(refb<0>~<3>)를 논리곱연산하여 제어신호(reflagb)를 출력하는 논리부(210)를 포함한다.
상기 제 1 내지 제 4 신호생성부(201~204)의 각각은 노드(A)를 풀-업 구동하는 PMOS(P41)와; 오토 리프레쉬 신호(aref)에 응답하여 노드(A)를 풀-다운 구동하는 NMOS(N41)와; 노드(A)의 신호를 소정 구간 래치시키는 래치부(301)와; 래치부(301)로부터의 출력신호와 셀프 리프레쉬 신호(sref)를 입력받아 부정논리합연산하여 제어신호(refb)를 출력하는 노어게이트(NR42)를 포함하여 구성된다. 그리고, 상기 제 1 내지 제 4 신호생성부(201~204)의 각각은 초기화신호(pwrup)를 반전버퍼링하는 인버터(IV41)와; 인버터(IV41)의 출력신호와 프리차지 인에이블신호(sadly)를 부정논리합연산하여 그 결과를 상기 PMOS(P41)의 제어게이트에 공급하는 노어게이트(NR41)를 더 포함한다. 또한, 상기 제 1 내지 제 4 신호생성부(201~204)의 각각은 제어신호(refb)와 라스 활성화 보장신호(trasmin)를 입력받고 2개의 낸드게이트 (ND41, ND42)가 래치로 형성된 래치부(302)와; 래치부(302)의 출력신호를 반전버퍼링하는 인버터(IV44)와; 인버터(IV44)의 출력신호를 소정 구간 지연시키는 지연기(303)와; 인버터(IV44)의 출력신호와 지연기(303)의 출력신호를 논리합연산하여 프리차지 인에이블 신호(sadly)를 출력하는 논리부(304)를 더 포함한다.
이와 같이 구성된 본 실시예의 동작을 도 2 내지 도 5를 참조하여 구체적으로 설명한다.
도 2에 도시된 바와 같이, 논리부(100)는 각 뱅크가 액티브 상태에 있는지의 여부를 나타내는 로우 액티브 신호(rast12<0>~<3>)를 인가받아 이를 논리합연산하여 그 출력값을 낸드게이트(ND22)에 제공한다. 여기서, 로우액티브 신호는 해당 뱅크의 워드라인이 인에이블되어 있는 동안 인에이블되는 신호로서 해당 뱅크가 액티브 상태에 있음을 나타낸다. 복수의 뱅크 중에서 어느 하나의 뱅크라도 액티브 상태가 되면 로우 액티브 신호(rast12<0>~<3>) 중 적어도 하나의 신호는 하이레벨로 인에이블되므로, 노어게이트(NR21) 또는 노어게이트(NR22)로부터 출력되어 낸드게이트(ND21)로 입력되는 신호 중 적어도 하나의 신호는 로우레벨이 된다. 따라서, 낸드게이트(ND21)는 상기 적어도 하나 이상의 로우레벨의 신호를 입력받아 하이레벨의 신호를 출력한다. 결국, 논리부(100)는 로우 액티브 신호(rast12<0>~<3>)를 입력받아 이 신호들을 논리합 연산하여 그 결과값을 출력한다.
한편, 리프레쉬 판단부(200)는 오토 리프레쉬 신호(aref)와 셀프 리프레쉬 신호(sref)를 입력받아 리프레쉬 동작 여부를 판단하여, 복수의 뱅크 중 적어도 하 나 이상의 뱅크가 셀프 리프레쉬 동작 또는 오토 리프레쉬 동작 중인 경우 인에이블되는 제어신호(reflagb)를 출력한다. 오토 리프레쉬 신호(aref)는 오토 리프레쉬 동작을 나타내는 신호로서 오토 리프레쉬 동작 진입과 함께 하이레벨로 인에이블되어 곧 로우레벨로 다시 천이되는 펄스신호이고, 셀프 리프레쉬 신호(sref)는 셀프 리프레쉬 동작을 나타내는 신호로서 셀프 리프레쉬 동작 진입과 함께 하이레벨로 인에이블되어 소정 구간 동안 계속 하이레벨로 인에이블상태를 유지하는 신호이다. 도 3 내지 도 5를 참조하여 리프레쉬 판단부(200)의 동작을 보다 구체적으로 살펴 본다.
도 3에 도시된 바와 같이, 리프레쉬 판단부(200)에서, 제 1 내지 제 4 신호생성부(201~204)는 각 해당 뱅크가 셀프 리프레쉬 동작 또는 오토 리프레쉬 동작 중인 경우 인에이블되는 제어신호(refb<0>~<3>)를 각각 출력한다. 여기서, 제 1 신호생성부(201)의 구성은 도 4에 도시된 바와 같고, 제 2 내지 제 3 신호생성부(202~204)의 구성도 제 1 신호생성부(201)의 구성과 동일하며, 하나의 신호생성부는 그에 대응하는 하나의 뱅크를 담당한다. 도 4 및 도 5를 참조하여 제 1 신호생성부(201)의 구체적인 동작을 설명한다.
먼저, 도 5의 타이밍도의 구간 a에서 반도체 장치의 초기화신호(pwrup)는 로우레벨의 상태에 있다. 이에 따라, 노어게이트(NR41)는 로우레벨의 신호를 출력하므로 PMOS(P41)는 턴-온되어 노드(A)는 하이레벨로 풀-업 구동된다. 그리고, 래치부(301)는 이러한 노드(A)의 상태를 유지시킴과 아울러 노드(B)로 로우레벨의 신호를 출력한다. 이 때, 오토 리프레쉬 신호(aref)는 로우레벨로 디스에이블되어 있 다.
그리고, 노어게이트(NR42)는 노드(B)로부터 입력되는 신호와 셀프 리프레쉬 신호(sref)를 입력받아 부정논리합 연산을 수행한다. 여기서, 셀프 리프레쉬 신호(sref)는 셀프 리프레쉬 모드 하에서 활성화되는 신호이므로, 아직은 활성되지 않고 로우레벨의 상태에 있다. 따라서, 노어게이트(NR42)는 양측 입력단에 로우레벨의 신호를 입력받아 하이레벨의 제어신호(refb<0>)를 출력한다. 마찬가지로, 제 2 내지 제 4 신호생성부(202~204)도 하이레벨의 제어신호(refb<1>~<3>)를 각각 출력한다. 이에 따라, 제 1 내지 제 4 신호생성부(201~204)로부터의 출력신호를 논리곱 연산하여 출력하는 논리부(210)는 하이레벨의 신호를 출력하므로, 리프레쉬 판단부(200)로부터 출력되는 제어신호(reflagb)는 하이레벨이 된다. 한편, 이 때 아직은 오토 리프레쉬 동작 진입 전이므로, 라스 활성화 보장신호(trasmin)는 로우레벨의 상태에 있다. 이에 따라, 노드(C)는 하이레벨의 상태에 있고, 노드(D)는 도 5에 도시된 바와 같이 로우레벨의 상태에 있으므로, 프리차지 인에이블 신호(sadly<0>)는 로우레벨의 상태에 있다. 상기에서, 라스 활성화 보장신호(trasmin)는 리프레쉬 동작을 위해 로우(row) 액티브 상태가 된 후 프리차지 동작이 수행되기 전까지의 시간인 라스(RAS) 활성화 시간(tRAS)을 보장하기 위하여, 프리차지 동작이 시작되는 시점에 하이레벨로 인에이블되는 신호이다. 그리고, 프리차지 인에이블 신호(sadly<0>)는 리프레쉬 동작 완료 후, 즉 라스(RAS) 활성화 시간(tRAS)이 경과한 후 프리차지 동작을 인에이블시키는 신호이다.
다음으로, 도 5의 타이밍도의 구간 b에서와 같이 반도체 장치의 초기화신호 (pwrup)가 하이레벨로 천이되면, 노어게이트(NR41)는 로우레벨의 두 신호를 입력받아 하이레벨의 신호를 출력하므로, PMOS(P41)는 턴-오프된다. 아직 오토 리프레쉬 동작을 수행하기 전이므로, 오토 리프레쉬 신호(aref)는 로우레벨로 디스에이블되어 있다. 이 때, PMOS(P41)는 턴-오프되더라도, 노드(A)와 노드(B)는 래치부(301)의 동작에 의하여 이전의 레벨을 그대로 유지한다. 따라서, 구간 a에서와 마찬가지로, 제어신호(refb<0>)는 하이레벨의 상태를 유지한다. 그리고, 제 1 내지 제 4 신호생성부(201~204)의 출력신호를 논리곱 연산하여 그 결과를 출력하는 논리부(210)는 하이레벨의 신호를 계속 출력한다. 따라서, 도 2에서, 리프레쉬 판단부(200)로부터 출력되는 제어신호(reflagb)가 하이레벨이므로, 낸드게이트(ND22)는 논리부(100)의 출력신호에 따라 로우 또는 하이레벨의 신호를 출력한다. 라스 아이들 신호(rasidle)는 해당 뱅크가 액티브 상태인지 아닌지를 나타내는 로우 액티브 신호(rast12<0>~<3>)의 레벨에 따라 그 레벨이 결정된다.
다음으로, 도 5의 타이밍도의 구간 c에 이르러 오토 리프레쉬 신호(aref)가 하이레벨로 인에이블되면, NMOS(N41)가 턴-온되어 노드(A)는 로우레벨로 풀-다운 구동된다. 래치부(301)는 이러한 노드(A)의 상태를 유지시킴과 아울러 노드(B)로 하이레벨의 신호를 출력한다. 노어게이트(NR42)는 노드(B)로부터 하이레벨의 신호를 입력받아 로우레벨의 제어신호(refb<0>)를 출력한다. 이에 따라, 제 1 신호생성부(201)의 출력신호를 일측단으로 입력받아 논리곱 연산을 수행하는 논리부(210)는 제 2 내지 제 4 신호생성부(202~204)의 출력신호에 상관없이 로우레벨의 신호를 출력하므로, 리프레쉬 판단부(200)로부터 출력되는 제어신호(reflagb)는 로우레벨이 된다. 도 2에서, 로우레벨의 제어신호(reflagb)가 낸드게이트(ND22)에 입력되므로, 낸드게이트(ND22)는 논리부(100)의 출력신호에 상관없이 하이레벨의 신호를 출력한다.
따라서, 구간 c에서는 라스 아이들 신호(rasidle)는 하나 이상의 뱅크가 액티브 상태에 있다 하더라도 하이레벨로 인에이블된다. 결국, 본 실시예에서는, 비록 각 뱅크가 액티브 상태에 있다 하더라도, 리드 동작나 라이트 동작 등의 실질적인 동작이 수행되지 않는 오토 리프레쉬 동작 모드 하에서는 라스 아이들 신호(rasidle)를 하이레벨로 인에이블시킴으로써, 반도체 장치에서 전류의 불필요한 소모가 발생하지 않도록 한다.
한편, 이 때 아직은 오토 리프레쉬 동작 중이므로, 라스 활성화 보장신호(trasmin)는 로우레벨의 상태에 있다. 이에 따라, 노드(C)는 하이레벨의 상태를 유지하고, 노드(D)도 로우레벨의 상태를 유지하므로, 프리차지 인에이블 신호(sadly<0>)도 로우레벨의 상태를 유지한다.
다음으로, 라스 활성화가 된 이후 라스 활성화 시간(tRAS)가 경과하게 되면, 도 5의 타이밍도의 구간 d와 같이 라스 활성화보장신호(trasmin)가 하이레벨로 천이된다. 이에 따라, 낸드게이트(ND42)는 낸드게이트(ND41)로부터 출력되는 하이레벨의 신호 및 라스 활성화 보장신호(trasmin)를 부정논리곱 연산하여 로우레벨의 신호를 출력한다. 이에 따라, 노드(C)는 로우레벨로 천이되고, 노드(D)는 하이레벨로 천이된다. 그런데 이 때, 노드(D)가 하이레벨로 천이되더라도 지연기(303)는 소정 지연시간 동안은 이전의 로우레벨의 신호를 출력하다가 상기 지연시간이 경과한 후 하이레벨의 신호를 출력한다. 따라서, 노드(D)가 하이레벨로 천이된 후 상기 지연시간이 경과하면 프리차지 인에이블 신호(sadly<0>)는 하이레벨로 천이된다.
그리고, 노어게이트(NR41)는 이렇게 하이레벨로 천이된 프리차지 인에이블 신호(sadly<0>)를 입력받아 로우레벨의 신호를 출력하고, PMOS(P41)는 이에 응답하여 턴-온되어 노드(A)를 하이레벨로 구동한다. 래치부(301)는 이러한 노드(A)의 상태를 유지시킴과 아울러 노드(B)로 로우레벨의 신호를 출력한다. 노어게이트(NR42)는 노드(B)로부터의 로우레벨의 신호와 로우레벨인 셀프 리프레쉬 신호(sref)를 부정논리합 연산하여 하이레벨의 제어신호(refb<0>)를 출력한다. 따라서, 제 1 신호생성부(201)는 오토 리프레쉬 동작이 완료되어 프리차지 동작에 진입하게 되면 하이레벨의 제어신호(refb<0>)를 출력한다. 그리고, 이와 유사한 프로세스에 의하여 제 2 내지 제 4 신호생성부(202~204)도 오토 리프레쉬 동작이 완료 후 하이레벨의 제어신호(refb<1>~refb<3>)를 출력한다.
이에 따라, 도 3에서 논리부(210)는 제 1 내지 제 4 신호생성부(201~204)의 출력신호를 논리곱 연산하여 하이레벨의 신호를 출력하고, 제어신호(reflagb)는 하이레벨이 된다. 그리고, 도 2에서 리프레쉬 판단부(200)로부터 출력되는 제어신호(reflagb)가 하이레벨이므로, 낸드게이트(ND22)는 논리부(100)의 출력신호에 따라 로우 또는 하이레벨의 신호를 출력한다. 결국, 오토 리프레쉬 동작이 완료되면, 오토 리프레쉬 동작이 수행되기 이전과 마찬가지로 라스 아이들 신호(rasidle)는 해당 뱅크가 액티브 상태인지 아닌지를 나타내는 로우 액티브 신호(rast12<0>~<3>)의 레벨에 따라 그 레벨이 결정된다.
이와 같이, 본 실시예에 따른 반도체 장치에서는, 액티브 모드 하에서도 오토 리프레쉬 동작 중인 경우에는 라스 아이들 신호가 하이레벨로 인에이블되도록 함으로써, 반도체 장치의 불필요한 전류 소모를 감소시켜 제품 성능을 향상시키고 양산시 제품의 수율도 향상시킬 수 있다.
한편, 본 실시예에 따른 반도체 장치는 오토 리프레쉬 모드 하에서의 동작과 마찬가지로 셀프 리프레쉬 모드 하에서도 라스 아이들 신호(rasidle)를 하이레벨로 인에이블시켜 불필요한 전류 소모를 억제한다. 이를 자세히 설명하면 다음과 같다.
도 5의 구간 b의 상태에서 셀프 리프레쉬 모드에 진입하면, 셀프 리프레쉬 신호(sref)가 로우레벨에서 하이레벨로 천이된다. 그러면, 도 4에서 노어게이트(NR42)는 하이레벨의 셀프 리프레쉬 신호(sref)에 응답하여 로우레벨의 제어신호(refb<0>)를 출력한다. 이에 따라, 제 1 신호생성부(201)의 출력신호를 일측단으로 입력받아 논리곱 연산을 수행하는 논리부(210)는 제 2 내지 제 4 신호생성부(202~204)의 출력신호에 상관없이 로우레벨의 신호를 출력하므로, 리프레쉬 판단부(200)로부터 출력되는 제어신호(reflagb)는 로우레벨이 된다. 따라서, 셀프 리프레쉬 동작 중에는 라스 아이들 신호(rasidle)는 하나 이상의 뱅크가 액티브 상태에 있다 하더라도 하이레벨로 인에이블된다. 결국, 본 실시예에서는, 비록 각 뱅크가 액티브 상태에 있다 하더라도, 리드 동작나 라이트 동작 등의 실질적인 동작이 수행되지 않는 셀프 리프레쉬 동작 모드 하에서는 라스 아이들 신호(rasidle)를 하이레벨로 인에이블시킴으로써, 반도체 장치에서 전류의 불필요한 소모가 발생하지 않 도록 한다.
그리고, 이후 라스 활성화가 된 이후 라스 활성화 시간(tRAS)이 경과하면 라스 활성화보장신호(trasmin)가 하이레벨로 천이되고, 이에 따라 프리차지 인에이블 신호(sadly<0>)가 하이레벨로 천이되어 프리차지 동작이 수행되는 것은 동일하다.
이와 같이, 본 실시예에 따른 반도체 장치에서는, 액티브 모드 하에서도 오토 리프레쉬 또는 셀프 리프레쉬 동작 중인 경우에는 라스 아이들 신호가 하이레벨로 인에이블되도록 함으로써, 반도체 장치의 불필요한 전류 소모를 감소시켜 제품 성능을 향상시키고 양산시 제품의 수율도 향상시킬 수 있다. 도 6은
이상 설명한 바와 같이, 본 발명에 따른 반도체 장치는 액티브 모드 하에서도 리프레쉬 동작 중인 경우에는 라스 아이들 신호가 인에이블되도록 함으로써, 반도체 장치의 불필요한 전류 소모를 감소시켜 제품 성능을 향상시키고 양산시 제품의 수율도 향상시킬 수 있는 효과가 있다.

Claims (21)

  1. 반도체 장치의 복수의 뱅크 중 해당 뱅크가 액티브 상태임을 나타내는 복수의 제 1 제어신호를 입력받아 논리연산하는 제 1 논리부와;
    상기 복수의 뱅크 중 적어도 하나 이상의 뱅크가 셀프 리프레쉬 동작 또는 오토 리프레쉬 동작 중인 경우 인에이블되는 제 2 제어신호를 출력하는 리프레쉬 판단부와;
    상기 제 1 논리부의 출력신호와 제 2 제어신호를 논리연산하여 반도체 장치의 활성화에 관한 정보를 갖는 제 3 제어신호를 생성하는 제 2 논리부를 포함하여 구성되되,
    상기 제 3 제어신호는 상기 적어도 하나 이상의 뱅크가 액티브 상태에 있다 하더라도 오토 리프레쉬 동작 중이거나 셀프 리프레쉬 동작 중인 경우에는 인에이블되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 3 제어신호는 라스 아이들(RAS idle) 신호인 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 논리부는 상기 복수의 제 1 제어신호를 논리합 연산하여 그 결과를 출력하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 논리부는
    상기 복수의 제 1 제어신호 중 어느 2개를 부정논리합연산하여 그 결과를 출력하는 복수의 노어게이트와,
    상기 복수의 노어게이트의 출력신호를 입력받아 부정 논리곱연산하여 그 결과를 출력하는 낸드게이트를 포함하여 구성되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 2 논리부는 상기 제 1 논리부의 출력신호의 비활성화 또는 상기 제 2 제어신호의 활성화에 응답하여, 상기 제 3 제어신호를 활성화시켜 출력하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 2 논리부는 부정논리곱 연산을 수행하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 리프레쉬 판단부는
    각 해당 뱅크가 셀프 리프레쉬 동작 또는 오토 리프레쉬 동작 중인 경우 인에이블되는 제 4 제어신호를 출력하는 복수의 신호생성부와;
    상기 복수의 신호생성부로부터 출력되는 제 4 제어신호를 논리연산하여 상기 제 2 제어신호를 출력하는 제 3 논리부를 포함하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 신호생성부의 각각은
    제 1 노드를 풀-업 구동하는 풀-업부와;
    오토 리프레쉬 신호에 응답하여 상기 1 노드를 풀-다운 구동하는 풀-다운부와;
    상기 제 1 노드의 신호를 소정 구간 래치시키는 제 1 래치부와;
    상기 제 1 래치부로부터의 출력신호와 셀프 리프레쉬 신호를 입력받아 논리연산하여 상기 제 4 제어신호를 출력하는 제 4 논리부를 포함하여 구성되는 반도체 장치.
  9. 제 8항에 있어서,
    상기 제 1 래치부는 반전래치인 반도체 장치.
  10. 제 8항에 있어서,
    상기 제 4 논리부는 부정 논리합 연산을 수행하는 반도체 장치.
  11. 제 8항에 있어서,
    상기 신호생성부의 각각은
    초기화신호를 버퍼링하는 버퍼와;
    상기 버퍼의 출력신호와 프리차지 인에이블신호를 논리연산하여 그 결과를 상기 풀-업부의 제어게이트에 공급하는 논리소자를 더 포함하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 논리소자는 부정논리합 연산을 수행하는 반도체 장치.
  13. 제 8항에 있어서,
    상기 신호생성부의 각각은
    상기 제 4 제어신호와 라스 활성화 보장신호를 입력받고 2개의 논리소자가 래치로 형성된 제 2 래치부와;
    상기 제 2 래치부의 출력신호를 버퍼링하는 버퍼와;
    상기 버퍼의 출력신호를 소정 구간 지연시키는 지연기와;
    상기 버퍼의 출력신호와 지연기의 출력신호를 논리연산하여 프리차지 인에이블 신호를 출력하는 제 5 논리부를 더 포함하는 반도체 장치.
  14. 제 13항에 있어서,
    상기 제 2 래치부에 포함된 2개의 논리소자는 낸드게이트인 반도체 장치.
  15. 제 13항에 있어서,
    상기 버퍼는 반전 버퍼인 반도체 장치.
  16. 제 13항에 있어서,
    상기 제 5 논리부는 논리곱 연산을 수행하는 반도체 장치.
  17. 제 13항에 있어서,
    상기 신호생성부의 각각은
    초기화신호를 버퍼링하는 버퍼와;
    상기 버퍼의 출력신호와 상기 프리차지 인에이블신호를 논리연산하여 그 결과를 상기 풀-업부의 제어게이트에 공급하는 논리소자를 더 포함하는 반도체 장치.
  18. 제 17항에 있어서,
    상기 논리소자는 부정논리합 연산을 수행하는 반도체 장치.
  19. 제 7 항에 있어서,
    상기 제 4 제어신호는 로우레벨에서 인에이블되는 신호이며, 상기 제 3 논리부는 논리곱 연산을 수행하는 반도체 장치.
  20. 제 19항에 있어서,
    상기 제 3 논리부는
    상기 복수의 제 4 제어신호 중 어느 2개를 부정논리곱연산하여 그 결과를 출력하는 복수의 낸드게이트와,
    상기 복수의 낸드게이트의 출력신호를 입력받아 부정 논리합연산하여 그 결과를 출력하는 노어게이트를 포함하여 구성되는 반도체 장치.
  21. 제 1 항에 있어서,
    상기 제 1 제어신호는 로우 액티브 신호인 반도체 장치.
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