KR100314644B1 - 리페어퓨즈셀의과소거확인회로 - Google Patents

리페어퓨즈셀의과소거확인회로 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 리페어 퓨즈 셀의 과소거 확인 회로에 관한 것이다.
2. 발명이 이루고자하는 기술적 과제
리페어 퓨즈 셀이 소거되었는지를 확인하는 동시에 셀의 문턱 전압을 충분히 낮게 조정할 수 있도록 한다.
3. 발명의 해결 방법의 요지
본 발명은 테스트 모드를 사용하여 모든 리페어 퓨즈 셀을 선택하고 인가된 독출 전압에 따라 각각의 리페어 퓨즈 셀의 상태를 센싱하기 위한 제 1 수단과, 상기 각각의 리페어 퓨즈 셀로부터 센싱된 신호를 논리 조합하여 상기 리페어 퓨즈 셀의 과소거 상태를 판단하기 위한 판단 신호를 생성하는 논리 수단과, 상기 논리 수단의 출력 신호를 독출하기 위한 제 2 수단으로 구성된다.

Description

리페어 퓨즈 셀의 과소거 확인 회로{Overerase certify circuit of repair fuse cell}
본 발명은 리페어 퓨즈 셀(repair fuse cell)의 과소거 확인 회로에 관한 것으로, 특히 모든 퓨즈 셀의 게이트에 0V, 드레인에 일정 전압을 인가한 상태에서 상기 퓨즈 셀에 흐르는 전류를 센싱하여 그 출력을 논리 게이트에 입력하고, 논리 게이트의 출력을 임의의 입출력 패드를 통해 독출하므로써 퓨즈 셀의 과소거 상태를 확인하는 리페어 퓨즈 셀의 과소거 확인 방법 및 그 회로에 관한 것이다.
리페어 퓨즈 셀을 프로그램하므로써 불량 셀을 리페어할 수 있다. 이때 초기 퓨즈 셀은 소거된 상태이어야 하고 셀의 문턱 전압 역시 충분한 마진을 가지고 낮게 조정되어야 한다. 만약, 초기 퓨즈 셀이 소거된 상태가 아니고 프로그램된 상태라면 리페어가 필요없는 셀임에도 불구하고 퓨즈 셀이 프로그램되었기 때문에 리페어될 것이다. 따라서 원하지 않는 리페어가 될 것이고, 리페어할 수 있는 여분의 셀이 감소되는 손실이 발생한다.
한편, 여러 가지 악조건 테스트중에 발생할 수 있는 퓨즈 셀의 전하 이득(charge gain)에 의한 프로그램으로 메인 어레이 셀(main array cell)과는 다른 동작을 하는 여분의 리페어용 셀이 액세스(access)됨으로써 불량을 야기하는 문제를 제거하기 위해 초기 퓨즈 셀의 문턱 전압을 충분히 낮추어야 한다. 따라서, 테스트 초기에 리페어용 퓨즈 셀을 소거 상태로 만들어야 하며 그 문턱 전압 역시 낮게 조정되어야 한다. 이를 위해 퓨즈 셀이 소거되었는지를 확인하는 회로가 필요하며 동시에 셀 문턱 전압을 충분히 낮게 조정하는 회로가 필요하다.
따라서, 본 발명은 리페어 퓨즈 셀이 소거되었는지를 확인하는 동시에 셀의 문턱 전압을 충분히 낮게 조정할 수 있는 리페어 퓨즈 셀의 과소거 확인 회로를 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위한 본 발명은 테스트 모드를 사용하여 모든 리페어 퓨즈 셀을 선택하고 인가된 독출 전압에 따라 각각의 리페어 퓨즈 셀의 상태를 센싱하기 위한 제 1 수단과, 상기 각각의 리페어 퓨즈 셀로부터 센싱된 신호를 논리 조합하여 상기 리페어 퓨즈 셀의 과소거 상태를 판단하기 위한 판단 신호를 생성하는 논리 수단과, 상기 논리 수단의 출력 신호를 독출하기 위한 제 2 수단을 포함하여 이루어진 것을 특징으로 한다.
도 1은 본 발명이 적용되는 퓨즈 셀 블록과 그 주변 회로의 관계를 도시한 블록도.
도 2는 도 1의 파워업 리셋 회로 및 리페어 데이터 센싱 지연 회로의 상세 회로도.
도 3은 도 2에 인가되는 각 신호의 파형을 도시한 파형도.
도 4는 도 1의 기준 전압 발생기의 상세 회로부.
도 5는 도 1의 퓨즈 셀 게이트 바이어스 제어 신호 발생기의 상세 회로도.
도 6은 도 1의 퓨즈 셀 드레인 바이어스 제어 신호 발생기의 상세 회로도.
도 7은 퓨즈 셀 리셋 신호의 발생을 위한 신호의 조합을 설명하기 위한 회로도.
도 8은 도 1의 퓨즈 셀 게이트 바이어스 제어 디코더의 상세 회로도.
도 9는 본 발명에 따른 리페어 퓨즈 셀의 과소거 확인 회로의 상세 회로도.
<도면의 주요 부분에 대한 부호 설명>
1 : 파워업 리셋 회로
2 : 리페어 데이터 센싱 지연 회로
3 : 기준 전압 발생기
4 : 퓨즈 셀 게이트 바이어스 제어 신호 발생기
5 : 퓨즈 셀 드레인 바이어스 제어 신호 발생기
6 : 퓨즈 셀 게이트 바이어스 제어 디코더
7A 내지 7N : 제 1 내지 제 N 퓨즈 셀 블록
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명이 적용되는 퓨즈 셀 블록과 그 주변 회로와의 관계를 도시한 블록도이다.
파워업 리셋 회로(power up reset circuit)(1)는 전원 전압(VCC)인 인가되어 어느 순간에 이르면 리셋 신호(RST)를 발생하고, 리셋 신호(RST)가 인버터에 의해 반전된 리셋 신호(RSTb)가 출력되어 리페어 데이터 센싱 지연 회로(repair data sensing delay circuit)(2) 및 퓨즈 셀 블록(7A 내지 7N)으로 입력된다. 본 발명에 따른 리페어 퓨즈 셀의 과소거 확인 회로는 퓨즈 셀 블록(7A 내지 7N)내에 위치한다.
리페어 데이터 센싱 지연 회로(2)는 파워업 리셋 회로(1)로부터 출력된 리셋 신호(RST) 및 반전된 리셋 신호(RSTb), 기준 전압 발생기(reference voltage generator)(3)로부터 출력된 기준 전압(VREF), 퓨즈 셀 게이트 바이어스 제어 디코더(fuse cell gate bias control decoder)(6)로부터 출력된 퓨즈 셀 게이트 신호(CGATE)를 입력하여 기준 퓨즈 셀 신호(REFCAMb)를 출력한다.
기준 전압 발생기(3)는 리페어 데이터 센싱 지연 회로(2)로부터 출력된 기준 퓨즈 셀 신호(REFCAMb)를 입력하고 기준 전압(VREF)을 발생하여 리페어 데이터 센싱 지연 회로(2) 및 퓨즈 셀 블록(7A 내지 7N)으로 입력한다.
퓨즈 셀 게이트 바이어스 제어 신호 발생기(fuse cell gate bias control signal generator)(4)는 독출 전압과 프로그램 전압을 인가하는 제 1 전원(VPPIN) 및 셀 프로그램 인에이블 신호(TPGMCEN)를 입력하고 퓨즈 셀 리셋 신호(XRST)를 발생하여 퓨즈 셀 게이트 바이어스 제어 디코더(6)로 입력되도록 한다.
퓨즈 셀 드레인 바이어스 제어 신호 발생기(fuse cell drain bias control signal generator)(5)는 독출 전압과 프로그램 전압을 인가하는 제 2 전원(VPPIY) 및 셀 프로그램 인에이블 신호(TPGMCEN)를 입력하여 퓨즈 셀 선택 신호(TCSEL)를 발생하고, 이를 리페어 데이터 센싱 지연 회로(2) 및 퓨즈 셀 블록(7A 내지 7N)으로 입력되도록 한다.
퓨즈 셀 게이트 바이어스 제어 디코더(6)는 프로그램 및 독출 전압을 인가하는 제 3 전원(VPPX), 디코더 신호(XPREA) 및 소거 전압을 공급하는 제 4 전원(VEEX), 그리고 퓨즈 셀 리셋 신호(XRST)를 입력하여 퓨즈 셀 게이트 신호(CGATE)를 발생하고, 이를 리페어 데이터 센싱 지연 회로(2) 및 퓨즈 셀 블록(7A 내지 7N)으로 출력한다. 프로그램 및 독출 바이어스 인에이블 신호인 디코더 신호(XPREA)는 셀 소거 인에이블 신호(TERACEN), 퓨즈 셀 검증 신호(TCAMVERIFYr) 및 기준 퓨즈 셀 신호(REFCAMb)가 NOR 게이트에 의해 논리 조합된 신호이다.
퓨즈 셀 블록(7A 내지 7N)은 본 발명에 따른 리페어 퓨즈 셀의 과소거 확인 회로를 포함하고 있으며, 상기와 같이 다수의 신호를 입력하여 셀의 상태를 검증한 후 그 결과를 출력한다.
도 2는 도 1의 파워업 리셋 회로 및 리페어 데이터 센싱 지연 회로의 상세 회로도로서, 다음과 같이 구성된다.
리페어 데이터 센싱 지연 회로(2)의 제 1 NMOS 트랜지스터(N1)는 래치 회로(11)와 제 2 NMOS 트랜지스터(N2) 사이에 접속되어 파워업 리셋 회로(1)로부터 출력된 반전된 리셋 신호(RSTb)에 의해 동작된다. 제 1 PMOS 트랜지스터(P1)는 전원 단자와 래치 회로(11) 사이에 접속되어 반전된 리셋 신호(RSTb)에 의해 동작된다. 제 1 NMOS 트랜지스터(N1)와 퓨즈 셀(M1) 사이에 접속되어 기준 전압 발생기(3)로부터 발생된 기준 전압(VREF)에 의해 동작된다. 퓨즈 셀(M1)은 제 2 NMOS 트랜지스터(N2)와 접속되어 게이트 단자로 퓨즈 셀 게이트 신호(CGATE)가 입력되고, 드레인 단자로 제 5 전원(VSSC)이 입력된다. 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1) 사이에 접속된 제 3 및 제 4 인버터(I3 및 I4)로 이루어진 래치 회로(11)는 입력되는 데이터를 래치한다. 래치 회로(11)와 접지 단자(VSS) 사이에 접속된 제 3 NMOS 트랜지스터(N3)는 파워업 리셋 회로(1)로부터 출력된 리셋 신호(RST)에 의해 동작된다. 래치 회로(11)에 래치된 데이터는 제 5 인버터(I5) 및 제 1 캐패시터(C1), 제 6 인버터(I6) 및 제 2 캐패시터(C2)로 이루어진 2단의 RC 지연 회로에 의해 일정 시간 지연된 후 기준 전압 발생기(3)로 입력된다(기준 퓨즈 셀 신호(REFCAMb)).
상기와 같이 구성되는 리페어 데이터 센싱 지연 회로의 구동 방법을 도 3의 각 신호의 파형도를 참조하여 설명한다.
도 3의 T1 구간에서와 같이 파워업시, 즉 전원 전압(VCC)이 인가되어 어느 순간에 이르면 파워업 리셋 회로(1)로부터 리셋 신호(RST)가 발생된다. 리셋 신호(RST)가 제 2 인버터(I2)를 통해 로우 상태로 반전되어(RSTb) 제 1 NMOS 트랜지스터(N1) 및 제 1 PMOS 트랜지스터(P1)의 게이트로 인가된다. 따라서, 제 1 NMOS 트랜지스터(N1)는 턴오프되고, 제 1 PMOS 트랜지스터(P1)는 턴온된다. 이때, 퓨즈 셀(M1)은 초기의 소거 상태를 유지하기 때문에 턴온된 제 1 PMOS 트랜지스터(P1)를 통해 전원 전압(VCC)이 인가되어 제 1 노드(Q1)는 하이 상태를 유지된다. 하이 상태의 제 1 노드(Q1)의 전위는 래치 회로(11)의 제 3 인버터(I3)를 통해 로우 상태로 반전되므로 제 2 노드(Q2)는 로우 상태로 된다. 그런데, 하이 상태의 리셋 신호(RST)에 의해 제 3 NMOS 트랜지스터(N3)가 턴온되어 제 2 노드(Q2)의 전위는 로우 상태를 유지한다. 로우 상태의 제 2 노드(Q2)의 전위는 제 5 인버터(I5) 및 제 1 캐패시터(C1), 제 6 인버터(I6) 및 제 2 캐패시터(C2)의 2단의 RC 지연 회로를 통해 일정 시간 지연되어 로우 상태로 출력된다. 이 신호가 기준 퓨즈 셀 신호(REFCAMb)로 기준 전압 발생기(3)로 입력되어 기준 전압(VREF)를 발생시켜 제 2 NMOS 트랜지스터(N2)의 게이트로 입력되도록 한다. 또한, 퓨즈 셀(M1)의 게이트에 입력되는 퓨즈 셀 게이트 신호(CGATE) 역시 전원 전압(VCC)가 인가됨에 따라 그 전위가 상승한다.
도 3의 T2 구간에서와 같이 전원 전압(VCC)이 계속적으로 인가되고, 파워업 리셋 회로(1)에서 리셋 동작을 정지하여 리셋 신호(RST)가 로우 상태로 되면, 제 2 인버터(I2)를 통해 반전된 리셋 신호(RSTb)는 계속적으로 상승하게 된다. 반전된 리셋 신호(RSTb)는 제 1 NMOS 트랜지스터(N1)를 턴온시키게 되고, 제 1 PMOS 트랜지스터(P1)를 턴오프시킨다. 따라서, 제 1 노드(Q1)는 하이 상태에서 로우 상태로 반전되고 RC 지연 회로를 통해 일정 시간 지연되어 하이 상태로 출력된다. 이 신호가 기준 퓨즈 셀 신호(REFCAMb)로 기준 전압 발생기(3)에 입력되어 계속적으로 상승하는 기준 전압(VREF)을 제거하고 제 2 NMOS 트랜지스터(N2)의 게이트로 입력되도록 하여 제 2 NMOS 트랜지스터(N2)를 턴오프시킨다. 또한, 퓨즈 셀(M1)의 게이트에 입력되는 퓨즈 셀 게이트 신호(CGATE) 역시 전원 전압(VCC)이 인가됨에 따라 그 전위가 상승하다가 기준 퓨즈 셀 신호(REFCAMb)를 받아 신호가 로우로 되어 센싱을 중단시킨다.
도 3의 T3 구간 및 T4 구간에서는 모든 리페어 셀의 센싱이 끝난 구간이 되며 따라서 파워업 초기에만 센싱이 이루어지는 본 발명의 장점이 있다.
도 4는 도 1의 기준 전압 발생기의 상세 회로도로서, 다음과 같이 구성된다.
제 1 인버터(I11)는 리페어 데이터 센싱 지연 회로(2)로부터 출력된 기준 퓨즈 셀 신호(REFCAMb)를 반전시킨다. NOR 게이트(NOR1)는 제 1 인버터(I11)의 출력 신호와 퓨즈 셀 검증 신호(TCAMVERIFYr)를 논리 조합한다. 제 1 PMOS 트랜지스터(P11)는 전원 단자와 제 2 PMOS 트랜지스터(P2) 사이에 접속되어 NOR 게이트(NOR)의 출력 신호에 따라 동작한다. 제 2 PMOS 트랜지스터(P12)는 제 1 PMOS 트랜지스터(P11) 및 출력 노드(Q11) 사이에 접속되어 출력 노드(Q11)의 전위에 따라 동작한다. 제 1 NMOS 트랜지스터(N11)는 출력 노드(Q11)와 제 2 NMOS 트랜지스터(N12) 사이에 접속되어 출력 노드(Q11)의 전위에 따라 동작된다. 제 2 NMOS 트랜지스터(N12)는 제 1 NMOS 트랜지스터(N11)와 접지 단자(VSS) 사이에 접속되어 제 1 NMOS 트랜지스터(N11)을 통해 흐르는 전위에 따라 동작된다. 제 3 NMOS 트랜지스터(N13)는 출력 노드(Q11)와 접지 단자(VSS) 사이에 접속되어 NOR 게이트(NOR1)의 출력 신호에 따라 동작된다.
상기와 같이 구성되는 기준 전압 발생기의 구동 방법을 설명하면 다음과 같다.
리페어 데이터 센싱 지연 회로(2)로부터 출력된 기준 퓨즈 셀 신호(REFCAMb)가 로우 상태로 인가되어 제 1 인버터(I11)를 통해 하이 상태로 NOR 게이트(NOR1)로 인가된다. 하이 상태의 신호가 입력된 NOR 게이트(NOR1)의 다른 하나의 입력 단자로 로우 상태의 퓨즈 셀 검증 신호(TCAMVERIFYr)가 입력되어 로우 상태의 신호가 출력된다. 로우 상태의 신호에 의해 제 1 PMOS 트랜지스터(P11)가 턴온되고, 제 3NMOS 트랜지스터(N13)가 턴오프된다. 따라서, 제 1 PMOS 트랜지스터(P11), 제 2 PMOS 트랜지스터(P12), 제 1 NMOS 트랜지스터(N11) 및 제 2 NMOS 트랜지스터(N12)가 다이오드 턴온되어 일정한 전압 Vref(Vcc divide된 전압)를 출력하게 된다.
리페어 데이터 센싱 지연 회로(2)로부터 출력된 기준 퓨즈 셀 신호(REFCAMb)가 하이 상태로 인가되어 제 1 인버터(I11)를 통해 로우 상태로 NOR 게이트(NOR1)로 인가된다. 로우 상태의 신호가 입력된 NOR 게이트(NOR1)의 다른 하나의 입력 단자로 로우 상태의 퓨즈 셀 검증 신호(TCAMVERIFYr)가 입력되어 하이 상태의 신호가 출력된다. 하이 상태의 신호에 의해 제 1 PMOS 트랜지스터(P11)가 턴오프되고, 제 3 NMOS 트랜지스터(N13)가 턴온되어 출력 노드(Q11)의 전위는 접지 전압을 유지하게 되고, 이 전압이 기준 전압(VREF)으로 출력된다.
퓨즈 셀의 테스트를 시작할 경우, 즉 퓨즈 셀 검증 신호(TCAMVERIFYr)가 하이 상태로 인가될 경우의 동작은 다음과 같다. 리페어 데이터 센싱 지연 회로(2)로부터 출력된 기준 퓨즈 셀 신호(REFCAMb)가 로우 상태로 인가되어 제 1 인버터(I11)를 통해 하이 상태로 NOR 게이트(NOR1)로 인가된다. 하이 상태의 신호가 입력된 NOR 게이트(NOR1)의 다른 하나의 입력 단자로 하이 상태의 퓨즈 셀 검증 신호(TCAMVERIFYr)가 입력되어 로우 상태의 신호가 출력된다. 로우 상태의 신호에 의해 제 1 PMOS 트랜지스터(P11)가 턴온되고, 제 3 NMOS 트랜지스터(N13)가 턴오프된다. 턴온된 제 1 PMOS 트랜지스터(P11)을 통해 전원 전압(VCC)이 인가된다. 따라서, 상승하는 전원 전압을 풀업 PMOS 트랜지스터와 풀다운 NMOS 트랜지스터의 사이즈 비율로 분배한 전압이 기준 전압(Vref)으로 출력된다.
리페어 데이터 센싱 지연 회로(2)로부터 출력된 기준 퓨즈 셀 신호(REFCAMb)가 하이 상태로 인가되어 제 1 인버터(I11)를 통해 로우 상태로 NOR 게이트(NOR1)로 인가된다. 로우 상태의 신호가 입력된 NOR 게이트(NOR1)의 다른 하나의 입력 단자로 하이 상태의 퓨즈 셀 검증 신호(TCAMVERIFYr)가 입력되어 로우 상태의 신호가 출력된다. 로우 상태의 신호에 의해 제 1 PMOS 트랜지스터(P11)가 턴온되고, 제 3 NMOS 트랜지스터(N13)가 턴오프된다. 턴온된 제 1 PMOS 트랜지스터(P11)을 통해 전원 전압(VCC)이 인가된다.
상기에서 기술한 바와 같이 퓨즈 셀의 테스트를 시작할 경우, 즉 퓨즈 셀 검증 신호(TCAMVERIFYr)가 하이 상태로 인가되면 리페어 데이터 센싱 지연 회로(2)에서 출력되는 기준 퓨즈 셀 신호(REFCAMb) 신호에 관계없이 일정 전위의 기준 전압(VREF)를 출력한다. 한편, 퓨즈 셀의 테스트를 실시하지 않을 경우 로우 상태의 기준 퓨즈 셀 신호(REFCAMb)가 로우 상태로 인가될 경우에만 일정 전위의 기준 전압(VREF)을 발생한다.
도 5는 퓨즈 셀 게이트 바이어스 제어 신호 발생기의 상세 회로도로서, 다음과 같이 구성된다.
제 1 PMOS 트랜지스터(P21)는 독출 및 프로그램 전압을 인가하는 제 1 전원(VPPIN)과 제 1 노드(Q21) 사이에 접속되며, 제 2 노드(Q22)의 전위에 따라 동작된다. 제 2 PMOS 트랜지스터(P22)는 제 1 전원(VPPIN)과 제 2 노드(Q22) 사이에 접속되며, 제 1 노드(Q21)의 전위에 따라 동작된다. 제 1 노드(Q21)와 제 1 NMOS 트랜지스터(N21) 사이에 접속된 제 3 NMOS 트랜지스터(N23) 및 제 2 노드(Q22)와 제 2 NMOS 트랜지스터(N22) 사이에 접속된 제 4 NMOS 트랜지스터(N24)는 전원 전압(VCC)이 게이트 단자에 인가되어 항상 턴온 상태를 유지한다. 제 1 NMOS 트랜지스터(N21)는 제 3 NMOS 트랜지스터(N23)와 접지 단자(VSS) 사이에 접속되어 셀 프로그램 인에이블 신호(TPGMCEN)에 따라 동작된다. 제 2 NMOS 트랜지스터(N22)는 제 4 NMOS 트랜지스터(N24)와 접지 단자(VSS) 사이에 접속되어 제 1, 제 2 및 제 3 인버터(I21, I22 및 I23)를 통해 반전 지연된 셀 프로그램 인에이블 신호(TPGMCEN)에 따라 동작된다. 이에 의해 출력되는 신호는 셀 리셋 신호(XRST)로서 퓨즈 셀 게이트 바이어스 제어 디코더(6)로 입력된다.
상기와 같이 구성되는 퓨즈 셀 게이트 바이어스 제어 신호 발생기의 구동 방법을 설명하면 다음과 같다.
먼저, 제 3 및 제 4 NMOS 트랜지스터(N23 및 N24)는 각각의 게이트 단자에전원 전압(VCC)이 인가되어 항상 턴온 상태를 유지한다. 이 상태에서 셀을 프로그램하기 위해 제 1 및 제 2 인버터(I21 및 I22)를 통해 셀 프로그램 인에이블 신호(TPGMCEN)가 하이 상태로 인가되면, 제 1 NMOS 트랜지스터(N21)를 턴온시키고, 제 3 인버터(I23)를 통해 로우 상태로 반전되어 제 2 NMOS 트랜지스터(N22)를 턴오프시킨다. 따라서, 제 1 노드(Q21)는 로우 상태의 전위를 유지하게 되어 제 2 PMOS 트랜지스터(P22)를 턴온시켜 제 1 전원(VPPIN)이 공급되어 제 2 노드(Q22)는 하이 상태를 유지하게 된다. 하이 상태를 유지하는 제 2 노드(Q22)의 전위에 의해 제 1 PMOS 트랜지스터(P21)는 턴오프되고, 하이 상태를 유지하는 제 2 노드(Q22)의 전위가 셀 리셋 신호(XRST)로 퓨즈 셀 바이어스 제어 디코더(6)로 출력된다. 그런데, 셀을 프로그램할 경우 셀 리셋 신호(XRST)는 펌핑 전압(VPPI)의 전위로 인가되기 때문에 제 1 전원(VPPIN)은 프로그램시 펌핑 전압(VPPI)을 공급해야 한다.
제 3 및 제 4 NMOS 트랜지스터(N23 및 N24)는 각각의 게이트 단자에 전원 전압(VCC)이 인가되어 항상 턴온 상태를 유지한다. 이 상태에서 셀을 독출 또는 소거하기 위해 제 1 및 제 2 인버터(I21 및 I22)를 통해 셀 프로그램 인에이블 신호(TPGMCEN)가 로우 상태로 인가되면, 제 1 NMOS 트랜지스터(N21)를 턴오프시키고, 제 3 인버터(I23)를 통해 하이 상태로 반전되어 제 2 NMOS 트랜지스터(N22)를 턴온시킨다. 따라서, 제 2 노드(Q22)는 로우 상태의 전위를 유지하게 되어 제 1 PMOS 트랜지스터(P21)를 턴온시켜 제 1 전원(VPPIN)이 공급되어 제 1 노드(Q21)는하이 상태를 유지하게 된다. 하이 상태를 유지하는 제 1 노드(Q21)의 전위에 의해 제 2 PMOS 트랜지스터(P22)는 턴오프되고, 로우 상태를 유지하는 제 2 노드(Q22)의 전위가 셀 리셋 신호(XRST)로 퓨즈 셀 바이어스 제어 디코더(6)로 출력된다.
도 6은 퓨즈 셀 드레인 바이어스 제어 신호 발생기의 상세 회로도로서, 다음과 같이 구성된다.
제 1 PMOS 트랜지스터(P31)는 독출 및 프로그램 전압을 인가하는 제 2 전원(VPPY)과 제 1 노드(Q31) 사이에 접속되며, 제 2 노드(Q32)의 전위에 따라 동작된다. 제 2 PMOS 트랜지스터(P32)는 제 2 전원(VPPY)과 제 2 노드(Q32) 사이에 접속되며, 제 1 노드(Q31)의 전위에 따라 동작된다. 제 1 노드(Q31)와 제 1 NMOS 트랜지스터(N31) 사이에 접속된 제 3 NMOS 트랜지스터(N33) 및 제 2 노드(Q32)와 제 2 NMOS 트랜지스터(N32) 사이에 접속된 제 4 NMOS 트랜지스터(N34)는 전원 전압(VCC)이 게이트 단자에 인가되어 항상 턴온 상태를 유지한다. 제 1 NMOS 트랜지스터(N31)는 제 3 NMOS 트랜지스터(N33)와 접지 단자(VSS) 사이에 접속되어 제 1 및 제 2 인버터(I31 및 I32)에 의해 셀 프로그램 인에이블 신호(TPGMCEN)에 따라 동작된다. 제 2 NMOS 트랜지스터(N32)는 제 4 NMOS 트랜지스터(N34)와 접지 단자(VSS) 사이에 접속되어 제 1, 제 2 및 제 3 인버터(I31, I32 및 I33)를 통해 반전 지연된 셀 프로그램 인에이블 신호(TPGMCEN)에 따라 동작된다. 이에 의해 출력되는 신호는 퓨즈 셀 선택 신호(TCSEL)로서 퓨즈 셀 블록(7A 내지 7N)내의 본 발명에 따른 리페어 퓨즈 셀의 과소거 확인 회로로 입력된다.
상기와 같이 구성되는 퓨즈 셀 드레인 바이어스 제어 신호 발생기의 구동 방법을 설명하면 다음과 같다.
먼저, 제 3 및 제 4 NMOS 트랜지스터(N33 및 N34)는 각각의 게이트 단자에 전원 전압(VCC)이 인가되어 항상 턴온 상태를 유지한다. 이 상태에서 셀을 프로그램하기 위해 제 1 및 제 2 인버터(I31 및 I32)를 통해 셀 프로그램 인에이블 신호(TPGMCEN)가 하이 상태로 인가되면, 제 1 NMOS 트랜지스터(N31)를 턴온시키고, 제 3 인버터(I33)를 통해 로우 상태로 반전되어 제 2 NMOS 트랜지스터(N32)를 턴오프시킨다. 따라서, 제 1 노드(Q31)는 로우 상태의 전위를 유지하게 되어 제 2 PMOS 트랜지스터(P32)를 턴온시켜 제 3 전원(VPPY)이 공급되어 제 2 노드(Q32)는 하이 상태를 유지하게 된다. 하이 상태를 유지하는 제 2 노드(Q32)의 전위에 의해 제 1 PMOS 트랜지스터(P31)는 턴오프되고, 하이 상태를 유지하는 제 2 노드(Q32)의 전위가 퓨즈 셀 선택 신호(TCSEL)로 리페어 퓨즈 셀의 과소거 확인 회로로 입력된다.
제 3 및 제 4 NMOS 트랜지스터(N33 및 N34)는 각각의 게이트 단자에 전원 전압(VCC)이 인가되어 항상 턴온 상태를 유지한다. 이 상태에서 셀을 독출 또는 소거하기 위해 제 1 및 제 2 인버터(I31 및 I32)를 통해 셀 프로그램 인에이블 신호(TPGMCEN)가 로우 상태로 인가되면, 제 1 NMOS 트랜지스터(N31)를 턴오프시키고, 제 3 인버터(I33)를 통해 하이 상태로 반전되어 제 2 NMOS 트랜지스터(N32)를턴온시킨다. 따라서, 제 2 노드(Q32)는 로우 상태의 전위를 유지하게 되어 제 1 PMOS 트랜지스터(P31)를 턴온시켜 제 1 전원(VPPY)이 공급되어 제 1 노드(Q31)는 하이 상태를 유지하게 된다. 하이 상태를 유지하는 제 1 노드(Q31)의 전위에 의해 제 2 PMOS 트랜지스터(P32)는 턴오프되고, 로우 상태를 유지하는 제 2 노드(Q32)의 전위가 퓨즈 셀 선택 신호(TCSEL)로 리페어 퓨즈 셀의 과소거 확인 회로로 입력된다.
도 7은 퓨즈 셀 리셋 신호(XRST)를 생성하기 위해 셀 소거 인에이블 신호(TERACEN), 퓨즈 셀 검증 신호(TCAMVERIFYr) 및 기준 퓨즈 셀 신호(REFCAMb)를 NOR 게이트(NOR3)에서 논리 조합하는 것을 보여주고 있다.
도 8은 퓨즈 셀 게이트 바이어스 제어 디코더의 상세 회로도로서, 다음과 같이 구성된다.
제 1 PMOS 트랜지스터(P41)는 제 3 전원(VPPX)과 제 1 노드(Q41) 사이에 접속되며, 퓨즈 셀 리셋 신호(XRST)에 따라 동작된다. 제 2 PMOS 트랜지스터(P42)는 제 3 전원(VPPX)과 제 1 노드(Q41) 사이에 접속되며 출력 단자(CGATE)의 전위에 따라 동작된다. 제 3 PMOS 트랜지스터(P43)는 제 3 전원(VPPX)과 출력 단자(CGATE) 사이에 접속되며 제 1 노드(Q41)의 전위에 따라 동작된다. 제 1 NMOS 트랜지스터(N41)는 제 1 노드(Q41)와 접지 단자(VSS) 사이에 접속되며 디코더신호(XPREA)에 따라 동작된다. 트리플 웰 NMOS 트랜지스터인 제 2 NMOS 트랜지스터(N42)는 제 4 전원(VEEX)과 출력 단자(CGATE) 사이에 접속되며 전원 전압(VCC)과 제 4 전원(VEEX)에 따라 동작된다. 출력 단자로 출력되는 신호는 퓨즈 셀 게이트 신호(CGATE)이다.
상기와 같이 구성되는 퓨즈 셀 게이트 바이어스 제어 디코더의 구동 바이어스 조건은 [표 1]과 같으며, 이를 이용하여 그 구동 방법을 설명하면 다음과 같다.
프로그램 소거 독출 퓨즈 셀 검증
VPPX VPPI 2V VCC VCC
XRST VPPI 0V 0V 0V
VNWELL VCC VCC VCC VCC
XPREA VCC 0V VCC또는 0V 0V
VEEX 0V -9V 0V 0V
CGATE VPPI -9V VCC 0V
먼저, 프로그램 모드의 동작을 설명하면, 제 3 전원(VPPX)은 포지티브 펌프(Positive pump)가 펌핑 동작을 수행하여 포지티브 펌핑 전압(VPPI) 레벨을 유지한다. 퓨즈 셀 리셋 신호(XRST)는 0V 전압 레벨에서 포지티브 펌프가 펌핑 동작을 수행하여 포지티브 펌핑 전압(VPPI) 레벨까지 상승된다. 제 4 전원(VEEX)은 접지 전압(Vss)인 0V 전압을 유지한다. 또한, 디코더 신호(XPREA) 및 N웰 전압(VNWELL)은 전원 전압(VCC) 레벨을 유지하므로, 즉 퓨즈 셀 게이트 신호(CGATE)는 펌핑 전압(VPPI) 레벨을 유지한다.
퓨즈 셀 리셋 신호(XRST)로부터 공급된 펌핑 전압(VPPI)에 의해 제 1 PMOS 트랜지스터(P41)는 턴오프된다. 하이 상태의 디코더 신호(XPREA)가 제 1 NMOS 트랜지스터(N41)를 턴온시켜 접지 단자로 경로가 형성되므로 제 1 노드(Q41)는 로우 상태로 된다. 제 1 노드(Q41)의 전위를 각각 입력으로 하는 제 3 PMOS 트랜지스터(P43)는 턴온되고, 트리플 웰 NMOS 트랜지스터인 제 2 NMOS 트랜지스터(N42)는 턴오프된다. 그러므로, 출력 단자에 펌핑 전압(VPPI)이 공급되고, 이로 인해 제 2 PMOS 트랜지스터(P42)는 턴오프된다.
소거 모드의 동작을 설명하면, 제 3 전원(VPPX)은 2V의 전압을 유지하고, 퓨즈 셀 리셋 신호(XRST)는 0V의 전압, 제 4 전원(VEEX)은 -9V의 전압을 유지하도록 한다. 또한, 디코더 신호(XPREA)는 0V의 전압, N웰 전압(VNWELL)은 전원 전압(VCC) 레벨을 유지하도록 하여 퓨즈 셀 게이트 신호(CGATE)는 -9V가 유지되도록 한다.
0V의 디코더 신호(XPREA)가 제 1 NMOS 트랜지스터(N41)를 턴오프시키고, 0V의 퓨즈 셀 리셋 신호(XRST)가 제 1 PMOS 트랜지스터(P41)를 턴온시켜 제 1 노드(Q41)는 제 3 전원(VPPX)에 의해 2V의 전압이 공급되어 하이 상태를 유지한다. 하이 상태의 제 1 노드(Q41)의 전위에 의해 제 2 NMOS 트랜지스터(N41)는 턴온되고, 제 3 PMOS 트랜지스터(P41)는 턴오프되어 출력 단자는 제 4 전원(VEEX)에 의해 공급된 -9V의 전위를 유지하게 된다. -9V를 유지하는 출력 단자의 전위에 의해 제 2 PMOS 트랜지스터(P42)가 턴온되어 제 1 노드(Q41)는 하이 상태를 계속 유지하게 된다.
독출 모드시의 동작을 설명하면, 제 3 전원(VPPX)은 전원 전압(VCC)의 전압을 유지하고, 퓨즈 셀 리셋 신호(XRST)는 0V의 전압, 제 4 전원(VEEX)은 0V의 전압을 유지하도록 한다. 또한, 디코더 신호(XPREA)는 전원 전압(VCC) 또는 0V의 전압, N웰 전압(VNWELL)은 전원 전압(VCC) 레벨을 유지하도록 하여 퓨즈 셀 게이트 신호(CGATE)는 전원 전압(VCC)이 유지되도록 한다.
디코더 신호(XPREA)에 의해 전원 전압(VCC)이 공급되어 제 1 NMOS 트랜지스터(N41)는 턴온되고, 0V의 퓨즈 셀 리셋 신호(XRST)에 의해 제 1 PMOS 트랜지스터(P41)가 턴온되어 제 1 노드(Q41)는 로우 상태를 유지한다. 로우 상태의 제 1 노드(Q41)의 전위에 의해 제 2 NMOS 트랜지스터(N42)가 턴오프되고, 제 3 PMOS 트랜지스터(P43)가 턴온되어 출력 단자는 제 3 전원(VPPX)에 의해 공급된 전원 전압(VCC)의 전위를 유지하게 된다. 전원 전압(VCC)을 유지하는 출력 단자의 전위에 의해 제 2 PMOS 트랜지스터(P42)가 턴오프되어 제 1 노드(Q41)은 로우 상태를 계속 유지하게 된다.
퓨즈 셀 검증 모드시의 동작을 설명하면, 제 3 전원(VPPX)은 전원 전압(VCC)을 유지하고, 퓨즈 셀 리셋 신호(XRST)는 0V의 전압, 제 4 전원(VEEX)은 0V의 전압을 유지하도록 한다. 또한, 디코더 신호(XPREA)는 0V의 전압, N웰 전압(VNWELL)은 전원 전압(VCC) 레벨을 유지하도록 하여 퓨즈 셀 게이트 신호(CGATE)는 0V가 유지되도록 한다.
0V의 디코더 신호(XPREA)에 의해 제 1 NMOS 트랜지스터(N41)가 턴오프되고, 0V의 퓨즈 셀 리셋 신호(XRST)에 의해 제 1 PMOS 트랜지스터(P41)가 턴온되어 제 1 노드(Q41)는 제 3 전원(VPPX)에 의해 전원 전압(VCC)이 인가되어 하이 상태를 유지한다. 하이 상태의 제 1 노드(Q41)의 전위에 의해 제 2 NMOS 트랜지스터(N41)가 턴온되고, 제 3 PMOS 트랜지스터(P41)가 턴오프되어 출력 단자는 제 4 전원(VEEX)에 의해 0V의 전압을 유지하게 된다. 0V의 전압을 유지하는 출력 단자의 전위에 의해 제 2 PMOS 트랜지스터(P42)가 턴온되어 제 1 노드(Q41)는 하이 상태를 계속 유지하게 된다.
도 9는 본 발명에 따른 리페어 퓨즈 셀의 과소거 확인 회로의 회로도로서, 다음과 같이 구성된다.
제 1 NMOS 트랜지스터(N51)는 퓨즈 셀 드레인 바이어스 제어 신호 발생기(5)에서 발생된 퓨즈 셀 선택 신호(TCSEL)에 따라 동작되며, 어드레스 신호(ADDR)를 퓨즈 셀(M2)의 드레인 단자로 공급한다. 제 2 NMOS 트랜지스터(N52)는 래치 회로(21)와 제 3 NMOS 트랜지스터(N53) 사이에 접속되며, 파워업 리셋 회로(1)로부터 발생된 반전된 리셋 신호(RSTb)에 따라 동작된다. 제 3 NMOS 트랜지스터(N53)는 제 2 NMOS 트랜지스터(N52)와 퓨즈 셀(M2) 사이에 접속되며, 게이트 단자로 퓨즈 셀 게이트 신호(CGATE)가 입력되고, 소오스 단자로 제 5 전원(VSSC)이 인가된다. 제 1 PMOS 트랜지스터(P51)는 전원 단자와 래치 회로(21) 사이에 접속되며, 반전된리셋 신호(RSTb) 신호에 따라 동작된다. 래치 회로(21)는 제 1 및 제 2 인버터(I51 및 I52)로 이루어지며, 제 1 PMOS 트랜지스터(P51)와 제 2 NMOS 트랜지스터(N52) 사이에 접속되어 데이터를 래치하는 기능을 한다. 제 4 NMOS 트랜지스터(N54)는 제 1 인버터(I51)의 출력단과 접지 단자(VSS) 사이에 접속되어 리셋 신호(RST)에 따라 동작된다. 제 1 및 제 2 전송 게이트(T1 및 T2)는 래치 회로(21)의 출력 신호가 제 3 인버터(I53)에 의해 반전되어 입력되며, 제 1 전송 게이트(T1)의 PMOS 게이트측과 제 2 전송 게이트(T2)의 NMOS 게이트측으로 퓨즈 셀 검증 신호(TCAMVERIFYr)가 입력되고, 제 1 전송 게이트(T1)의 NMOS 게이트측과 제 2 전송 게이트(T2)의 PMOS 게이트측으로 제 4 인버터(I54)에 의해 반전된 퓨즈 셀 검증 신호(TCAMVERIFYr)가 입력된다. 제 1 전송 게이트(T1)의 출력은 퓨즈 셀 상태 신호(CAMINFO)로 메인 메모리 셀로 입력되어 퓨즈 셀의 상태를 알려준다. 제 2 전송 게이트(T2)의 출력은 페일 어드레스 신호(CAM1 내지 CAMN)와 함께 NOR 게이트(NOR2)로 입력되어 논리 조합된다. NOR 게이트(NOR2)의 출력 신호는 퓨즈 셀 검증 신호(TCAMVERIFYr)와 함께 입출력 패드(31)로 입력되고, 퓨즈 셀 상태 검증 신호(CAMVERINFO)로 과소거 여부를 알려준다.
상기와 같이 구성되는 본 발명에 따른 리페어 퓨즈 셀의 과소거 확인 회로의 구동 방법을 설명하면 다음과 같다.
퓨즈 셀(M2)의 독출 과정을 설명하면, 리페어 데이터 센싱 지연 회로로부터 일정 시간 공급받는 기준 전압(VREF), 퓨즈 셀 게이트 신호(CGATE)의 전위로 제 3NMOS 트랜지스터(N53)과 퓨즈 셀(M2)를 턴온시켜 셀 정보를 센싱한다. 이때 반전된 리셋 신호(RSTb)는 전원 전압(Vcc)를 따라 상승한다. 퓨즈 셀 검증 신호(TCAMVERIFYr)는 로우 상태를 유지하므로써 퓨즈 셀의 정보가 메인 셀로 전송된다. 즉, 파워업시 일정시간(T2) 동안 퓨즈 셀을 독출하게 된다.
셀 프로그램 인에이블 신호(TPGMCEN)에 따라 퓨즈 셀(M2)에 프로그램을 실시한다. 셀 프로그램 인에이블 신호(TPGMCEN)의 발생과 동시에 제 1 전원(VPPIN)과 제 2 전원(VPPIY)를 통해 고전압이 인가되어 퓨즈 셀 게이트 신호(CGATE)는 펌핑 전압(VPPI)의 전위를 유지하게 된다. 또한, 퓨즈 셀 선택 신호(TCSEL)는 펌핑 전압(VPPI)의 전위를 유지하게 되고, 제 5 전원(VSSC)은 0V, 반전된 리셋 신호(RSTb)는 하이 상태(VCC), 기준 전압(VREF)는 0V로 인가된다. 따라서, 리페어하고자 하는 어드레스(ADDR)를 그대로 입력하여 전원 전압(VCC)이 퓨즈 셀(M2)의 드레인 단자로 입력되어 핫 캐리어 인젝션(hot carrior injection)에 의해 프로그램을 실시하게 된다.
셀 소거 인에이블 신호(TERACEN)에 의해 퓨즈 셀(M2)을 소거한다. 셀 소거 인에이블 신호(TERACEN)와 함께 퓨즈 셀 게이트 신호(CGATE)는 -10V의 전위를 유지하며 퓨즈 셀(M2)의 게이트에 인가되고, 소오스 단자에는 제 5 전원(VSSC)에 의해 4V의 전압이 인가된다. 또한, 퓨즈 셀 선택 신호(TCSEL) 및 기준 전압(VREF)은 0V로 인가되어 퓨즈 셀(M2)의 드레인 단자를 플로팅 상태로 만든다. 따라서, FN 터널링을 통해 소오스 단자쪽으로 소거를 실시한다.
이제 본 발명에 따른 과소거 확인 방법에 대해 설명하기로 한다. 과소거 확인은 퓨즈 셀 검증 신호(TCAMVERIFYr)의 발생에 의해 실시된다. 이때, 반전된 리셋 신호(RSTb)는 하이 상태(VCC), 기준 전압(VREF)은 하이 상태(2∼3V)로 인가된다.
로우 상태의 퓨즈 셀 선택 신호(TCSEL)에 의해 제 1 NMOS 트랜지스터(N51)가 턴오프되어 어드레스 신호(ADDS)가 퓨즈 셀(M2)의 드레인 단자로 인가되는 것을 방지한다. 하이 상태의 반전된 리셋 신호(RSTb)에 의해 제 2 NMOS 트랜지스터(N52)가 턴온되고, 하이 상태의 기준 전압(VREF)에 의해 제 3 NMOS 트랜지스터(N53)가 턴온된다. 따라서, 퓨즈 셀(M2)의 드레인 단자에는 전원 전압(VCC)에서 제 2 NMOS 트랜지스터(N52)의 게이트-소오스간 전압(VGS)과 제 2 NMOS 트랜지스터의 문턱 전압만큼 감소된 전압이 인가된다. 이때, 퓨즈 셀(M2)의 게이트 단자에는 0V의 전압이 인가된다. 그런데, 퓨즈 셀(M2)이 과소거되었다면 퓨즈 셀(M2)의 게이트 단자에 0V를 인가하여도 전류는 계속해서 흐를 것이고, 이에 따라 제 1 노드(Q51)의 전위는 로우 상태를 유지하게 된다. 로우 상태를 유지하는 제 1 노드(Q51)의 전위는 래치 회로(21)의 제 1 인버터(I51)를 통해 반전되어 제 2 노드(Q52)는 하이 상태로 된다. 하이 상태의 신호가 제 3 인버터(I53)를 통해 로우 상태로 반전되어 제 1 및 제 2 전송 게이트(T1 및 T2)에 인가된다. 그런데, 퓨즈 셀 검증 신호(TCAMVERIFYr)가 하이 상태로 인가되기 때문에 제 2 전송 게이트(T2)가 턴온되고, 이를 통해 로우 상태의 전위가 NOR 게이트(NOR2)에 인가된다. NOR 게이트(NOR2)에는 상기와 같은 과정에 의해 출력된 각 셀의 상태가 입력된다. 즉, 다수의 페일 어드레스 신호(CAM1 내지 CAMN)가 NOR 게이트(NOR2)에 인가되고, 이 신호중 어느 하나라도 하이 상태로 인가되면 출력은 로우 상태로 되므로 과소거되지 않았음을 판명하게 된다, 만일, 모든 퓨즈 셀이 과소거되면 NOR 게이트(NOR2)의 출력은 하이 상태로 입출력 패드(31)에 입력되고, 입출력 패드(31)에서 모든 퓨즈 셀의 과소거를 판명하여 퓨즈 셀 상태 검증 신호(CAMVERINFO)로 출력한다.
상술한 바와 같이 본 발명에 의하면 테스트 초기에 리페어용 퓨즈 셀의 소거 상태를 검증할 수 있어 여러 단계의 테스트후에나 발견될 수 있는 불량을 조기에 발견하여 조치하므로써 생산 비용을 상당히 절감시킬 수 있다.

Claims (2)

  1. 리페어 퓨즈셀과;
    상기 리페어 퓨즈 셀을 선택하여 어드레스 신호를 상기 리페어 퓨즈 셀의 드레인 단자에 인가하기 위한 스위칭 수단과;
    상기 리페어 퓨즈 셀의 게이트 단자에 소정의 전압을 인가하기 위한 게이트 전압 인가 수단과;
    상기 리페어 퓨즈 셀의 드레인 단자에 소정의 전압을 인가하기 위한 드레인 전압 인가 수단과;
    상기 리페어 퓨즈 셀의 소오스 단자에 소정의 전압을 인가하기 위한 소오스 전압 인가 수단과;
    상기 리페어 퓨즈 셀의 상태 데이터를 일시 저장하기 위한 래치 수단과;
    상기 리페어 퓨즈 셀의 테스트 신호에 따라 상기 래치 수단의 출력 신호를 메인 셀 어레이로 출력하기 위한 제 1 전송 게이트와;
    상기 리페어 퓨즈 셀 테스트 신호에 따라 상기 래치 수단의 출력 신호를 출력하기 위한 제 2 전송 게이트와;
    상기 제 2 전송 게이트를 경유하여 출력된 상기 래치 수단의 출력신호를 논리 조합하여 상기 리페어 퓨즈 셀의 과소거 상태를 판단하기 위한 판단 신호를 생성하는 논리 수단과,
    상기 논리 수단의 출력 신호를 독출하기 위한 제 2 수단을 포함하여 이루어진 것을 특징으로 하는 리페어 퓨즈 셀의 과소거 확인 회로.
  2. 제 1 항에 있어서,
    상기 논리 수단은 NOR 게이트인 것을 특징으로 하는 리페어 퓨즈 셀의 과소거 확인 회로.
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