KR20130123933A - 전기적 퓨즈 럽쳐 회로 - Google Patents

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Abstract

본 기술에 따른 전기적 퓨즈 럽쳐 회로는 각 메모리 셀의 페일 어드레스를 입력받고 테스트 모드 신호 신호 및 리셋 신호에 응답하여 퓨즈 럽쳐 동작을 수행하고 퓨즈 럽쳐 동작을 검증하는 각 메모리 셀의 럽쳐 어드레스 신호를 출력하는 퓨즈 럽쳐 제어 블록; 및 각 메모리 셀의 상기 페일 어드레스 신호 및 각 메모리 셀의 상기 럽쳐 어드레스 신호를 비교하여 퓨즈 럽쳐 동작이 제대로 이루어졌는지 판단하여 퓨즈 럽쳐 동작이 성공한 경우 논리 레벨이 변경되고, 퓨즈 럽쳐 동작이 실패한 경우 퓨즈 럽쳐 동작을 논리 레벨을 유지하는 상기 리셋 신호를 생성하는 럽쳐 검증 판단 블록을 포함한다.

Description

전기적 퓨즈 럽쳐 회로{Electical Fuse Rupture Circuit}
본 발명은 반도체 집적회로에 관한 것으로, 구체적으로 반도체 메모리 장치의 전기적 퓨즈 럽쳐 회로에 관한 것이다.
일반적으로 반도체 메모리 장치의 집적도가 급속도로 증가함에 따라, 하나의 반도체 메모리 장치 내에는 수천만 개 이상의 메모리 셀(Memory Cell)이 구비되고 있다. 이러한 메모리 셀들 중 1 개라도 불량(fail)이 발생하면 해당 반도체 메모리 장치는 원하는 동작을 수행하지 못하게 된다. 하지만, 반도체 메모리 장치의 공정 기술이 발정함에 따라 확률적으로 소량의 메모리 셀에만 불량이 발생하며, 이와 같이 몇 개의 메모리 셀에 발생한 불량으로 인하여 반도체 메모리 장치를 불량품으로 폐기 처분하기에는 제품의 수율(yield)을 고려해 볼 때 매우 비효율적이다. 이를 보완하기 위하여 반도체 메모리 장치 내에는 노말 메모리 셀(Normal Memory Cell) 뿐만 아니라 리던던시 메모리 셀(Redundancy Memory Cell)을 더 구비하고 있으며, 만약 노말 메모리 셀에 불량이 발생하는 경우 이를 리던던시 메모리 셀로 대체하여 사용하고 있다. 이하, 노말 메모리 셀 중 불량이 발생하여 리던던시 메모리 셀로 대체되어야 하는 메모리 셀을 '리페어 대상 메모리 셀'이라 칭하기로 한다.
여기서, 리페어 대상 메모리 셀에 대응하는 어드레스 정보는 리던던시 회로에서 제공되며, 리던던시 회로는 리페어 대상 메모리 셀의 어드레스 정보를 프로그래밍하기 위한 다수의 퓨즈(fuse)를 구비한다. 그래서, 리던던시 회로는 퓨즈에 프로그래밍된 어드레스 정보 즉, 리페어 정보신호를 생성하며, 반도체 메모리 장치는 리페어 정보신호와 읽기 및 쓰기 동작시 인가되는 어드레스 정보를 비교하여 만약, 리페어 대상 메모리 셀이 액세스(Access)되는 경우 리페어 대상 메모리 셀 대신 리던던시 메모리 셀이 액세스 되도록 동작을 수행한다.
리던던시 회로에 구비되는 다수의 퓨즈를 프로그래밍하는 데에는 전기 컷팅 방식 또는 레이저 컷팅 방식 등이 있다. 여기서, 전기 컷팅 방식은 대상 퓨즈에 과전류를 인가하여 컷팅하는 방식이고, 레이저 컷팅 방식은 레이저 빔을 이용하여 컷팅 대상 퓨즈를 블로잉(blowing)한다. 그러나, 레이저를 이용한 물리적인 퓨즈 프로그래밍 방식은 반도체 메모리 장치가 패키지(Package)로 제작되기 전단계인 웨이퍼(Wafer) 상태에서만 실시가 가능하다. 따라서, 패키지 상태에서 불량 메모리 셀을 대체하기 위해서는 레이저 컷팅 방식이 아닌 전기 컷팅 방식을 사용하게 된다. 다시 말해, 패키지 상태에서는 전기 컷팅 방식을 이용하여 퓨즈의 연결상태를 변화시켜서 프로그래밍을 할 수 있다는 것이다.
일반적으로 패키지 테스트에 사용되는 전기 컷팅 방식은 비트 결함(페일) 구제 기술이다. 이러한 패키지 테스트에 사용되는 전기 컷팅 방식은 먼저, 어느 메모리 셀에 비트 결함이 발생했는지 판단한 후 비트 결함이 발생된 셀에 과전류를 인가하여 비트 결함이 발생한 메모리 셀을 컷팅하고, 해당 셀은 리던던시 셀로 대체되어 전류가 통할 수 있도록 한다.
여기서, 비트 결함이 발생된 셀을 컷팅하는 동작을 전기적 퓨즈 럽쳐(Electrical Fuse Rupture) 동작이라고도 한다.
종래에는 외부에서 특정 커맨드를 전기적 퓨즈 럽쳐 동작을 수행하고자 하는 횟수만큼 인가하여 전기적 퓨즈 럽쳐 동작을 수행한다. 그리고 소정 횟수만큼 전기적 퓨즈 럽쳐 동작을 진행한 후에 전기적 퓨즈 퓨즈 럽쳐 동작이 제대로 이루어졌는지 평가한다. 평가 결과 전기적 퓨즈 럽쳐 동작이 제대로 이루어지지 않았을 경우 다시 전기적 퓨즈 럽쳐 동작을 수행한다.
이와 같이 전기적 퓨즈 럽쳐 동작을 수행하기 위해 반복적으로 외부 커맨드를 입력하고 전기적 퓨즈 럽쳐 결과를 평가하는 경우 패키지 테스트 시간이 길어지는 문제점이 있다.
본 발명은 전기적 퓨즈 럽쳐 동작 수행 후 전기적 퓨즈 럽쳐 동작을 평가하고, 평가결과를 반영할 수 있는 반도체 메모리 장치의 전기적 퓨즈 럽쳐 회로를 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 전기적 퓨즈 럽쳐 회로는 각 메모리 셀의 페일 어드레스를 입력받고 테스트 모드 신호 신호 및 리셋 신호에 응답하여 퓨즈 럽쳐 동작을 수행하고 퓨즈 럽쳐 동작을 검증하는 각 메모리 셀의 럽쳐 어드레스 신호를 출력하는 퓨즈 럽쳐 제어 블록; 및 각 메모리 셀의 상기 페일 어드레스 신호 및 각 메모리 셀의 상기 럽쳐 어드레스 신호를 비교하여 퓨즈 럽쳐 동작이 제대로 이루어졌는지 판단하여 퓨즈 럽쳐 동작이 성공한 경우 논리 레벨이 변경되고, 퓨즈 럽쳐 동작이 실패한 경우 퓨즈 럽쳐 동작을 논리 레벨을 유지하는 상기 리셋 신호를 생성하는 럽쳐 검증 판단 블록을 포함한다.
본 발명의 다른 실시예에 따른 전기적 퓨즈 럽쳐 회로는 테스트 모드 신호와 리셋 신호에 응답하여 퓨즈 럽쳐 동작을 수행하기 위한 발진신호를 생성하는 구동부; 복수의 페일 어드레스 신호를 입력받고 상기 발진신호에 응답하여 퓨즈 럽쳐 동작을 수행하고, 각 메모리 셀의 퓨즈 럽쳐 동작을 동작을 검증하기 위한 복수의 럽쳐 어드레스 신호를 출력하는 퓨즈 렵쳐 블록; 및 상기 복수의 페일 어드레스 신호 각각 및 상기 복수의 럽쳐 어드레스 신호 각각을 논리 연산하여 연산 결과에 따라 상기 리셋 신호의 인에이블 여부를 결정하여 출력하는 럽쳐 검증 판단 블록을 포함한다.
본 발명에 따른 전기적 퓨즈 럽쳐 회로에 따라 퓨즈 럽쳐 동작을 검증하면 반도체 메모리 장치의 동작의 신뢰성을 확보할 수 있다.
본 발명의 따른 전기적 퓨즈 럽쳐 회로는 퓨즈 럽쳐 동작을 제대로 수행할 때까지 자동적으로 퓨즈 럽쳐 동작을 수행함으로써 퓨즈 럽쳐 동작이 실패한 경우 퓨즈 럽쳐 동작을 수행하기 위해 다시 커맨드를 입력하지 않아 패키지 테스트 시간을 단축할 수 있다.
도 1은 본 발명의 실시예에 따른 전기적 퓨즈 럽쳐 회로의 개략적인 블록도,
도 2는 본 발명의 실시예에 따른 구동부의 회로도,
도 3은 본 발명의 실시예에 따른 럽쳐 신호 생성부의 회로도,
도 4는 본 발명의 실시예에 따른 럽쳐 검증부의 회로도,
도 5는 본 발명의 실시예에 따른 전기적 퓨즈 럽쳐 회로의 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 전기적 퓨즈 럽쳐 회로의 개략적인 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 전기적 퓨즈 럽쳐 회로는 럽쳐 제어 블록(700) 및 럽쳐 검증 판단 블록(800)을 포함한다. 럽쳐 제어 블록(700)은 구동부(100) 및 퓨즈 럽쳐 블록(710)을 포함한다. 퓨즈 럽쳐 블록(710)은 럽쳐 인에이블 신호 생성부(200), 렵쳐 신호 생성부(300) 및 럽쳐부(400)를 포함한다. 럽쳐 검증 판단 블록(800)은 럽쳐 검증부(500) 및 리셋 신호 생성부(600)를 포함한다.
구동부(100)는 제어부(110), 스위치부(120) 및 오실레이터(130)를 포함한다. 럽쳐 인에이블 신호 생성부(200)는 복수의 플립플롭을 포함한다. 본 발명의 실시예에서, 럽쳐 인에이블 신호 생성부(200)는 제 1 플립플롭(210), 제 2 플립플롭(220), 제 3 플립플롭(230) 및 제 4 플립플롭(240)을 포함한다. 렵쳐 신호 생성부(300)는 복수의 페일 어드레스 비교부를 포함한다. 본 발명의 실시예에서, 럽쳐 신호 생성부(300)는 제 1 페일 어드레스 비교부(310), 제 2 페일 어드레스 비교부(320), 제 3 페일 어드레스 비교부(330) 및 제 4 페일 어드레스 비교부(340)를 포함한다. 럽쳐부(400)는 복수의 퓨즈 럽쳐 회로를 포함한다. 본 발명의 실시예에서, 럽쳐부(400)는 제 1 퓨즈 럽쳐 회로(410), 제 2 퓨즈 럽쳐 회로(420), 제 3 퓨즈 럽쳐 회로(430) 및 제 4 퓨즈 럽쳐 회로(440)를 포함한다. 럽쳐 검증부(500)는 복수의 럽쳐 어드레스 비교부를 포함한다. 본 발명의 실시에에서, 럽쳐 검증부(500)는 제 1 럽쳐 어드레스 비교부(510), 제 2 럽쳐 어드레스 비교부(520), 제 3 럽쳐 어드레스 비교부(530) 및 제 4 럽쳐 어드레스 비교부(540)를 포함한다.
우선, 럽쳐 제어 블록(700)은 각 메모리 셀의 페일 어드레스(FA<0:3>) 신호를 입력받고 테스트 모드 신호(TM) 및 리셋 신호(RST)에 응답하여 퓨즈 럽쳐 동작을 수행한다. 럽쳐 제어 블록(700)은 퓨즈 럽쳐 동작을 수행하고 퓨즈 럽쳐 동작을 검증하는 각 메모리 셀의 럽쳐 어드레스(RA<0:3>) 신호를 출력한다.
럽쳐 검증 판단 블록(800)은 각 메모리 셀의 페일 어드레스(FA<0:3>) 및 각 메모리 셀의 럽쳐 어드레스(RA<0:3>)을 비교하여 리셋 신호(RST)를 생성한다.
구동부(100)는 테스트 모드 신호(TM) 및 리셋 신호(RST)에 응답하여 발진 신호(OSC)를 생성한다. 제어부(110)는 테스트 모드 신호(TM) 및 리셋 신호(RST)에 응답하여 제어신호(CTRL)를 생성한다. 스위치부(120)는 제어신호(CTRL)에 응답하여 오실레이터(130)에서 발진신호(OSC)의 출력을 제어한다. 구동부(100)는 테스트 모드 신호(TM)가 인에이블되면 오실레이터(130)를 인에이블시켜 발진신호(OSC)를 출력하고, 리셋 신호(RST)가 인에이블되면 오실레이터(130)를 디스에이블시켜 발진신호(OSC)의 출력을 차단한다.
퓨즈 럽쳐 블록(710)은 각 메모리 셀의 페일 어드레스(FA<0:3>)를 입력받고 발진신호(OSC)에 응답하여 퓨즈 럽쳐 동작을 수행한다. 퓨즈 럽쳐 블록(710)은 퓨즈 럽쳐 동작을 수행하고 퓨즈 럽쳐 동작을 검증하는 각 메모리 셀의 럽쳐 어드레스(RA<0:3>) 신호를 출력한다.
럽쳐 인에이블 신호 생성부(200)는 발진신호(OSC)에 응답하여 복수의 럽쳐 인에이블 신호(RUPEN1:4)를 생성한다. 상보적 발진신호(OSCB)는 발진신호(OSC)를 반전한 신호이다. 제 1 플립플롭(210)은 입력단(D1)으로 발진신호(OSC)를 수신한 후, 상보적 발진신호(OSCB)에 응답하여 출력단(Q1)으로 제 1 럽쳐 인에이블 신호(RUPEN1)를 출력한다. 제 2 플립플롭(220)은 입력단(D2)로 발진신호(OSC)를 수신하고 세트단(S2)으로 제 1 럽쳐 인에이블 신호(RUPEN1)를 수신한 후, 상보적 발진신호(OSCB)에 응답하여 출력단(Q2)으로 제 2 럽쳐 인에이블 신호(RUPEN2)를 출력한다. 제 3 플립플롭(230)은 입력단(D3)으로 발진신호(OSC)를 수신하고 세트단(S3)으로 제 2 럽쳐 인에이블 신호(RUPEN2)를 수신한 후, 상보적 발진신호(OSCB)에 응답하여 출력단(Q3)로 제 3 럽쳐 인에이블 신호(RUPEN3)를 생성한다. 제 4 플립플롭(240)은 입력단(D4)으로 발진신호(OSC)를 수신하고 세트단(S4)으로 제 3 럽쳐 인에이블 신호(RUPEN3)를 수신한 후 상보적 발진신호(OSCB)에 응답하여 제 4 럽쳐 인에이블 신호(RUPEN4)를 생성한다. 제 1 내지 제 4 플립플롭(210~240)은 리셋 신호(RST)를 수신하는 리셋단(R1, R2, R3, R4)를 더 포함할 수 있다.
럽쳐 신호 생성부(300)는 복수의 럽쳐 인에이블 신호(RUPEN1:4) 및 복수의 페일 어드레스(FA<0:3>)에 응답하여 복수의 럽쳐 신호(RUPON1:4)를 생성한다. 페일 어드레스(Fail Address, 이하 FA)는 반도체 메모리 장치의 비트 결함(Bit Fail)이 발생한 메모리 셀의 어드레스 신호이다. 페일 어드레스는 메모리 셀의 비트 결함이 발생하면 인에이블 된다. 럽쳐 신호 생성부(300)는 복수의 페일 어드레스(FA<0:3>와 복수의 럽쳐 인에이블 신호(RUPEN1:4)를 비교하여 비트 결함이 발생한 메모리 셀의 해당 어드레스에 퓨즈 럽쳐 동작을 수행할 수 있게 복수의 럽쳐 신호(RUPON1:4)를 생성한다.
럽쳐부(400)는 복수의 럽쳐 신호(RUPON1:4)에 응답하여 복수의 럽쳐 어드레스(RA<0:3>) 신호를 출력한다.
럽쳐부(400)는 복수의 럽쳐 신호(RUPON1:4)를 입력받아 비트 결함이 발생된 메모리 셀의 게이트와 소스(또는 드레인)에 고전압을 인가하여 게이트 산화막(Gate Oxide)를 파괴함으로써 트랜지스터의 반도체 성질을 잃게 하고, 반도체 성질을 잃게 된 해당 셀은 리던던시(Redundancy) 셀로 대체되어 전류가 통할 수 있도록 한다. 여기서, 비트 결함이 발생된 셀의 게이트와 소스(또는 드레인)에 고전압을 인가하여 게이트 산화막을 파괴시키는 동작을 퓨즈 럽쳐 동작이라 한다. 각각의 럽쳐 회로(410, 420, 430, 440)는 각각의 럽쳐 신호(RUPON1:4)에 응답하여 퓨즈 럽쳐 동작을 수행한다. 럽쳐부(400)는 퓨즈 럽쳐 동작이 완료되면 각각의 럽쳐 회로(410, 420, 430, 440)에서 각각 럽쳐 어드레스(Rupture Address, 이하 RA)를 출력한다. 럽쳐 어드레스(RA)는 퓨즈 럽쳐 동작을 수행했는지 여부를 나타내는 신호이다. 즉, 럽쳐부(400)는 비트 결함이 발생된 셀은 퓨즈 럽쳐 동작을 수행하였다는 럽쳐 어드레스(RA)를 출력하고, 비트 결함이 발생되지 않은 셀은 퓨즈 럽쳐 동작을 수행하지 않았다는 럽쳐 어드레스(RA)를 출력한다.
럽쳐 검증부(500)는 복수의 럽쳐 어드레스(RA<0:3>) 및 복수의 페일 어드레스(FA<0:3>)를 비교하여 비트 결함이 발생된 셀에 퓨즈 럽쳐 동작이 수행됐는지 검증한다. 럽쳐 검증부(500)는 각각의 럽쳐 어드레스(RA<0:3>) 및 각각의 페일 어드레스(FA<0:3>)을 비교하여 복수의 검증신호(HIT0:3)을 출력한다.
리셋 신호 생성부(600)는 복수의 검증신호(HIT0:3)에 응답하여 리셋 신호(RST)를 출력한다. 리셋 신호 생성부(600)는 복수의 검증신호(HIT0:3)를 논리 연산하여 리셋 신호(RST)를 출력한다. 리셋 신호 생성부(600)는 퓨즈 럽쳐 동작이 제대로 수행된 경우 리셋 신호(RST)를 인에이블시키며, 퓨즈 럽쳐 동작이 제대로 수행되지 않은 경우 리셋 신호(RST)는 디스에이블시킨다.
구동부(100)는 퓨즈 럽쳐 동작이 제대로 수행되어 리셋 신호(RST)가 인에이블되면 발진신호(OSC)의 출력을 차단한다. 그러나, 퓨즈 럽쳐 동작이 제대로 수행되지 않아 리셋 신호(RST)가 디스에이블되면 발진신호(OSC)를 계속 출력하게 된다. 본 발명의 실시에에 따른 전기적 퓨즈 럽쳐 회로는 퓨즈 럽쳐 동작이 제대로 수행되었는지 검증하면서, 퓨즈 럽쳐 동작이 제대로 수행될 때까지 퓨즈 럽쳐 동작을 수행한다.
도 2는 본 발명의 실시예에 따른 구동부(100)의 회로도이다. 도 2를 참조하면, 본 발명의 실시예에 따른 구동부(100)는 제어부(110), 스위치부(120) 및 오실레이터(130)를 포함한다.
제어부(110)는 리셋 신호(RST)를 반전하는 제 1 인버터(IV1) 및 제 1 인버터(IV1)의 출력신호 및 테스트 모드 신호(TM)를 논리 연산하여 제어신호(CTRL)를 출력하는 제 1 낸드게이트(ND1)를 포함한다.
스위치부(120)부는 제어신호(CTRL)를 반전하는 제 2 인버터(IV2), 제어신호(CTRL)를 반전하는 제 3 인버터(IV3), 제어신호(CTRL)를 반전하는 제 4 인버터(IV4), 제어신호(CTRL)를 반전하는 제 5 인버터(IV5), 제 1 노드(n1)와 구동전압(VDD) 사이에 연결되어 제 2 인버터(IV2)의 출력신호를 입력받는 제 1 PMOS 트랜지스터(P1), 제 2 노드(n2)와 접지전압(VSS) 사이에 연결되고 제어신호(CTRL)를 입력받는 제 1 NMOS 트랜지스터(N1), 제 3 노드(n3)와 구동전압(VDD) 사이에 연결되고 게이트로 제 3 인버터(IV3)의 출력신호를 입력받는 제 2 PMOS 트랜지스터(P2), 제 4 노드(n4)와 접지전압(VSS) 사이에 연결되고 제어신호(CTRL)를 입력받는 제 2 NMOS 트랜지스터(N2), 제 5 노드(n5)와 구동전압(VDD) 사이에 연결되고 제 4 인버터(IV4)의 출력신호를 입력받는 제 3 PMOS 트랜지스터(P3), 제 6 노드(n6)와 접지전압(VSS) 사이에 연결되고 제어신호(CTRL)를 입력받는 제 3 NMOS 트랜지스터(N3), 제 7 노드(n7)와 접지전압(VSS) 사이에 연결되고 제어신호(CTRL)를 입력받는 제 4 NMOS 트랜지스터(N4), 제 8 노드(n8)와 구동전압(VDD) 사이에 연결되고 제 5 인버터(IV5)의 출력신호를 입력받는 제 4 PMOS 트랜지스터(P4)를 포함한다.
오실레이터(130)는 제 1 노드(n1)와 구동전압(VDD) 사이에 연결되고 제 5 노드(n5)의 출력신호를 입력받는 제 5 PMOS 트랜지스터(P5), 제 1 노드(n1)와 접지전압(VSS) 사이에 연결되고 제 5 노드(n5)의 출력신호를 입력받는 제 5 NMOS 트랜지스터(N5), 제 2 노드(n2)와 구동전압(VDD) 사이에 연결되고 제 1 노드(n1)의 출력신호를 입력받는 제 6 PMOS 트랜지스터(P6), 제 2 노드(n2)와 접지전압(VSS) 사이에 연결되고 제 1 노드(n1)의 출력신호를 입력받는 제 6 NMOS 트랜지스터(N6), 제 3 노드(n3)와 구동전압(VDD) 사이에 연결되고 제 2 노드(n2)의 출력신호를 입력받는 제 7 PMOS 트랜지스터(P7), 제 3 노드(n3)와 접지전압(VSS) 사이에 연결되고 제 2 노드(n2)의 출력신호를 입력받는 제 7 NMOS 트랜지스터(N7), 제 4 노드(n4)와 구동전압(VDD) 사이에 연결되고 제 3 노드(n3)의 출력신호를 입력받는 제 8 PMOS 트랜지스터(P8), 제 4 노드(n4)와 접지전압(VSS) 사이에 연결되고 제 3 노드(n3)의 출력신호를 입력받는 제 8 NMOS 트랜지스터(N8), 제 5 노드(n5)와 구동전압(VDD) 사이에 연결되고 제 4 노드(n4)의 출력신호를 입력받는 제 9 PMOS 트랜지스터(P9), 제 5 노드(n5)와 접지전압(VSS) 사이에 연결되고 제 4 노드(n4)의 출력신호를 입력받는 제 9 NMOS 트랜지스터(N9), 제 5 노드(n5)의 출력신호를 반전하여 제 6 노드(n6)에 출력하는 제 6 인버터(IV6), 제 5 노드(n5)의 출력신호를 반전하여 제 7 노드(n7)에 출력하는 제 7 인버터(IV7), 제 8 노드(n8)와 접지전압(VSS) 사이에 연결되고 제 6 노드(n6)의 출력신호를 입력받는 제 10 NMOS 트랜지스터(N10), 제 8 노드(n8)와 구동전압(VDD) 사이에 연결되고 제 7 노드(n7)의 출력신호를 입력받는 제 10 PMOS 트랜지스터(P10) 및 제 8 노드(n8)의 출력신호를 반전하여 발진신호(OSC)로 출력하는 제 8 인버터(IV8)를 포함한다.
제어부(110)는 테스트 모드 신호(TM)의 입력 값이 하이 레벨이고 리셋 신호(RST)의 입력 값이 로우 레벨이면, 로우 레벨을 갖는 제어신호(CTRL)를 출력한다.
스위치부(120)의 제 2 내지 제 5 인버터(IV2~IV5)는 제어신호(CTRL)를 반전하여 출력하므로, 제 2 내지 제 5 인버터(IV2~IV5)는 제어신호(CTRL)를 반전하여 하이 레벨의 신호를 출력한다. 이때, 하이 레벨을 갖는 제 2 내지 제 5 인버터(IV2~IV5)의 출력신호를 입력받는 제 1 내지 제 4 PMOS 트랜지스터(P1~P4)는 턴오프(Turn Off)된다. 로우 레벨의 제어신호(CTRL)를 입력받는 제 1 내지 제 4 NMOS 트랜지스터(N1~N4)는 턴오프된다. 제 1 내지 제 4 PMOS 트랜지스터(P1~P4) 및 제 1 내지 제 4 NMOS 트랜지스터(N1~N4)는 오실레이터(130)의 제 1 내지 제 8 노드(n1~n8)에 연결되어 있으므로, 제 1 내지 제 4 PMOS 트랜지스터(P1~P4) 및 제 1 내지 제 4 NMOS 트랜지스터(N1~N4)가 턴오프되면 오실레이터(130)의 제 1 내지 제 8 노드(n1~n8)을 풀업(Pull Up) 또는 풀다운(Pull Down)할 수 없다. 스위치부(120)는 로우 레벨의 제어신호(CTRL)가 입력되면 오실레이터(130)에서 발진신호(OSC)를 출력하게 한다. 즉, 구동부(100)는 퓨즈 럽쳐 동작이 완료되지 않으면 소정 주기를 갖는 발진신호(OSC)를 출력한다.
다음으로, 제어부(110)는 리셋 신호(RST)가 하이 레벨로 입력되면 하이 레벨의 제어신호(CTRL)를 출력한다.
스위치부(120)의 제 2 내지 제 5 인버터(IV2~IV5)는 제어신호(CTRL)를 반전하여 출력하므로, 제 2 내지 제 5 인버터(IV2~IV5)는 제어신호(CTRL)를 반전하여 로우 레벨의 신호를 출력한다. 이때, 로우 레벨을 갖는 제 2 내지 제 5 인버터(IV2~IV5)의 출력신호를 입력받는 제 1 내지 제 4 PMOS 트랜지스터(P1~P4)는 턴온(Turn On)된다. 하이 레벨의 제어신호(CTRL)를 입력받는 제 1 내지 제 4 NMOS 트랜지스터(N1~N4)는 턴온된다. 제 1 내지 제 4 PMOS 트랜지스터(P1~P4) 및 제 1 내지 제 4 NMOS 트랜지스터(N1~N4)는 오실레이터(130)의 제 1 내지 제 8 노드(n1~n8)에 연결되어 있으므로, 제 1 내지 제 4 PMOS 트랜지스터(P1~P4) 및 제 1 내지 제 4 NMOS 트랜지스터(N1~N4)가 턴온되면 오실레이터(130)의 제 1 내지 제 8 노드(n1~n8)를 풀업(Pull Up) 또는 풀다운(Pull Down)한다. 즉, 구동부(100)는 퓨즈 럽쳐 동작이 완료되면 발진신호(OSC)의 출력을 차단한다.
본 발명의 다른 실시예에서 제어부(110)는 테스트 모드 신호(TM)가 인에이블되고 리셋 신호(RST)가 디스에이블되면, 제어신호(CTRL)를 디스에이블시킨다.
스위치부(120)는 디스에이블된 제어신호(CTRL)를 입력받고 오실레이터(130)에서 발진신호(OSC)를 출력하지 못하게 차단했던 동작을 정지한다. 이때, 오실레이터(130)는 발진신호(OSC)를 출력한다. 즉, 구동부(100)는 리셋 신호(RST)가 디스에이블 상태면 발진신호(OSC)를 출력한다.
다음으로, 제어부(110)는 리셋 신호(RST)가 인에이블되면, 제어신호(CTRL)를 인에이블시킨다.
스위치부(120)는 인에이블된 제어신호(CTRL)를 입력받고 오실레이터(130)에서 발진신호(OSC)를 출력하지 못하게 차단하는 동작을 수행한다.
럽쳐 인에이블 신호 생성부(200)는 구동부(100)에서 출력되는 발진신호(OSC)를 입력받아 복수의 럽쳐 인에이블 신호(RUPEN1:4)를 생성한다. 럽쳐 인에이블 신호 생성부(200)는 발진신호(OSC)를 입력받아 소정의 논리 레벨 펄스(Pulse)를 갖는 복수의 럽쳐 인에이블 신호(RUPEN1:4)를 생성한다.
본 발명의 실시예에서 복스의 럽쳐 인에이블 신호(RUPEN1:4)의 소정 논리 레벨은 하이 레벨이다. 또한, 복수의 럽쳐 인에이블 신호(RUPEN1:4)를 생성하는 럽쳐 인에이블 신호 생성부(200)는 발진신호(OSC)를 입력받아 소정의 펄스를 생성하는 복수의 플립플롭(210~240)을 포함한다.
럽쳐 신호 생성부(300)는 소정의 논리 레벨 펄스를 갖는 복수의 럽쳐 인에이블 신호(RUPEN1:4)와 제 1 내지 4 페일 어드레스(FA<0:3>)을 비교하여 복수의 럽쳐 신호(RUPON1:4)를 생성한다. 제 1 페일 어드레스 비교부(310)는 제 1 럽쳐 인에이블 신호(RUPEN1)와 제 1 페일 어드레스(FA<0>)를 비교하여 두 신호가 인에이블 상태이면 제 1 럽쳐 신호(RUPON1)를 생성한다. 제 2 페일 어드레스 비교부(320)는 제 2 럽쳐 인에이블 신호(RUPEN2)와 제 2 페일 어드레스(FA<1>)를 비교하여 두 신호가 인에이블 상태이면 제 2 럽쳐 신호(RUPON2)를 생성한다. 제 3 페일 어드레스 비교부(330)는 제 3 럽쳐 인에이블 신호(RUPEN3)와 제 3 페일 어드레스(FA<2>)를 비교하여 두 신호가 인에이블 상태이면 제 3 럽쳐 신호(RUPON3)를 생성한다. 제 4 페일 어드레스 비교부(340)는 제 4 럽쳐 인에이블 신호(RUPEN4)와 제 4 페일 어드레스(FA<3>)를 비교하여 두 신호가 인에이블 상태이면 제 4 럽쳐 신호(RUPON4)를 생성한다.
도 3은 본 발명의 실시예에 따른 럽쳐 신호 생성부(300)의 회로도이다. 도 3을 참조하여 럽쳐 신호 생성부(300)를 설명하면 다음과 같다. 럽쳐 신호 생성부(300)는 복수의 페일 어드레스 비교부(310~340)를 포함한다. 제 1 페일 어드레스 비교부(310)는 제 1 럽쳐 인에이블 신호(RUPEN1) 및 제 1 페일 어드레스(FA<0>)를 논리 연산하는 제 2 낸드게이트(ND2) 및 제 2 낸드게이트(ND2)의 출력신호를 반전하여 제 1 럽쳐 신호(RUPON1)를 출력하는 제 9 인버터(IV9)를 포함한다. 제 2 페일 어드레스 비교부(320)는 제 2 럽쳐 인에이블 신호(RUPEN2) 및 제 2 페일 어드레스(FA<1>)를 논리 연산하는 제 3 낸드게이트(ND3) 및 제 3 낸드게이트(ND3)의 출력신호를 반전하여 제 2 럽쳐 신호(RUPON2)를 출력하는 제 10 인버터(IV10)를 포함한다. 제 3 페일 어드레스 비교부(330)는 제 3 럽쳐 인에이블 신호(RUPEN3) 및 제 3 페일 어드레스(FA<2>)를 논리 연산하는 제 4 낸드게이트(ND4) 및 제 4 낸드게이트(ND4)의 출력신호를 반전하여 제 3 럽쳐 신호(RUPON3)를 출력하는 제 11 인버터(IV11)를 포함한다. 제 4 페일 어드레스 비교부(340)는 제 4 럽쳐 인에이블 신호(RUPEN4) 및 제 4 페일 어드레스(FA<3>)를 논리 연산하는 제 5 낸드게이트(ND5) 및 제 5 낸드게이트(ND5)의 출력신호를 반전하여 제 4 럽쳐 신호(RUPON4)를 출력하는 제 12 인버터(IV12)를 포함한다.
본 발명의 다른 실시예에서, 럽쳐 신호 생성부(300)는 하이 레벨을 갖는 복수의 럽쳐 인에이블 신호(RUPEN1:4) 및 하이 레벨을 갖는 복수의 페일 어드레스(FA<0:3>)를 비교하여 하이 레벨을 갖는 복수의 럽쳐 신호(RUPON1:4)를 생성한다. 페일 어드레스 신호(FA)는 메모리 셀의 비트 결함이 발생하면 하이 레벨을 갖고, 메모리 셀의 비트 결함이 발생하지 않은 경우 로우 레벨을 갖는다. 즉, 럽쳐 신호 생성부(300)는 럽쳐 인에이블 신호(RUPEN)와 메모리 셀의 비트 결함이 발생하여 하이 레벨을 갖는 페일 어드레스 신호(FA)를 비교하여 퓨즈 럽쳐 동작을 수행할 수 있게 럽쳐 신호(RUPON)를 생성한다. 제 1 페일 어드레스 비교부(310)는 하이 레벨의 제 1 럽쳐 인에이블 신호(RUPEN1) 및 해당 메모리 셀의 비트 결함이 발생하여 하이 레벨을 갖는 제 1 페일 어드레스 신호(FA<0>)를 비교하여 두 신호가 모두 하이 레벨이면 하이 레벨을 갖는 제 1 럽쳐 신호(RUPON1)를 출력한다. 제 2 페일 어드레스 비교부(320)는 하이 레벨의 제 2 럽쳐 인에이블 신호(RUPEN2) 및 해당 메모리 셀의 비트 결함이 발생하여 하이 레벨을 갖는 제 2 페일 어드레스 신호(FA<1>)를 비교하여 두 신호가 모두 하이 레벨이면 하이 레벨을 갖는 제 2 럽쳐 신호(RUPON2)를 출력한다. 제 3 페일 어드레스 비교부(330)는 하이 레벨의 제 3 럽쳐 인에이블 신호(RUPEN3) 및 해당 메모리 셀의 비트 결함이 발생하여 하이 레벨을 갖는 제 3 페일 어드레스 신호(FA<2>)를 비교하여 두 신호가 모두 하이 레벨이면 하이 레벨을 갖는 제 3 럽쳐 신호(RUPON3)를 출력한다. 제 4 페일 어드레스 비교부(340)는 하이 레벨의 제 4 럽쳐 인에이블 신호(RUPEN4) 및 해당 메모리 셀의 비트 결함이 발생하여 하이 레벨을 갖는 제 4 페일 어드레스 신호(FA<3>)를 비교하여 두 신호가 모두 하이 레벨이면 하이 레벨을 갖는 제 4 럽쳐 신호(RUPON4)를 출력한다.
도 1을 참조하면, 럽쳐부(400)는 복수의 퓨즈 럽쳐 회로(410~440)를 포함한다. 럽쳐부(400)는 복수의 럽쳐 신호(RUPON1:4)가 인에이블 상태로 입력되면 퓨즈에 전기적 스트레스를 가하여 퓨즈 럽쳐 동작을 수행한다. 럽쳐부(400)는 퓨즈 럽쳐 동작이 수행되면 인에이블 상태의 럽쳐 어드레스를 출력하고, 퓨즈 럽쳐 동작이 수행되지 않으면 디스에이블 상태의 럽쳐 어드레스를 출력한다. 제 1 럽쳐 회로(410)는 제 1 럽쳐 신호(RUPON1)가 인에이블되면 퓨즈 럽쳐 동작을 수행하고 제 1 럽쳐 어드레스(RA<0>)를 인에이블 시키고, 제 1 럽쳐 신호(RUPON1)가 디스에이블되면 퓨즈 럽쳐 동작을 수행하지 않고 제 1 럽쳐 어드레스(RA<0>)를 디스에이블 시킨다. 제 2 럽쳐 회로(420)는 제 2 럽쳐 신호(RUPON2)가 인에이블되면 퓨즈 럽쳐 동작을 수행하고 제 2 럽쳐 어드레스(RA<1>)를 인에이블 시키고, 제 2 럽쳐 신호(RUPON2)가 디스에이블되면 퓨즈 럽쳐 동작을 수행하지 않고 제 2 럽쳐 어드레스(RA<1>)를 디스에이블 시킨다. 제 3 럽쳐 회로(430)는 제 3 럽쳐 신호(RUPON3)가 인에이블되면 퓨즈 럽쳐 동작을 수행하고 제 3 럽쳐 어드레스(RA<2>)를 인에이블 시키고, 제 3 럽쳐 신호(RUPON3)가 디스에이블되면 퓨즈 럽쳐 동작을 수행하지 않고 제 3 럽쳐 어드레스(RA<2>)를 디스에이블 시킨다. 제 4 럽쳐 회로(440)는 제 4 럽쳐 신호(RUPON4)가 인에이블되면 퓨즈 럽쳐 동작을 수행하고 제 4 럽쳐 어드레스(RA<3>)를 인에이블 시키고, 제 4 럽쳐 신호(RUPON4)가 디스에이블되면 퓨즈 럽쳐 동작을 수행하지 않고 제 4 럽쳐 어드레스(RA<3>)를 디스에이블 시킨다.
본 발명의 다른 실시예에서, 럽쳐부(400)는 퓨즈 럽쳐 동작이 수행되면 복수의 럽쳐 신호(RUPON1:4)가 하이 레벨로 입력되면 퓨즈에 전기적 스트레스를 가하여 퓨즈 럽쳐 동작을 수행한다. 럽쳐부(400)는 퓨즈 럽쳐 동작이 수행되면 하이 레벨을 갖는 럽쳐 어드레스를 출력하고, 퓨즈 럽쳐 동작이 수행되지 않으면 로우 레벨을 갖는 럽쳐 어드레스를 출력한다. 제 1 럽쳐 회로(410)는 제 1 럽쳐 신호(RUPON1)가 하이 레벨로 입력되면 퓨즈 럽쳐 동작을 수행하고 하이 레벨을 갖는 제 1 럽쳐 어드레스(RA<0>)를 출력하고, 제 1 럽쳐 신호(RUPON1)가 로우 레벨로 입력되면 퓨즈 럽쳐 동작을 수행하지 않고 로우 레벨을 갖는 제 1 럽쳐 어드레스(RA<0>)를 출력한다. 제 2 럽쳐 회로(420)는 제 2 럽쳐 신호(RUPON2)가 하이 레벨로 입력되면 퓨즈 럽쳐 동작을 수행하고 하이 레벨을 갖는 제 2 럽쳐 어드레스(RA<1>)를 출력하고, 제 2 럽쳐 신호(RUPON2)가 로우 레벨로 입력되면 퓨즈 럽쳐 동작을 수행하지 않고 로우 레벨을 갖는 제 2 럽쳐 어드레스(RA<1>)를 출력한다. 제 3 럽쳐 회로(430)는 제 3 럽쳐 신호(RUPON3)가 하이 레벨로 입력되면 퓨즈 럽쳐 동작을 수행하고 하이 레벨을 갖는 제 3 럽쳐 어드레스(RA<2>)를 출력하고, 제 3 럽쳐 신호(RUPON3)가 로우 레벨로 입력되면 퓨즈 럽쳐 동작을 수행하지 않고 로우 레벨을 갖는 제 3 럽쳐 어드레스(RA<2>)를 출력한다. 제 4 럽쳐 회로(440)는 제 4 럽쳐 신호(RUPON4)가 하이 레벨로 입력되면 퓨즈 럽쳐 동작을 수행하고 하이 레벨을 갖는 제 4 럽쳐 어드레스(RA<3>)를 출력하고, 제 4 럽쳐 신호(RUPON4)가 로우 레벨로 입력되면 퓨즈 럽쳐 동작을 수행하지 않고 로우 레벨을 갖는 제 4 럽쳐 어드레스(RA<3>)를 출력한다.
도 4는 본 발명의 실시예에 따른 럽쳐 검증부(500)의 회로도이다. 도 1 및 도 4를 참조하여 본 발명의 실시예에 따른 럽쳐 검증부(500)를 설명하면 다음과 같다.
럽쳐 검증부(500)는 복수의 럽쳐 어드레스 비교부(510~540)를 포함한다. 제 1 럽쳐 어드레스 비교부(510)는 제 1 럽쳐 어드레스(RA<0>)를 반전하는 제 13 인버터(IV13), 제 1 페일 어드레스(FA<0>)를 반전하는 제 14 인버터(IV14), 제 1 럽쳐 어드레스(RA<0>) 및 제 1 페일 어드레스(FA<0>)를 논리 연산하는 제 6 낸드게이트(ND6), 제 13 인버터(IV13)의 출력신호 및 제 14 인버터(IV14)의 출력신호를 논리 연산하는 제 7 낸드게이트(ND7) 및 제 6 낸드게이트(ND6)의 출력신호와 제 7 낸드게이트(ND7)의 출력신호를 논리 연산하여 제 1 검증신호(HIT0)를 출력하는 제 8 낸드게이트(ND8)를 포함한다. 제 2 럽쳐 어드레스 비교부(520)는 제 2 럽쳐 어드레스(RA<1>)를 반전하는 제 15 인버터(IV15), 제 2 페일 어드레스(FA<1>)를 반전하는 제 16 인버터(IV16), 제 2 럽쳐 어드레스(RA<1>) 및 제 2 페일 어드레스(FA<1>)를 논리 연산하는 제 9 낸드게이트(ND9), 제 15 인버터(IV15)의 출력신호 및 제 16 인버터(IV16)의 출력신호를 논리 연산하는 제 10 낸드게이트(ND10) 및 제 9 낸드게이트(ND9)의 출력신호 및 제 10 낸드게이트(ND10)의 출력신호를 논리 연산하여 제 2 검증신호(HIT1)를 출력하는 제 11 낸드게이트(ND11)를 포함한다. 제 3 럽쳐 어드레스 비교부(530)는 제 3 럽쳐 어드레스(RA<2>)를 반전하는 제 17 인버터(IV17), 제 3 페일 어드레스(FA<2>)를 반전하는 제 18 인버터(IV18), 제 3 럽쳐 어드레스(RA<2>) 및 제 3 페일 어드레스(FA<2>)를 논리 연산하는 제 12 낸드게이트(ND12), 제 17 인버터(IV17)의 출력신호 및 제 18 인버터(IV18)의 출력신호를 논리 연산하는 제 13 낸드게이트(ND13) 및 제 12 낸드게이트(ND12)의 출력신호 및 제 13 낸드게이트(ND13)의 출력신호를 논리 연산하여 제 3 검증신호(HIT2)를 출력하는 제 14 낸드게이트(ND14)를 포함한다. 제 4 럽쳐 어드레스 비교부(540)는 제 4 럽쳐 어드레스(RA<3>)를 반전하는 제 19 인버터(IV19), 제 4 페일 어드레스(FA<3>)를 반전하는 제 20 인버터(IV20), 제 4 럽쳐 어드레스(RA<3>) 및 제 4 페일 어드레스(FA<3>)를 논리 연산하는 제 15 낸드게이트(ND15), 제 19 인버터(IV19)의 출력신호 및 제 20 인버터(IV20)의 출력신호를 논리 연산하는 제 16 낸드게이트(ND16) 및 제 15 낸드게이트(ND15)의 출력신호 및 제 16 낸드게이트(ND16)의 출력신호를 논리 연산하여 제 4 검증신호(HIT3)를 출력하는 제 17 낸드게이트(ND17)를 포함한다.
럽쳐 검증부(500)는 비트 결함이 발생한 메모리 셀의 어드레스를 알려주는 페일 어드레스(FA)와 비트 결함이 발생한 메모리 셀의 퓨즈 럽쳐 동작을 수행한 결과를 알려주는 럽쳐 어드레스(RA)를 비교하여 퓨즈 럽쳐 동작이 제대로 수행됐는지 검증한다. 제 1 럽쳐 어드레스 비교부(510)는 제 1 럽쳐 어드레스(RA<0>)가 입력되면 제 1 페일 어드레스(FA<0>)과 비교하여 럽쳐 동작이 제대로 수행됐는지 검증한다.
예를 들어, 비트 결함이 발생하여 제 1 페일 어드레스(FA<0>)가 인에이블 상태로 럽쳐 신호 생성부(300)에 입력되면 럽쳐 신호 생성부(300)는 제 1 럽쳐 신호(RUPON1)를 인에이블 시킨다. 제 1 퓨즈 럽쳐 회로(410)는 인에이블된 제 1 럽쳐 신호(RUPON1)를 입력받아 퓨즈 럽쳐 동작을 수행한다. 이때, 제 1 퓨즈 럽쳐 회로(410)가 퓨즈 럽쳐 동작을 제대로 수행했을 때는 인에이블 상태의 제 1 럽쳐 어드레스(RA<0>)를 출력하고, 퓨즈 럽쳐 동작을 제대로 수행하지 못했을 때는 디스에이블 상태의 제 1 럽쳐 어드레스(RA<0>)를 출력한다.
또한, 비트 결함이 발생하지 않아 제 1 페일 어드레스(FA<0>)가 디스에이블 상태로 럽쳐 신호 생성부(300)에 입력되면 럽쳐 신호 생성부(300)는 제 1 럽쳐 신호(RUPON1)를 디스에이블 시킨다. 제 1 퓨즈 럽쳐 회로(410)는 디스에이블된 제 1 럽쳐 신호(RUPON1)를 입력받아 퓨즈 럽쳐 동작을 수행하지 않고, 디스에이블 상태의 제 1 럽쳐 어드레스(RA<0>)를 출력한다.
비트 결함이 발생한 경우, 제 1 럽쳐 어드레스 비교부(510)는 제 1 페일 어드레스(FA<0>)와 제 1 럽쳐 어드레스(RA<0>)를 비교하여 두 신호가 모두 인에이블 상태로 입력되면 제 1 퓨즈 럽쳐 회로(410)의 퓨즈 럽쳐 동작이 제대로 수행되었으므로 제 1 검증신호(HIT0)를 인에이블 시킨다. 그러나, 제 1 럽쳐 어드레스 비교부(510)는 제 1 페일 어드레스(FA<0>)는 인에이블되고, 제 1 럽쳐 어드레스(RA<0>)는 디스에이블 상태이면 제 1 퓨즈 럽쳐 회로(410)의 퓨즈 럽쳐 동작이 제대로 수행되지 않았으므로 제 1 검증신호(HIT0)를 디스에이블 시킨다.
비트 결함이 발생하지 않은 경우, 제 1 럽쳐 어드레스 비교부(510)는 제 1 페일 어드레스(FA<0>)와 제 1 럽쳐 어드레스(RA<0>)를 비교하여 두 신호가 모두 디스에이블 상태로 입력되면 퓨즈 럽쳐 동작을 수행할 필요가 없으므로 제 1 검증신호(HIT0)를 인에이블 시킨다.
다른 예로, 결함이 발생하여 제 2 페일 어드레스(FA<1>)가 인에이블 상태로 럽쳐 신호 생성부(300)에 입력되면 럽쳐 신호 생성부(300)는 제 2 럽쳐 신호(RUPON2)를 인에이블 시킨다. 제 2 퓨즈 럽쳐 회로(420)는 인에이블된 제 2 럽쳐 신호(RUPON2)를 입력받아 퓨즈 럽쳐 동작을 수행한다. 이때, 제 2 퓨즈 럽쳐 회로(420)가 퓨즈 럽쳐 동작을 제대로 수행했을 때는 인에이블 상태의 제 2 럽쳐 어드레스(RA<1>)를 출력하고, 퓨즈 럽쳐 동작을 제대로 수행하지 못했을 때는 디스에이블 상태의 제 2 럽쳐 어드레스(RA<1>)를 출력한다.
또한, 비트 결함이 발생하지 않아 제 2 페일 어드레스(FA<1>)가 디스에이블 상태로 럽쳐 신호 생성부(300)에 입력되면 럽쳐 신호 생성부(300)는 제 2 럽쳐 신호(RUPON2)를 디스에이블 시킨다. 제 2 퓨즈 럽쳐 회로(420)는 디스에이블된 제 2 럽쳐 신호(RUPON2)를 입력받아 퓨즈 럽쳐 동작을 수행하지 않고, 디스에이블 상태의 제 2 럽쳐 어드레스(RA<1>)를 출력한다.
비트 결함이 발생한 경우, 제 2 럽쳐 어드레스 비교부(520)는 제 2 페일 어드레스(FA<1>)와 제 2 럽쳐 어드레스(RA<1>)를 비교하여 두 신호가 모두 인에이블 상태로 입력되면 제 2 퓨즈 럽쳐 회로(420)의 퓨즈 럽쳐 동작이 제대로 수행되었으므로 제 2 검증신호(HIT1)를 인에이블 시킨다. 그러나, 제 2 럽쳐 어드레스 비교부(520)는 제 2 페일 어드레스(FA<1>)는 인에이블되고, 제 2 럽쳐 어드레스(RA<1>)는 디스에이블 상태이면 제 2 퓨즈 럽쳐 회로(420)의 퓨즈 럽쳐 동작이 제대로 수행되지 않았으므로 제 2 검증신호(HIT1)를 디스에이블 시킨다.
비트 결함이 발생하지 않은 경우, 제 2 럽쳐 어드레스 비교부(520)는 제 2 페일 어드레스(FA<1>)와 제 2 럽쳐 어드레스(RA<1>)를 비교하여 두 신호가 모두 디스에이블 상태로 입력되면 퓨즈 럽쳐 동작을 수행할 필요가 없으므로 제 1 검증신호(HIT1)를 인에이블 시킨다.
다른 예로, 결함이 발생하여 제 3 페일 어드레스(FA<2>)가 인에이블 상태로 럽쳐 신호 생성부(300)에 입력되면 럽쳐 신호 생성부(300)는 제 3 럽쳐 신호(RUPON3)를 인에이블 시킨다. 제 3 퓨즈 럽쳐 회로(430)는 인에이블된 제 3 럽쳐 신호(RUPON3)를 입력받아 퓨즈 럽쳐 동작을 수행한다. 이때, 제 3 퓨즈 럽쳐 회로(430)가 퓨즈 럽쳐 동작을 제대로 수행했을 때는 인에이블 상태의 제 3 럽쳐 어드레스(RA<2>)를 출력하고, 퓨즈 럽쳐 동작을 제대로 수행하지 못했을 때는 디스에이블 상태의 제 3 럽쳐 어드레스(RA<2>)를 출력한다.
또한, 비트 결함이 발생하지 않아 제 3 페일 어드레스(FA<2>)가 디스에이블 상태로 럽쳐 신호 생성부(300)에 입력되면 럽쳐 신호 생성부(300)는 제 3 럽쳐 신호(RUPON3)를 디스에이블 시킨다. 제 3 퓨즈 럽쳐 회로(430)는 디스에이블된 제 3 럽쳐 신호(RUPON3)를 입력받아 퓨즈 럽쳐 동작을 수행하지 않고, 디스에이블 상태의 제 3 럽쳐 어드레스(RA<2>)를 출력한다.
비트 결함이 발생한 경우, 제 3 럽쳐 어드레스 비교부(530)는 제 3 페일 어드레스(FA<2>)와 제 3 럽쳐 어드레스(RA<2>)를 비교하여 두 신호가 모두 인에이블 상태로 입력되면 제 3 퓨즈 럽쳐 회로(430)의 퓨즈 럽쳐 동작이 제대로 수행되었으므로 제 3 검증신호(HIT3)를 인에이블 시킨다. 그러나, 제 3 럽쳐 어드레스 비교부(530)는 제 3 페일 어드레스(FA<2>)는 인에이블되고, 제 3 럽쳐 어드레스(RA<2>)는 디스에이블 상태이면 제 3 퓨즈 럽쳐 회로(430)의 퓨즈 럽쳐 동작이 제대로 수행되지 않았으므로 제 3 검증신호(HIT2)를 디스에이블 시킨다.
비트 결함이 발생하지 않은 경우, 제 3 럽쳐 어드레스 비교부(530)는 제 3 페일 어드레스(FA<2>)와 제 3 럽쳐 어드레스(RA<2>)를 비교하여 두 신호가 모두 디스에이블 상태로 입력되면 퓨즈 럽쳐 동작을 수행할 필요가 없으므로 제 3 검증신호(HIT2)를 인에이블 시킨다.
다른 예로, 결함이 발생하여 제 4 페일 어드레스(FA<3>)가 인에이블 상태로 럽쳐 신호 생성부(300)에 입력되면 럽쳐 신호 생성부(300)는 제 4 럽쳐 신호(RUPON4)를 인에이블 시킨다. 제 4 퓨즈 럽쳐 회로(440)는 인에이블된 제 4 럽쳐 신호(RUPON4)를 입력받아 퓨즈 럽쳐 동작을 수행한다. 이때, 제 4 퓨즈 럽쳐 회로(440)가 퓨즈 럽쳐 동작을 제대로 수행했을 때는 인에이블 상태의 제 4 럽쳐 어드레스(RA<3>)를 출력하고, 퓨즈 럽쳐 동작을 제대로 수행하지 못했을 때는 디스에이블 상태의 제 4 럽쳐 어드레스(RA<3>)를 출력한다.
또한, 비트 결함이 발생하지 않아 제 4 페일 어드레스(FA<3>)가 디스에이블 상태로 럽쳐 신호 생성부(300)에 입력되면 럽쳐 신호 생성부(300)는 제 4 럽쳐 신호(RUPON4)를 디스에이블 시킨다. 제 4 퓨즈 럽쳐 회로(440)는 디스에이블된 제 4 럽쳐 신호(RUPON4)를 입력받아 퓨즈 럽쳐 동작을 수행하지 않고, 디스에이블 상태의 제 4 럽쳐 어드레스(RA<3>)를 출력한다.
비트 결함이 발생한 경우, 제 4 럽쳐 어드레스 비교부(540)는 제 4 페일 어드레스(FA<3>)와 제 4 럽쳐 어드레스(RA<3>)를 비교하여 두 신호가 모두 인에이블 상태로 입력되면 제 4 퓨즈 럽쳐 회로(440)의 퓨즈 럽쳐 동작이 제대로 수행되었으므로 제 4 검증신호(HIT4)를 인에이블 시킨다. 그러나, 제 4 럽쳐 어드레스 비교부(540)는 제 4 페일 어드레스(FA<3>)는 인에이블되고, 제 4 럽쳐 어드레스(RA<3>)는 디스에이블 상태이면 제 4 퓨즈 럽쳐 회로(440)의 퓨즈 럽쳐 동작이 제대로 수행되지 않았으므로 제 4 검증신호(HIT3)를 디스에이블 시킨다.
비트 결함이 발생하지 않은 경우, 제 4 럽쳐 어드레스 비교부(540)는 제 4 페일 어드레스(FA<3>)와 제 4 럽쳐 어드레스(RA<3>)를 비교하여 두 신호가 모두 디스에이블 상태로 입력되면 퓨즈 럽쳐 동작을 수행할 필요가 없으므로 제 4 검증신호(HIT3)를 인에이블 시킨다.
즉, 럽쳐 검증부(500)는 복수의 페일 어드레스(FA<0:3>)와 복수의 럽쳐 어드레스(RA<0:3>) 신호가 모두 인에이블된 상태 또는 모두 디스에이블된 상태가 되면 페일 어드레스에 일치하게 퓨즈 럽쳐 동작이 수행되었다고 판단하여 복수의 검증신호(HIT0:3)를 인에이블한다.
본 발명의 다른 실시예에서, 비트 결함이 발생하여 제 1 페일 어드레스(FA<0>)가 하이 레벨로 럽쳐 신호 생성부(300)에 입력되면 럽쳐 신호 생성부(300)는 하이 레벨을 갖는 제 1 럽쳐 신호(RUPON1)를 출력한다. 제 1 퓨즈 럽쳐 회로(410)는 하이 레벨을 갖는 제 1 럽쳐 신호(RUPON1)를 입력받아 퓨즈 럽쳐 동작을 수행한다. 이때, 제 1 퓨즈 럽쳐 회로(410)가 퓨즈 럽쳐 동작을 제대로 수행했을 때는 하이 레벨을 갖는 제 1 럽쳐 어드레스(RA<0>)를 출력하고, 퓨즈 럽쳐 동작을 제대로 수행하지 못했을 때는 로우 레벨을 갖는 제 1 럽쳐 어드레스(RA<0>)를 출력한다.
또한, 비트 결함이 발생하지 않아 제 1 페일 어드레스(FA<0>)가 로우 레벨로 럽쳐 신호 생성부(300)에 입력되면 럽쳐 신호 생성부(300)는 로우 레벨을 갖는 제 1 럽쳐 신호(RUPON1)를 출력한다. 제 1 퓨즈 럽쳐 회로(410)는 로우 레벨을 갖는 제 1 럽쳐 신호(RUPON1)를 입력받아 퓨즈 럽쳐 동작을 수행하지 않고, 로우 레벨을 갖는 제 1 럽쳐 어드레스(RA<0>)를 출력한다.
비트 결함이 발생한 경우, 제 1 럽쳐 어드레스 비교부(510)는 제 1 페일 어드레스(FA<0>) 및 제 1 럽쳐 어드레스(RA<0>)가 모두 하이 레벨로 입력되면 제 1 퓨즈 럽쳐 회로(410)의 퓨즈 럽쳐 동작이 제대로 수행되었으므로 하이 레벨을 갖는 제 1 검증신호(HIT0)를 출력한다. 그러나, 제 1 럽쳐 어드레스 비교부(510)는 제 1 페일 어드레스(FA<0>)가 하이 레벨로 입력되고, 제 1 럽쳐 어드레스(RA<0>)가 로우 레벨로 입력되면 제 1 퓨즈 럽쳐 회로(410)의 퓨즈 럽쳐 동작이 제대로 수행되지 않은 것으로 판단하여 로우 레벨의 제 1 검증신호(HIT0)를 출력한다.
비트 결함이 발생하지 않은 경우, 제 1 럽쳐 어드레스 비교부(510)는 제 1 페일 어드레스(FA<0>) 및 제 1 럽쳐 어드레스(RA<0>)가 모두 로우 레벨로 입력되면 퓨즈 럽쳐 동작을 수행할 필요가 없으므로 로우 레벨의 제 1 검증신호(HIT0)를 출력한다.
본 발명의 다른 실시예에서, 비트 결함이 발생하여 제 2 페일 어드레스(FA<1>)가 하이 레벨로 럽쳐 신호 생성부(300)에 입력되면 럽쳐 신호 생성부(300)는 하이 레벨을 갖는 제 2 럽쳐 신호(RUPON2)를 출력한다. 제 2 퓨즈 럽쳐 회로(420)는 하이 레벨을 갖는 제 2 럽쳐 신호(RUPON2)를 입력받아 퓨즈 럽쳐 동작을 수행한다. 이때, 제 2 퓨즈 럽쳐 회로(420)가 퓨즈 럽쳐 동작을 제대로 수행했을 때는 하이 레벨을 갖는 제 2 럽쳐 어드레스(RA<1>)를 출력하고, 퓨즈 럽쳐 동작을 제대로 수행하지 못했을 때는 로우 레벨을 갖는 제 2 럽쳐 어드레스(RA<1>)를 출력한다.
또한, 비트 결함이 발생하지 않아 제 2 페일 어드레스(FA<1>)가 로우 레벨로 럽쳐 신호 생성부(300)에 입력되면 럽쳐 신호 생성부(300)는 로우 레벨을 갖는 제 2 럽쳐 신호(RUPON2)를 출력한다. 제 2 퓨즈 럽쳐 회로(420)는 로우 레벨을 갖는 제 2 럽쳐 신호(RUPON2)를 입력받아 퓨즈 럽쳐 동작을 수행하지 않고, 로우 레벨을 갖는 제 2 럽쳐 어드레스(RA<1>)를 출력한다.
비트 결함이 발생한 경우, 제 2 럽쳐 어드레스 비교부(520)는 제 2 페일 어드레스(FA<1>) 및 제 2 럽쳐 어드레스(RA<1>)가 모두 하이 레벨로 입력되면 제 2 퓨즈 럽쳐 회로(420)의 퓨즈 럽쳐 동작이 제대로 수행되었으므로 하이 레벨을 갖는 제 2 검증신호(HIT1)를 출력한다. 그러나, 제 2 럽쳐 어드레스 비교부(520)는 제 2 페일 어드레스(FA<1>)가 하이 레벨로 입력되고, 제 2 럽쳐 어드레스(RA<1>)가 로우 레벨로 입력되면 제 2 퓨즈 럽쳐 회로(420)의 퓨즈 럽쳐 동작이 제대로 수행되지 않은 것으로 판단하여 로우 레벨의 제 2 검증신호(HIT2)를 출력한다.
비트 결함이 발생하지 않은 경우, 제 2 럽쳐 어드레스 비교부(520)는 제 2 페일 어드레스(FA<1>) 및 제 2 럽쳐 어드레스(RA<1>)가 모두 로우 레벨로 입력되면 퓨즈 럽쳐 동작을 수행할 필요가 없으므로 로우 레벨의 제 2 검증신호(HIT1)를 출력한다.
본 발명의 다른 실시예에서, 비트 결함이 발생하여 제 3 페일 어드레스(FA<2>)가 하이 레벨로 럽쳐 신호 생성부(300)에 입력되면 럽쳐 신호 생성부(300)는 하이 레벨을 갖는 제 3 럽쳐 신호(RUPON3)를 출력한다. 제 3 퓨즈 럽쳐 회로(430)는 하이 레벨을 갖는 제 3 럽쳐 신호(RUPON3)를 입력받아 퓨즈 럽쳐 동작을 수행한다. 이때, 제 3 퓨즈 럽쳐 회로(430)가 퓨즈 럽쳐 동작을 제대로 수행했을 때는 하이 레벨을 갖는 제 3 럽쳐 어드레스(RA<2>)를 출력하고, 퓨즈 럽쳐 동작을 제대로 수행하지 못했을 때는 로우 레벨을 갖는 제 3 럽쳐 어드레스(RA<2>)를 출력한다.
또한, 비트 결함이 발생하지 않아 제 3 페일 어드레스(FA<2>)가 로우 레벨로 럽쳐 신호 생성부(300)에 입력되면 럽쳐 신호 생성부(300)는 로우 레벨을 갖는 제 3 럽쳐 신호(RUPON3)를 출력한다. 제 3 퓨즈 럽쳐 회로(430)는 로우 레벨을 갖는 제 3 럽쳐 신호(RUPON3)를 입력받아 퓨즈 럽쳐 동작을 수행하지 않고, 로우 레벨을 갖는 제 3 럽쳐 어드레스(RA<2>)를 출력한다.
비트 결함이 발생한 경우, 제 3 럽쳐 어드레스 비교부(530)는 제 3 페일 어드레스(FA<2>) 및 제 3 럽쳐 어드레스(RA<2>)가 모두 하이 레벨로 입력되면 제 3 퓨즈 럽쳐 회로(430)의 퓨즈 럽쳐 동작이 제대로 수행되었으므로 하이 레벨을 갖는 제 3 검증신호(HIT2)를 출력한다. 그러나, 제 3 럽쳐 어드레스 비교부(530)는 제 3 페일 어드레스(FA<2>)가 하이 레벨로 입력되고, 제 3 럽쳐 어드레스(RA<2>)가 로우 레벨로 입력되면 제 3 퓨즈 럽쳐 회로(430)의 퓨즈 럽쳐 동작이 제대로 수행되지 않은 것으로 판단하여 로우 레벨의 제 3 검증신호(HIT3)를 출력한다.
비트 결함이 발생하지 않은 경우, 제 3 럽쳐 어드레스 비교부(530)는 제 3 페일 어드레스(FA<2>) 및 제 3 럽쳐 어드레스(RA<2>)가 모두 로우 레벨로 입력되면 퓨즈 럽쳐 동작을 수행할 필요가 없으므로 로우 레벨의 제 3 검증신호(HIT2)를 출력한다.
본 발명의 다른 실시예에서, 비트 결함이 발생하여 제 4 페일 어드레스(FA<3>)가 하이 레벨로 럽쳐 신호 생성부(300)에 입력되면 럽쳐 신호 생성부(300)는 하이 레벨을 갖는 제 4 럽쳐 신호(RUPON4)를 출력한다. 제 3 퓨즈 럽쳐 회로(440)는 하이 레벨을 갖는 제 4 럽쳐 신호(RUPON4)를 입력받아 퓨즈 럽쳐 동작을 수행한다. 이때, 제 4 퓨즈 럽쳐 회로(440)가 퓨즈 럽쳐 동작을 제대로 수행했을 때는 하이 레벨을 갖는 제 4 럽쳐 어드레스(RA<3>)를 출력하고, 퓨즈 럽쳐 동작을 제대로 수행하지 못했을 때는 로우 레벨을 갖는 제 4 럽쳐 어드레스(RA<3>)를 출력한다.
또한, 비트 결함이 발생하지 않아 제 4 페일 어드레스(FA<3>)가 로우 레벨로 럽쳐 신호 생성부(300)에 입력되면 럽쳐 신호 생성부(300)는 로우 레벨을 갖는 제 4 럽쳐 신호(RUPON4)를 출력한다. 제 4 퓨즈 럽쳐 회로(440)는 로우 레벨을 갖는 제 4 럽쳐 신호(RUPON4)를 입력받아 퓨즈 럽쳐 동작을 수행하지 않고, 로우 레벨을 갖는 제 4 럽쳐 어드레스(RA<3>)를 출력한다.
비트 결함이 발생한 경우, 제 4 럽쳐 어드레스 비교부(540)는 제 4 페일 어드레스(FA<3>) 및 제 4 럽쳐 어드레스(RA<3>)가 모두 하이 레벨로 입력되면 제 4 퓨즈 럽쳐 회로(440)의 퓨즈 럽쳐 동작이 제대로 수행되었으므로 하이 레벨을 갖는 제 4 검증신호(HIT3)를 출력한다. 그러나, 제 4 럽쳐 어드레스 비교부(540)는 제 4 페일 어드레스(FA<3>)가 하이 레벨로 입력되고, 제 4 럽쳐 어드레스(RA<2>)가 로우 레벨로 입력되면 제 4 퓨즈 럽쳐 회로(440)의 퓨즈 럽쳐 동작이 제대로 수행되지 않은 것으로 판단하여 로우 레벨의 제 4 검증신호(HIT4)를 출력한다.
비트 결함이 발생하지 않은 경우, 제 4 럽쳐 어드레스 비교부(540)는 제 4 페일 어드레스(FA<3>) 및 제 4 럽쳐 어드레스(RA<3>)가 모두 로우 레벨로 입력되면 퓨즈 럽쳐 동작을 수행할 필요가 없으므로 로우 레벨의 제 4 검증신호(HIT3)를 출력한다.
즉, 럽쳐 검증부(500)는 복수의 페일 어드레스(FA<0:3>)와 복수의 럽쳐 어드레스(RA<0:3>) 신호의 논리 레벨이 같으면 페일 어드레스에 일치하게 퓨즈 럽쳐 동작이 수행되었다고 판단하여 하이레벨의 복수의 검증신호(HIT0:3)를 출력한다.
도 1 및 도 4를 참조하여, 리셋 신호 생성부(600)를 설명하면 다음과 같다.
리셋 신호 생성부(600)는 복수의 검증신호(HIT0:3)를 입력받아 리셋 신호(RST)를 생성한다. 이때, 리셋 신호 생성부(600)는 앤드 연산을 하는 논리게이트로 구성될 수 있다. 리셋 신호 생성부(600)는 복수의 검증신호(HIT0:3)가 모두 인에이블되면 리셋 신호(RST)를 인에이블 시킨다.
본 발명의 실시예에 따른 전기적 퓨즈 럽쳐 회로가 페일 어드레스에 일치하게 퓨즈 럽쳐 동작이 수행된 경우 복수의 검증신호(HIT0:3)가 모두 인에이블된 상태가 된다. 이때, 퓨즈 럽쳐 동작을 더 수행할 필요가 없으므로 리셋 신호 생성부(600)는 리셋 신호(RST)를 인에이블한다. 구동부(100)는 리셋 신호(RST)가 인에이블되면 발진신호(OSC)의 출력을 차단하여 퓨즈 럽쳐 동작을 종료할 수 있게 한다. 또한, 본 발명의 실시예에 따른 전기적 퓨즈 럽쳐 회로가 페일 어드레스에 일치하게 퓨즈 럽쳐 동작이 수행되지 않은 경우 복수의 검증신호(HIT0:3)중 어느 한 신호는 디스에이블된다. 이때, 리셋 신호 생성부(600)는 리셋 신호(RST)를 디스에이블한다. 구동부(100)는 디스에이블 상태의 리셋 신호(RST)를 입력받고 발진신호(OSC)를 출력하여 퓨즈 럽쳐 동작을 다시 수행하게 한다.
본 발명의 다른 실시예에서, 리셋 신호 생성부(600)는 복수의 검증신호(HIT0:3)가 모두 하이 레벨로 입력되면 하이 레벨을 갖는 리셋 신호(RST)를 출력한다.
본 발명의 실시예에 따른 전기적 퓨즈 럽쳐 회로가 페일 어드레스에 일치하게 퓨즈 럽쳐 동작이 수행된 경우 복수의 검증신호(HIT0:3)가 모두 하이 레벨을 갖는다. 이때, 퓨즈 럽쳐 동작을 더 수행할 필요가 없으므로 리셋 신호 생성부(600)는 하이 레벨을 갖는 리셋 신호(RST)를 출력한다. 구동부(100)는 하이 레벨을 갖는 리셋 신호(RST)가 입력되면 발진신호(OSC)의 출력을 차단하여 퓨즈 럽쳐 동작을 종료할 수 있게 한다. 또한, 본 발명의 실시예에 따른 전기적 퓨즈 럽쳐 회로가 페일 어드레스에 일치하게 퓨즈 럽쳐 동작이 수행되지 않은 경우 복수의 검증신호(HIT0:3)중 어느 한 신호는 로우 레벨을 갖는다. 이때, 리셋 신호 생성부(600)는 로우 레벨을 갖는 리셋 신호(RST)를 출력한다. 구동부(100)는 로우 레벨을 갖는 리셋 신호(RST)를 입력되면 발진신호(OSC)를 출력하여 퓨즈 럽쳐 동작을 다시 수행하게 한다.
도 5는 본 발명의 실시예에 따른 전기적 퓨즈 럽쳐 회로의 타이밍도이다. 도 5를 참조하여 전기적 퓨즈 럽쳐 회로의 타이밍을 설명하면 다음과 같다.
테스트 모드 신호(TM)가 하이 레벨로 천이되고 리셋 신호(RST)가 로우 레벨이 상태에 있으면, 구동부(100)는 소정 주기를 갖는 발진신호(OSC)를 출력한다.
럽쳐 인에이블 신호 생성부(200)는 발진신호(OSC)를 입력받고 하이 레벨 펄스 폭을 갖는 복수의 럽쳐 인에이블 신호(RUPEN1:4)를 순차적으로 출력한다. 럽쳐 신호 생성부(300)는 하이 레벨을 갖는 복수의 럽쳐 인에이블 신호(RUPEN1:4)와 복수의 페일 어드레스 (FA<0:3>) 중에 비트 결함이 발생하여 하이 레벨로 천이한 페일 어드레스(FA<n>, n은 정수 0 내지 3 중 하나)와 비교하여 럽쳐 신호를 생성한다. 럽쳐부(400)는 럽쳐 신호에 응답하여 비트 결함이 발생한 메모리 셀에 퓨즈 럽쳐 동작을 수행하고, 복수의 럽쳐 어드레스(RA<0:3>) 중에 퓨즈 럽쳐 동작이 완료된 럽쳐 어드레스(RA<n>, n은 정수 0 내지 3 중 하나)를 하이 레벨로 천이 시킨다. 럽쳐 검증부(600)는 비트 결함이 발생하여 하이 레벨로 천이한 페일 어드레스(FA<n>, n은 정수 0 내지 3 중 하나)와 퓨즈 럽쳐 동작이 완료된 럽쳐 어드레스(RA<n>, n은 정수 0 내지 3 중 하나)를 비교하여 퓨즈 럽쳐 동작이 제대로 수행됐는지 검증한다. 리셋 신호 생성부(600)는 퓨즈 럽쳐 동작이 완료되면 리셋 신호(RST)를 하이레벨로 천이시킨다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 구동부 110: 제어부
120: 스위치부 130: 오실레이터
200: 럽쳐 인에이블 신호 생성부 210: 제 1 플립플롭
220: 제 2 플립플롭 230: 제 3 플립플롭
240: 제 4 플립플롭 300: 럽쳐 신호 생성부
310: 제 1 페일 어드레스 비교부 320: 제 2 페일 어드레스 비교부
330: 제 3 페일 어드레스 비교부 340: 제 4 페일 어드레스 비교부
400: 럽쳐부 410: 제 1 퓨즈 럽쳐 회로
420: 제 2 퓨즈 럽쳐 회로 430: 제 3 퓨즈 럽쳐 회로
440: 제 4 퓨즈 럽쳐 회로 500: 럽쳐 검증부
510: 제 1 럽쳐 어드레스 비교부 520: 제 2 럽쳐 어드레스 비교부
530: 제 3 럽쳐 어드레스 비교부 540: 제 4 럽쳐 어드레스 비교부
600: 리셋 신호 생성부 700: 퓨즈 럽쳐 제어 블록
710: 퓨즈 럽쳐 블록 800: 렵쳐 검증 판단 블록

Claims (15)

  1. 각 메모리 셀의 페일 어드레스를 입력받고 테스트 모드 신호 및 리셋 신호에 응답하여 퓨즈 럽쳐 동작을 수행하고 퓨즈 럽쳐 동작을 검증하는 각 메모리 셀의 럽쳐 어드레스 신호를 출력하는 퓨즈 럽쳐 제어 블록; 및
    각 메모리 셀의 상기 페일 어드레스 신호 및 각 메모리 셀의 상기 럽쳐 어드레스 신호를 비교하여 퓨즈 럽쳐 동작이 제대로 이루어졌는지 판단하여 퓨즈 럽쳐 동작이 성공한 경우 논리 레벨이 변경되고, 퓨즈 럽쳐 동작이 실패한 경우 퓨즈 럽쳐 동작을 논리 레벨을 유지하는 상기 리셋 신호를 생성하는 럽쳐 검증 판단 블록을 포함하는 전기적 퓨즈 럽쳐 회로.
  2. 제 1항에 있어서,
    상기 퓨즈 럽쳐 제어 블록은
    상기 퓨즈 럽쳐 동작의 성공여부에 따라 논리 레벨이 변경되는 리셋 신호를 피드백(Feedback)을 받고, 퓨즈 럽쳐 동작이 성공하면 퓨즈 럽쳐 동작을 종료하지만 퓨즈 럽쳐 동작이 실패하면 퓨즈 럽쳐 동작을 지속하는 것을 특징으로 하는 전기적 퓨즈 럽쳐 회로.
  3. 제 1항에 있어서,
    상기 퓨즈 럽쳐 제어 블록은
    상기 리셋 신호의 논리 레벨이 변경되면 퓨즈 럽쳐 동작을 종료하고, 상기 리셋 신호의 논리 레벨이 유지되면 퓨즈 럽쳐 동작을 계속하는 것을 특징으로 하는 전기적 퓨즈 럽쳐회로.
  4. 제 1항에 있어서,
    상기 럽쳐 검증 판단 블록은
    상기 페일 어드레스 신호 및 상기 럽쳐 어드레스 신호를 비교하여 두 신호의 논리레벨이 일치하면 상기 리셋 신호의 논리 레벨을 변경하고, 두 신호의 논리 레벨을 유지하는 것을 특징으로 하는 전기적 퓨즈 럽쳐 회로.
  5. 테스트 모드 신호와 리셋 신호에 응답하여 퓨즈 럽쳐 동작을 수행하기 위한 발진신호를 생성하는 구동부;
    복수의 페일 어드레스 신호를 입력받고 상기 발진신호에 응답하여 퓨즈 럽쳐 동작을 수행하고, 각 메모리 셀의 퓨즈 럽쳐 동작을 동작을 검증하기 위한 복수의 럽쳐 어드레스 신호를 출력하는 퓨즈 렵쳐 블록; 및
    상기 복수의 페일 어드레스 신호 각각 및 상기 복수의 럽쳐 어드레스 신호 각각을 논리 연산하여 연산 결과에 따라 상기 리셋 신호의 인에이블 여부를 결정하여 출력하는 럽쳐 검증 판단 블록을 포함하는 전기적 퓨즈 럽쳐 회로.
  6. 제 5항에 있어서,
    상기 구동부는
    상기 테스트 모드 신호와 상기 리셋 신호에 응답하여 제어신호를 생성하는 제어부;
    상기 발진신호를 출력하는 오실레이터; 및
    상기 오실레이터에 연결되고 상기 제어신호에 응답하여 상기 오실레이터의 동작여부를 결정하는 스위치부를 포함하는 전기적 퓨즈 럽쳐 회로.
  7. 제 6항에 있어서,
    상기 구동부는
    상기 테스트 모드 신호가 인에이블되고 상기 리셋 신호가 디스에이블 상태이면 상기 발진신호를 출력하고 상기 리셋 신호가 인에이블되면 상기 발진신호의 출력을 차단하는 것을 특징으로 하는 전기적 퓨즈 럽쳐 회로.
  8. 제 5항에 있어서,
    상기 퓨즈 럽쳐 블록은
    상기 발진신호를 소정의 펄스 폭을 갖는 복수의 럽쳐 인에이블 신호를 생성하는 럽쳐 인에이블 신호 생성부;
    상기 복수의 럽쳐 인에이블 신호 및 상기 복수의 페일 어드레스 신호를 비교하여 각 메모리 셀에서 비트 결함이 발생하면 인에이블되는 복수의 럽쳐 신호를 생성하는 럽쳐 신호 생성부; 및
    상기 복수의 럽쳐 신호에 응답하여 퓨즈 럽쳐 동작을 수행한 경우 인에이블된 상기 복수의 럽쳐 어드레스 신호를 생성하는 럽쳐부를 포함하는 전기적 퓨즈 럽쳐 회로.
  9. 제 8항에 있어서,
    상기 럽쳐 인에이블 신호 생성부는
    상기 발진신호를 입력받아 상기 복수의 럽쳐 인에이블 신호를 생성하는 복수의 플립플롭을 포함하는 전기적 퓨즈 럽쳐 회로.
  10. 제 8항에 있어서,
    상기 럽쳐 신호 생성부는,
    상기 복수의 럽쳐 인에이블 신호 및 상기 복수의 페일 어드레스 신호를 비교하여 각 메모리 셀에서 비트 결함이 발생한 경우 인에이블되는 상기 복수의 럽쳐 신호를 생성하는 복수의 페일 어드레스 비교부를 포함하는 전기적 퓨즈 럽쳐 회로.
  11. 제 10항에 있어서,
    상기 페일 어드레스 비교부는,
    상기 복수의 럽쳐 인에이블 신호 각각 및 상기 복수의 페일 어드레스 신호 각각을 앤드(AND) 연산하는 것을 특징으로 하는 전기적 퓨즈 럽쳐 회로.
  12. 제 8항에 있어서,
    상기 럽쳐부는 상기 복수의 럽쳐 신호 각각에 응답하여 퓨즈에 전기적 스트레스를 가하여 퓨즈 럽쳐 동작을 수행하는 복수의 퓨즈 럽쳐 회로를 포함하는 것을 특징으로 하는 전기적 퓨즈 럽쳐 회로.
  13. 제 5항에 있어서,
    상기 럽쳐 검증 판단 블록은
    상기 복수의 페일 어드레스 신호 각각 및 상기 복수의 럽쳐 어드레스 신호 각각을 비교하여 럽쳐 동작을 수행여부를 알려주는 복수의 검증신호를 생성하는 럽쳐 검증부; 및
    상기 복수의 검증신호 모두 인에이블되면 상기 리셋 신호를 인에이블 상태로 출력하고, 상기 복수의 검증신호 중에 어느 한 신호라도 디스에이블되면 상기 리셋 신호를 디스에이블 상태로 출력하는 리셋 신호 생성부를 포함하는 전기적 퓨즈 럽쳐 회로.
  14. 제 13항에 있어서,
    상기 럽쳐 검증부는
    상기 복수의 페일 어드레스 각각과 상기 복수의 럽쳐 어드레스 각각을 비교하여 상기 복수의 검증신호를 생성하는 복수의 럽쳐 어드레스 비교부를 포함하는 전기적 퓨즈 럽쳐 회로.
  15. 제 13항에 있어서,
    상기 럽쳐 어드레스 비교부는
    상기 복수의 페일 어드레스와 상기 복수의 럽쳐 어드레스가 모두 인에이블 상태에 있거나 모두 디스에이블 상태에 있으면 상기 복수의 검증신호를 인에이블 하는 것을 특징으로 하는 전기적 퓨즈 럽쳐 회로.
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