KR20120076438A - 반도체 메모리 장치 - Google Patents

Abstract

반도체 메모리 장치는 테스트모드로 진입하여 셀블럭의 불량이 발생하는 경우 인에이블되는 불량발생신호에 따라 불량 셀블럭의 어드레스를 래치하여 출력어드레스신호를 생성하는 불량어드레스 래치부 및 상기 출력어드레스신호에 따라 불량이 발생한 셀블럭을 리던던시셀블럭으로 대체하여 불량을 리페어하는 리페어부를 포함한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 소자에 관한 것으로, 보다 구체적으로는 전기적 퓨즈를 구비하는 반도체 메모리 장치에 관한 것이다.

반도체 메모리 장치의 고집적화 및 저장 용량의 증대는 생산 공정에서 반도체 셀의 불량 발생 가능성을 증가시키고, 이는 곧 생산 수율을 저하하는 요인으로 작용한다. 일반적으로 반도체 메모리 장치가 몇 개의 결함 메모리 셀들, 심지어는 단 한 개의 결함 셀만을 가지더라도 그 장치는 제품으로서 출하될 수 없다.

이와 같이, 반도체 메모리 장치의 고집적화에 따른 수율 저하를 개선하기 위해서 여러 가지 시도들이 진행되고 있으며, 그 대표적인 것이 퓨즈를 이용한 리페어를 사용하는 것이다.

반도체 메모리 장치에 있어서, 불량이 발생한 셀을 정상적인 셀로 리페어하여 칩이 정상적인 동작을 할 수 있도록 사용되고 있는 리페어 기술은 일반적으로 두 가지 정도 있는데, 첫번째 방법은, 레이저(Laser) 장치를 이용한 퓨즈커팅(Cutting) 방법이고, 두번째 방법은 퓨즈를 구성하고 있는 재질에 일정량의 고전류를 흐르게 함으로서 퓨즈의 재질의 파열(Rupture)을 유도하여 결국에는 전기적으로 퓨즈의 상태가 쇼트 되도록 하는 방법이다.

특히 두 번째 방법의 경우에는, 칩의 패키지 조립이 완료된 이후에도 사용할 수 있는 방법으로서 이를 전기적 퓨즈(Electrical Fuse, E-Fuse) 방식이라고 하며, 패키지 상태에서 발생하는 불량셀을 정상적인 셀로의 리페어 가능하다는 점에서, 칩을 제조하는 제조자의 입장에서 레이저를 이용한 퓨즈 커팅 방식에 비하여 E-Fuse 방식을 선호하고 있다.

따라서, 본 발명은 셀블럭에 불량이 발생할 경우의 불량이 발생한 셀블럭의 어드레스를 래치하고 해당 어드레스의 셀블럭을 리던던시 셀블럭으로 대체하여 정상 셀로 사용가능하게 하는 반도체메모리 장치를 개시한다.

이를 위해, 본 발명은 테스트모드로 진입하여 셀블럭의 불량이 발생하는 경우 인에이블되는 불량발생신호에 따라 불량 셀블럭의 어드레스를 래치하여 출력어드레스신호를 생성하는 불량어드레스 래치부 및 상기 출력어드레스신호에 따라 불량이 발생한 셀블럭을 리던던시셀블럭으로 대체하여 불량을 리페어하는 리페어부를 포함하는 반도체 메모리 장치를 제공한다.

도 1 은 본 발명의 일실시예에 따른 반도체 메모리 장치의 셀블럭도이다.
도 2 는 도 1에 도시된 래치신호 생성부의 회로도이다.
도 3 은 도 1에 도시된 래치부의 회로도이다.
도 4 는 도 1에 도시된 래치인에이블 신호생성부의 회로도이다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 1은 본 발명의 일실시예에 따른 반도체 메모리 장치의 셀블럭도이다.

반도체 메모리 장치는, 도 1에 도시된 바와 같이, 불량어드레스 래치부(1) 및 리페어부(2)를 포함한다.

불량어드레스 래치부(1)는 디코더(10), 래치신호 생성부(20), 래치부(30), 래치인에이블신호 생성부(40) 및 펄스신호 생성부(50)를 포함한다.

디코더(10)는 셀블럭의 불량이 발생할 경우 불량 셀블럭을 테스트하기 위하여 로직하이레벨로 인에이블되는 테스트모드신호(TM)와 로직로우레벨로 인에이블되는 불량발생신호(GIO_SUMB)를 디코딩하여 퓨즈인에이블신호(EN_FUSE)를 로직하이레벨로 생성하고, 셀블럭에 불량이 발생하지 않은 경우 불량 셀블럭을 테스트하기 위하여 로직하이레벨로 인에이블되는 테스트모드신호(TM)와 로직하이레벨로 디스에이블되는 불량발생신호(GIO_SUMB)를 디코딩하여 퓨즈인에이블신호(EN_FUSE)를 로직로우레벨로 생성한다.

래치신호 생성부(20)는, 도 2에 도시된 바와 같이, 불량발생신호(GIO_SUMB)를 반전 버퍼링하여 출력하는 인버터(IV20), 인버터(IV20)의 출력과 래치인에이블신호(EN_ADDLAT)를 부정논리곱 연산을 수행하여 출력하는 낸드게이트(ND20), 낸드게이트(ND20)의 출력을 반전 버퍼링하여 제1 래치신호(STORE<1>)로 출력하는 인버터(IV21), 래치인에이블신호(EN_ADDLAT)를 반전 버퍼링하여 출력하는 인버터(IV22), 인버터(IV20)의 출력과 인버터(IV22)의 출력을 부정논리곱 연산을 수행하여 출력하는 낸드게이트(ND21) 및 낸드게이트(ND21)의 출력을 반전 버퍼링하여 제2 래치신호(STORE<2>)로 출력하는 인버터(IV23)를 포함한다.

래치신호 생성부(20)는 첫 번째 셀블럭에 불량이 발생할 경우 로직로우레벨의 불량발생신호(GIO_SUMB)에 응답하여 로직하이레벨의 초기값을 갖는 래치인에이블신호(EN_ADDLAT)를 버퍼링하여 제1 래치신호(STORE<1>)를 로직하이레벨로 인에이블시키고, 제2 래치신호(STORE<2>)를 로직로우레벨로 디스에이블시킨다.

또한, 두 번째 셀블럭에 불량이 발생할 경우 로직로우레벨의 불량발생신호(GIO_SUMB)에 응답하여 로직로우레벨로 인에이블된 래치인에이블신호(EN_ADDLAT)를 버퍼링하여 제1 래치신호(STORE<1>)를 로직로우레벨로 디스에이블시키고, 로직로우레벨의 불량발생신호(GIO_SUMB)에 응답하여 로직로우레벨로 인에이블된 래치인에이블신호(EN_ADDLAT)를 반전 버퍼링하여 제2 래치신호(STORE<2>)를 로직하이레벨로 인에이블시킨다.

만약, 셀블럭에 불량이 발생하지 않는 경우 로직하이레벨의 페일발생신호(GIO_SUMB)에 응답하여 제1 래치신호(STORE<1>)를 로직로우레벨로 디스에이블시키고, 제2 래치신호(STORE<2>)를 로직로우레벨로 디스에이블시킨다.

래치부(30)는, 도 3에 도시된 바와 같이, 제1 래치부(31) 및 제2 래치부(32)를 포함한다.

제1 래치부(31)는 파워업신호(PWRUP)에 응답하여 제1 노드(nd30)를 접지전압(VSS)으로 풀다운구동하여 초기화하는 제1 초기화 소자(N30)를 더 포함하고, 첫 번째 셀블럭에 불량이 발생하는 경우 로직하이레벨로 인에이블되는 제1 래치신호(STORE<1>)에 응답하여 전달게이트(T30)가 턴온되어, 어드레스(ADD<1:12>)중 첫 번째 셀블럭의 불량이 발생한 제1 어드레스를 래치하여 제1 출력어드레스신호(OUT_ADD1<1:12>)로 출력한다. 여기서, 셀블럭의 불량이 발생하지 않는 어드레스(ADD<1:12>)에 대응되는 제1 출력어드레스신호(OUT_ADD1<1:12>)는 로직로우레벨로 플로팅 되어있다.

제2 래치부(32)는 파워업신호(PWRUP)에 응답하여 제2 노드(nd31)를 접지전압(VSS)으로 풀다운구동하여 초기화하는 제2 초기화 소자(N31)를 더 포함하고, 두 번째 셀블럭에 불량이 발생하는 경우 로직하이레벨로 인에이블되는 제2 래치신호(STORE<2>)에 응답하여 전달게이트(T31)가 턴온되어, 어드레스(ADD<1:12>) 중 두 번째 셀블럭의 불량이 발생한 제2 어드레스를 래치하여 제2 출력어드레스신호(OUT_ADD2<1:12>)로 출력한다. 여기서, 셀블럭의 불량이 발생하지 않는 어드레스(ADD<1:12>)에 대응되는 제2 출력어드레스신호(OUT_ADD2<1:12>)는 로직로우레벨로 플로팅 되어있다.

여기서, 어드레스(ADD<1:12>)는 셀블럭의 불량을 검사하는 테스트모드로 진입하여 테스트를 수행하는 셀블럭의 위치정보를 갖고 생성되는 신호이고 또한, 파워업신호(PWRUP)는 전원전압(VDD)이 목표레벨에 도달하기 전까지 구간(파워업구간)에서는 외부전압(VDD)을 따라 레벨이 상승하고, 목표레벨에 도달하고 난 후에는 로직로우레벨로 천이하는 신호이다.

래치인에이블 신호생성부(40)는, 도 4에 도시된 바와 같이, 제1 래치신호(STORE<1>)에 응답하여 제3 노드(nd40)를 접지전압(VSS)과 연결하는 스위치(T40), 파워업신호(PWRUP)에 응답하여 제3 노드(nd40)를 전원전압(VDD)레벨로 풀업구동하여 초기화하는 풀업소자(P40) 및 제1 래치신호(STORE<1>)에 응답하여 제3 노드(nd40)을 버퍼링하여 래치인에이블신호(EN_ADDLAT)로 출력하는 논리소자(ND40)를 포함한다.

래치인에이블 신호생성부(40)는 첫 번째 셀블럭의 불량이 발생하는 경우 로직하이레벨로 인에이블되는 제1 래치신호(STORE<1>)에 응답하여 스위치(T40)가 턴온되어 제3 노드(nd40)를 접지전압(VSS)에 연결하고, 제1 래치신호(STORE<1>)에 응답하여 제3 노드(nd40)의 접지전압(VSS)레벨을 버퍼링하여 래치인에이블신호(EN_ADDLAT)를 로직로우레벨로 인에이블시키고, 셀블럭의 불량이 발생하지 않는 경우 로직로우레벨의 제1 래치신호(STORE<1>)에 응답하여 스위치(T40)는 턴오프 되고 파워업신호(PWRUP)에 응답하여 제3 노드(nd40)를 전원전압(VDD)레벨로 풀업구동하여 초기화 시키며, 로직로우레벨의 제1 래치신호(STORE<1>)에 응답하여 제3 노드(nd40)의 전원전압(VDD)레벨을 버퍼링하여 래치인에이블신호(EN_ADDLAT)를 로직하이레벨로 디스에이블시킨다.

펄스신호 생성부(50)는 비트 페일이 발생하는 경우 로직하이레벨로 인에이블되는 퓨즈인에이블신호(EN_FUSE)에 응답하여 버스트 커맨드(BST)의 로직레벨에 따라 순차적으로 소정구간 인에이블되는 제1 및 제2 펄스신호(PUL1<1:12>, PUL2<1:12>)를 생성한다. 여기서, 버스트 커맨드(BST)는 외부 클럭에 응답하여 주기적으로 인에이블되는 신호이다.

제어신호 생성부(60)는 첫 번째 셀블럭의 불량이 발생한 어드레스에 대응되어 로직하이레벨로 생성되는 제1 출력어드레스신호(OUT_ADD1<1:12>)에 응답하여 순차적으로 인에이블되는 제1 펄스신호(PUL1<1:12>)에 따라 전기적퓨즈를 럽쳐(Rupture)하여 제1 제어신호(CON<1:12>)를 생성한다. 또한, 두 번째 셀블럭의 불량이 발생한 어드레스에 대응되어 로직하이레벨로 생성되는 제2 출력어드레스신호(OUT_ADD2<1:12>)에 응답하여 순차적으로 인에이블되는 제2 펄스신호(PUL2<1:12>)에 따라 전기적퓨즈를 럽쳐(Rupture)하여 제2 제어신호(CON<1:12>)를 생성한다.

퓨즈부(70)는 셀블럭의 불량이 발생하여 생성되는 제1 및 제2 제어신호(CON1<1:12>, CON2<1:12>)에 따라 리던던시 셀블럭의 위치정보를 갖는 퓨즈를 커팅하여 불량이 발생한 셀블럭을 차단하고, 리던던시 셀블럭으로 대체하여 불량이 발생한 셀블럭을 리페어한다.

이상 설명한 반도체 메모리 장치의 동작을 제3 및 제 10 어드레스(ADD<3>, ADD<10>)의 해당 셀블럭이 불량이 발생하는 경우를 예를 들어 설명하면 다음과 같다.

우선, 불량어드레스 래치부(1)의 디코더(10)는 제3 어드레스(ADD<3>) 셀블럭의 불량 테스트시 로직하이레벨로 인에이블되는 테스트모드신호(TM)와 로직로우레벨로 인에이블되는 불량발생신호(GIO_SUMB)를 디코딩하여 퓨즈인에이블신호(EN_FUSE)를 로직하이레벨로 생성한다.

래치신호 생성부(20)는 제3 어드레스(ADD<3>) 셀블럭이 불량이 발생하여 인에이블되는 로직로우레벨의 불량발생신호(GIO_SUMB)에 응답하여 로직하이레벨의 초기값을 갖는 래치인에이블신호(EN_ADDLAT)를 버퍼링하여 제1 래치신호(STORE<1>)를 로직하이레벨로 인에이블시키고, 제2 래치신호(STORE<2>)를 로직로우레벨로 디스에이블시킨다.

래치부(30)의 제1 래치부(31)는 제1 래치신호(STORE<1>)의 로직하이레벨에 응답하여 제3 어드레스(ADD<3>)를 래치하여 제3 어드레스(ADD<3>)에 대응되는 제1 출력어드레스신호(OUT_ADD1<1:12>)중 세 번째 제1 출력어드레스신호(OUT_ADD1<3>)를 로직하이레벨로 생성하고 나머지 제1 출력어드레스신호(OUT_ADD1<1,2,4~12>)는 로직로우레벨로 생성한다. 이때, 제2 래치부(32)는 제2 래치신호(STORE<2>)의 로직로우레벨에 응답하여 제2 출력어드레스신호(OUT_ADD2<1:12>)를 로직로우레벨로 생성한다.

래치인에이블 신호생성부(40)는 제1 래치신호(STORE<1>)의 로직하이레벨에 에 응답하여 스위치(T40)가 턴온되어 제3 노드(nd40)를 접지전압(VSS)과 연결하고, 접지전압(VSS)레벨을 갖는 제3 노드(nd40)을 버퍼링하여 래치인에이블신호(EN_ADDLAT)를 로직로우레벨로 생성한다.

펄스신호 생성부(50)는 제3 어드레스(ADD<3>)셀블럭의 불량이 발생하여 로직하이레벨로 인에이블된 퓨즈인에이블신호(EN_FUSE)에 응답하여 주기적으로 인에이블되는 버스트 커맨드(BST)에 따라 순차적으로 소정구간 인에이블되는 제1 펄스신호(PUL1<1:12>)를 생성한다.

다음으로, 불량어드레스 래치부(1)의 디코더(10)는 제10 어드레스(ADD<10>)셀불럭의 불량 테스트시 로직하이레벨로 인에이블되는 테스트모드신호(TM)와 로직로우레벨로 인에이블되는 불량발생신호(GIO_SUMB)를 디코딩하여 퓨즈인에이블신호(EN_FUSE)를 로직하이레벨로 생성한다.

래치신호 생성부(20)는 제3 어드레스(ADD<3>) 셀블럭의 불량 테스트시 생성된 로직로우레벨의 래치인에이블신호(EN_ADDLAT)에 응답하여 제1 래치신호(STORE<1>)를 로직로우레벨로 디스에이블시키고, 제10 어드레스(ADD<10>)의 셀블럭의 불량이 발생하여 인에이블되는 로직로우레벨의 불량발생신호(GIO_SUMB)를 반전 버퍼링하여 제2 래치신호(STORE<2>)를 로직하이레벨로 인에이블시킨다.

래치부(30)의 제2 래치부(32)는 제2 래치신호(STORE<2>)의 로직하이레벨에 응답하여 제10 어드레스(ADD<10>)를 래치하여 제10 어드레스(ADD<10>)에 대응되는 제2 출력어드레스신호(OUT_ADD2<1:12>)중 열 번째 제2 출력어드레스신호(OUT_ADD2<10>)를 로직하이레벨로 생성하고 나머지 제2 출력어드레스신호(OUT_ADD2<1~9,11~12>)는 로직로우레벨로 생성한다.

펄스신호 생성부(50)는 제10 어드레스(ADD<10>)셀블럭의 불량이 발생하여 로직하이레벨로 인에이블된 퓨즈인에이블신호(EN_FUSE)에 응답하여 주기적으로 인에이블되는 버스트 커맨드(BST)에 따라 순차적으로 소정구간 인에이블되는 제2 펄스신호(PUL2<1:12>)를 생성한다.

리페어부(2)의 제어신호 생성부(60)는 순차적으로 인에이블되는 제1 펄스신호(PUL1<1:12>)에 응답하여 제1 출력어드레스신호(OUT_ADD1<1:12>)의 세 번째 제1 출력어드레스신호(OUT_ADD1<3>)에 해당하는 전기적 퓨즈를 럽쳐(Rupture)하여 제1 제어신호(CON1<1:12>)를 생성한다. 그리고, 순차적으로 인에이블되는 제2 펄스신호(PUL2<1:12>)에 응답하여 제2 출력어드레스신호(OUT_ADD2<1:12>)의 열 번째 제2 출력어드레스신호(OUT_ADD2<10>)에 해당하는 전기적 퓨즈를 럽쳐(Rupture)하여 제2 제어신호(CON2<1:12>)를 생성한다.

퓨즈부(70)는 제1 및 제2 제어신호(CON1<1:12>, CON2<1:12>)에 따라 리던던시 셀블럭의 위치정보를 갖는 퓨즈를 커팅하여 불량이 발생한 제3 및 제 10 어드레스(ADD<3>, ADD<10>)의 셀블럭을 차단하고, 리던던시 셀블럭으로 대체하여 불량이 발생한 셀블럭을 리페어한다.

1. 블량어드레스 래치부 2. 리페어부
10. 디코더 20. 래치신호 생성부
30. 래치부 31. 제1 래치부
32. 제2 래치부 40. 래치인에이블 신호생성부
50. 펄스신호 생성부 60. 제어신호 생성부
70. 퓨즈부

Claims (11)

1. 테스트모드로 진입하여 셀블럭의 불량이 발생하는 경우 인에이블되는 불량발생신호에 따라 불량 셀블럭의 어드레스를 래치하여 출력어드레스신호를 생성하는 불량어드레스 래치부; 및
   상기 출력어드레스신호에 따라 불량이 발생한 셀블럭을 리던던시셀블럭으로 대체하여 불량을 리페어하는 리페어부를 포함하는 반도체 메모리 장치.
   
2. 제 1 항에 있어서, 상기 불량어드레스 래치부는
   테스트모드신호에 응답하여 상기 불량발생신호에 따라 퓨즈인에이블신호를 생성하는 디코더;
   상기 불량발생신호에 응답하여 래치인에이블신호의 로직레벨에 따라 제1 및 제2 래치신호를 생성하는 래치신호 생성부;
   상기 제1 및 제2 래치신호에 응답하여 상기 불량이 발생한 상기 어드레스를 래치하여 출력어드레스신호를 생성하는 래치부;
   상기 제1 래치신호가 인에이블 하는 경우 상기 제2 어드레스를 래치하기 위한 상기 래치인에이블신호를 생성하는 래치인에이블 신호생성부; 및
   상기 퓨즈인에이블신호에 응답하여 버스트 커맨드의 로직레벨에 따라 순차적으로 소정구간 인에이블되는 펄스신호를 생성하는 펄스신호 생성부를 포함하는 반도체 메모리 장치.
   
3. 제 2 항에 있어서, 상기 테스트모드신호는 상기 불럭을 불량 테스트하기 위한 상기 테스트모드로 진입하면 인에이블되는 반도체 메모리 장치.
   
4. 제 2 항에 있어서, 상기 어드레스는 상기 테스트모드로 진입하여 테스트를 수행하는 상기 셀블럭의 위치정보를 갖는 반도체 메모리 장치.
   
5. 제 2 항에 있어서, 상기 버스트 커맨드는 외부 클럭에 응답하여 주기적으로 인에이블되는 반도체 메모리 장치.
   
6. 제 2 항에 있어서, 상기 래치부는
   상기 제1 래치신호에 응답하여 제1 어드레스를 래치하여 제1 출력어드레스신호를 생성하는 제1 래치부; 및
   상기 제2 래치신호에 응답하여 제2 어드레스를 래치하여 제2 출력어드레스신호를 생성하는 제2 래치부를 포함하는 반도체 메모리 장치.
   
7. 제 6 항에 있어서, 상기 제1 래치부는 파워업신호에 응답하여 제1 노드를 초기화하는 제1 초기화소자를 포함하는 반도체 메모리 장치
   
8. 제 6 항에 있어서, 상기 제2 래치부는 상기 파워업신호에 응답하여 제2 노드를 초기화하는 제2 초기화 소자를 포함하는 반도체 메모리 장치.
   
9. 제 8 항에 있어서, 상기 파워업신호는 전원전압이 기설정된 레벨에 도달하면 인에이블되는 반도체 메모리 장치.
   
10. 제 6 항에 있어서, 상기 래치인에이블신호 생성부는
    상기 제1 래치신호에 응답하여 제3 노드를 접지전압과 연결하는 스위치;
    상기 파워업신호에 응답하여 상기 제3 노드를 전원전압레벨로 풀업구동하는 풀업소자; 및
    상기 제1 래치신호에 응답하여 상기 제3 노드를 버퍼링하여 상기 래치인에이신호를 출력하는 논리소자를 포함하는 반도체 메모리 장치.
    
11. 제 1 항에 있어서, 상기 리페어부는
    상기 출력어드레스신호에 응답하여 소정구간 인에이블되는 펄스신호에 따라 전기적 퓨즈를 럽쳐하여 제1 및 제2 제어신호를 생성하는 제어신호생성부; 및
    상기 제1 및 제2 제어신호의 로직레벨에 따라 상기 리던던시셀블럭의 위치정보를 갖는 퓨즈를 커팅하여 불량이 발생한 셀블럭을 상기 리던던시 셀블럭으로 대체하는 퓨즈부를 포함하는 반도체 메모리 장치.
    

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