JP2004005912A - 半導体メモリ装置、及びその不良セルアドレスプログラム回路及び方法 - Google Patents
半導体メモリ装置、及びその不良セルアドレスプログラム回路及び方法 Download PDFInfo
- Publication number
- JP2004005912A JP2004005912A JP2003027534A JP2003027534A JP2004005912A JP 2004005912 A JP2004005912 A JP 2004005912A JP 2003027534 A JP2003027534 A JP 2003027534A JP 2003027534 A JP2003027534 A JP 2003027534A JP 2004005912 A JP2004005912 A JP 2004005912A
- Authority
- JP
- Japan
- Prior art keywords
- address
- defective cell
- control signal
- cell address
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/1208—Error catch memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
【課題】パッケージ状態でセルに不良が発生する場合に不良セルアドレスを外部の別途の装置に貯蔵する必要がない半導体メモリ装置の提供並びに、半導体メモリ装置の不良セルアドレスプログラム回路の提供並びに、半導体メモリ装置の不良セルアドレスプログラム方法を提供する。
【解決手段】外部から印加される不良セルアドレスプログラム制御信号を貯蔵するモード設定レジスタ、パッケージテスト時に比較一致信号が不良セルが存在することを示す場合には不良セルアドレスプログラム制御信号に応答してアドレス発生回路から出力されるアドレスをラッチしてプログラムする不良セルアドレスプログラム回路、及び不良セルアドレスプログラム回路から出力されるアドレスとアドレス発生回路から出力されるアドレスが一致するとリダンダント選択信号を発生する不良セルアドレスコーディング回路等で構成されている。
【選択図】 図３
【解決手段】外部から印加される不良セルアドレスプログラム制御信号を貯蔵するモード設定レジスタ、パッケージテスト時に比較一致信号が不良セルが存在することを示す場合には不良セルアドレスプログラム制御信号に応答してアドレス発生回路から出力されるアドレスをラッチしてプログラムする不良セルアドレスプログラム回路、及び不良セルアドレスプログラム回路から出力されるアドレスとアドレス発生回路から出力されるアドレスが一致するとリダンダント選択信号を発生する不良セルアドレスコーディング回路等で構成されている。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にパッケージ状態でメモリセルアレーの不良をリペアできる半導体メモリ装置、及びこの装置の不良セルアドレスプログラム回路及び方法に関する。
【０００２】
【従来の技術】
従来の半導体メモリ装置は、パッケージ状態でテスタ等により信頼性のテストを実行して不良セルが検出されると、半導体メモリ装置の外部の別途の装置に不良セルアドレスを貯蔵する。そして、リペアが可能であるのかを判断してリペアが可能であればメモリ外部の別途の装置に貯蔵された不良セルアドレスをモード設定レジスタに印加して不良セルアドレスをプログラムする。
【０００３】
図１は、パッケージ状態で不良セルをリペアするための従来の半導体メモリ装置の概略的な構成を示すブロック図である。この半導体メモリ装置は、メモリセルアレー１０、コラムアドレスデコーダ１２、ローアドレスデコーダ１４、センス増幅器１６、書込み増幅器１８、データ入力バッファ２０、データ出力ドライバ２２、データ出力バッファ２４、モード設定レジスタ２６、不良セルアドレス制御信号発生回路２８、コラムアドレスバッファ３０、ローアドレスバッファ３２、救済セルイネーブル制御信号発生回路３４、救済セル読出し及び書込み制御回路３６、救済セル３８、スイッチ４０、４４、及び比較回路４２で構成されている。
【０００４】
図１に示したブロック各々の機能を説明すると次のとおりである。
【０００５】
メモリセルアレー１０は、ｍ個のワードライン選択信号ＷＬ１〜ＷＬｍとｎ個のコラム選択信号Ｙ１〜Ｙｎに応答して選択されたメモリセルに対してデータを入出力する。コラムアドレスデコーダ１２はバッファされたコラムアドレスＣＡｉ、ＣＡｉＢをデコーディングしてｎ個のコラム選択信号Ｙ１〜Ｙｎを発生する。ローアドレスデコーダ１４はバッファされたローアドレスＲＡｊ、ＲＡｊＢをデコーディングしてｍ個のワードライン選択信号ＷＬ１〜ＷＬｍを発生する。センス増幅器１６はメモリセルアレー１０から出力されるデータを増幅したり、読出しイネーブル信号ＣＲＥに応答してスイッチ４０から伝送されるデータを増幅したりする。書込み増幅器１８はデータ入力バッファ２０から出力されるバッファされたデータを増幅してメモリセルアレー１０に出力する。
【０００６】
データ入力バッファ２０はデータＤＱ１〜ＤＱｙをバッファして出力する。データ出力ドライバ２２はセンス増幅器１６により増幅されたデータを駆動する。データ出力バッファ２４はデータ出力ドライバ２２から出力されるデータをバッファしてデータＤＱ１〜ＤＱｙとして出力する。モード設定レジスタ２６はモード制御信号ＭＲＳに応答してアドレス入力ピン（図示せず）から印加される不良セルアドレス及び並列ビットテスト制御信号を貯蔵して不良セルアドレスＭＲＳｋ及び並列ビットテスト制御信号ＰＢＴを発生する。不良セルアドレス制御信号発生回路２８は不良セルアドレスＭＲＳｋに応答して不良セルアドレスがプログラムされて、プログラムされた不良コラムアドレスＰＣＥｉ及び不良ローアドレスＰＲＥｊを発生する。
【０００７】
コラムアドレスバッファ３０はアドレス入力ピン（図示せず）から印加されるコラムアドレスをバッファしてラッチし、バッファされたコラムアドレスＣＡｉ、ＣＡｉＢを発生する。ローアドレスバッファ３２はアドレス入力ピン（図示せず）から印加されるローアドレスをバッファしてラッチし、バッファされたローアドレスＲＡｊ、ＲＡｊＢを発生する。救済セルイネーブル制御信号発生回路３４はプログラムされた不良コラムアドレスＰＣＥｉとバッファされたコラムアドレスＣＡｉ、ＣＡｉＢが同一であって、プログラムされた不良ローアドレスＰＲＥｊとバッファされたローアドレスＲＡｊ、ＲＡｊＢが同一であれば救済セルイネーブル制御信号ＰＳを発生する。救済セル読出し及び書込み制御回路３６は制御命令ＣＯＮＴｉと読出し命令ＲＥに応答して救済セルイネーブル制御信号ＰＳを救済セル読出し制御信号ＣＲＥとして発生して、制御命令ＣＯＮＴｉと書込み命令ＷＥに応答して救済セルイネーブル制御信号ＰＳを救済セル書込み制御信号ＣＷＥとして発生する。救済セル３８はデータをラッチする。
【０００８】
スイッチ４０は救済セル読出し制御信号ＣＲＥに応答してオンされて救済セル３８のデータを伝送する。比較回路４２は並列ビットテスト制御信号ＰＢＴに応答してセンス増幅器１６から出力されるデータ群を比較して比較一致信号を発生する。スイッチ４４は救済セル書込み制御信号ＣＷＥに応答してオンして、データ入力バッファ２０から出力されるデータを伝送する。
【０００９】
図１に示した半導体メモリ装置は、特開２０００−５７０６７号公報に詳細に開示されている。
【００１０】
図１のように構成された従来の半導体メモリ装置は、パッケージ状態でテストを遂行した後に不良セルが検出されると半導体メモリ装置の外部の別途の装置に不良セルアドレスを貯蔵する。そして、不良セルをリペアするために、外部の別途の装置から半導体メモリ装置の不良セルアドレス制御信号発生回路で不良セルアドレスをプログラムする。したがって、正常動作時に入力されるコラム及びローアドレスがプログラムされた不良コラム及びローアドレスと一致すると不良セルではなく救済セルにデータが入出力される。
【００１１】
すなわち、従来の半導体メモリ装置は、パッケージ状態で不良セルが発生すると半導体メモリ装置の外部の別途の装置に不良セルアドレスを貯蔵して、リペアする時に外部の別途の装置から半導体メモリ装置に不良セルアドレスを入力してプログラムする。
【００１２】
ところで、従来の半導体メモリ装置は、パッケージ状態で不良セルアドレスを貯蔵するために半導体メモリ装置の外部に高価な装置が必要であるという短所がある。
【００１３】
図２は、図１に示した半導体メモリ装置の不良セルアドレスのプログラム方法を説明するための動作フローを示す図である。
【００１４】
まず、テスタが半導体メモリ装置にモード制御信号ＭＲＳと一緒に並列ビットテスト制御信号ＰＢＴを入力する（第１００段階）。このとき、印加される並列ビットテスト制御信号ＰＢＴは図１のモード設定レジスタ２６に貯蔵される。
【００１５】
並列ビットテスト制御信号ＰＢＴに応答してパッケージ状態で半導体メモリ装置に対する並列ビットテスト動作を実行する（第１１０段階）。このとき、並列ビットテスト動作はテスタが並列ビットテストデータを半導体メモリ装置に貯蔵して、半導体メモリ装置のメモリセルアレー１０に貯蔵された並列ビットテストデータを読出すことにより実行される。このとき、読出されるデータは比較回路４２を通してテスタに出力される。
【００１６】
テスタは、該半導体メモリ装置のメモリセルアレー１０のメモリセルが正常であるかを判断する（第１２０段階）。このとき、テスタが比較回路４２を通して出力されるデータ群を比較して比較一致する場合にはメモリセルが正常なものとして判断して、比較一致するデータでなければ該セルが不良であると判断する。
【００１７】
第１２０段階の条件を満足しない場合には（第１２０段階で「いいえ」）、テスタは不良セルアドレスを外部の別途の装置に貯蔵する（第１３０段階）。
【００１８】
第１２０段階の条件を満足する場合には（第１２０段階で「はい」）、後に、該半導体メモリ装置のメモリセルアレー１０のすべてのセルに対する並列ビットテスト動作が完了したかを判断する（第１４０段階）。
【００１９】
第１４０段階の条件を満足しない場合には（第１４０段階で「いいえ」）、第１１０段階に戻り、第１４０段階の条件を満足する場合には（第１４０段階で「はい」）、該半導体メモリ装置の不良セルに対するリペアが可能であるかを判断する（第１５０段階）。
【００２０】
第１５０段階の条件を満足する場合には（第１５０段階で「はい」）、外部の別途の装置から半導体メモリ装置にモード制御信号ＭＲＳと不良セルアドレスを入力する（第１６０段階）。そうすると、モード制御信号ＭＲＳに応答して不良セルアドレスがモード設定レジスタ２６に貯蔵されて、不良セルアドレス制御信号発生回路２８に不良セルアドレスがプログラムされる。
【００２１】
一方、第１５０段階の条件を満足しない場合には（第１５０段階で「いいえ」）、第２１０段階に進んで該半導体メモリ装置を廃棄処分する。
【００２２】
第１６０段階の後に、該半導体メモリ装置にモード制御信号ＭＲＳ及び並列ビット制御信号ＰＢＴを入力する（第１７０段階）。
【００２３】
並列ビットテスト制御信号ＰＢＴに応答してパッケージ状態で該半導体メモリ装置に対する並列ビットテスト動作を実行する（第１８０段階）。
【００２４】
テスタは、該半導体メモリ装置のメモリセルアレー１０のすべてのセルに対する並列ビットテスト作動が完了したかを判断する（第１９０段階）。
【００２５】
第１９０段階を満足しない場合には（第１９０段階で「いいえ」）、第１８０段階に戻り、第１９０段階を満足する場合には（第１９０段階で「はい」）、該半導体メモリ装置が正常であるかを判断する（第２００段階）。
【００２６】
第２００段階の条件を満足する場合には（第２００段階で「はい」）、第２２０段階に進んで該半導体メモリ装置を製品化し、第２００段階の条件を満足しない場合には（第２００段階で「いいえ」）、第２１０段階に進んで該半導体メモリ装置を廃棄処分する。
【００２７】
したがって、従来の半導体メモリ装置は、パッケージ状態で並列ビットテスト動作を実行すると、不良メモリセルのアドレスを貯蔵するために半導体メモリ装置の外部に別途の装置が要求されるという問題がある。
【特許文献１】
特開２０００−５７０６７号公報
【００２８】
【発明が解決しようとする課題】
本発明の目的はパッケージ状態でセルに不良が発生する場合に不良セルアドレスを外部の別途の装置に貯蔵する必要がない半導体メモリ装置を提供することにある。
【００２９】
本発明の他の目的は前記目的を達成するために半導体メモリ装置の不良セルアドレスプログラム回路を提供することにある。
【００３０】
本発明のさらに他の目的は前記目的を達成するために半導体メモリ装置の不良セルアドレスプログラム方法を提供することにある。
【００３１】
【課題を解決するための手段】
前記目的を達成するための本発明の半導体メモリ装置は、内部アドレスによりアクセスされる複数個のメモリセルを備えたメモリセルアレー、パッケージ状態で前記メモリセルの不良をリペアするための不良セルアドレスによりアクセスされるリダンダントメモリセル、パッケージテスト時に前記メモリセルアレーから出力されるデータ群を比較して比較一致信号を発生する比較手段、モード制御信号に応答して外部から印加される不良セルアドレスプログラム制御信号を貯蔵するモード設定レジスタ、外部から印加されるアドレスをバッファしてラッチし、前記内部アドレスを発生するアドレス発生手段、前記パッケージテスト時に前記比較一致信号が不良セルが存在することを示す場合に前記不良セルアドレスプログラム制御信号に応答して前記アドレス発生手段から出力されるアドレスをラッチしてプログラムする不良セルアドレスプログラム手段、及び前記不良セルアドレスプログラム手段から出力されるアドレスと前記アドレス発生手段から出力されるアドレスが一致するとリダンダント選択信号を発生する不良セルアドレスコーディング手段を備えて、前記リダンダント選択信号に応答して前記メモリセルアレーの代わりに前記リダンダントメモリセルにアクセスすることを特徴とする。
【００３２】
前記他の目的を達成するための本発明の半導体メモリ装置の不良セルアドレスプログラム回路は、内部アドレスによりアクセスされる複数個のメモリセルを備えたメモリセルアレー、パッケージ状態で前記メモリセルの不良をリペアするための不良セルアドレスによりアクセスされるリダンダントメモリセル、パッケージテスト時に前記メモリセルアレーから出力されるデータ群を比較して比較一致信号を発生する比較手段、及び外部から印加されるアドレスをバッファしてラッチし、前記内部アドレスを発生するアドレス発生手段を備えた半導体メモリ装置の不良セルアドレスプログラム回路において、モード制御信号に応答して外部から印加される不良セルアドレスラッチ制御信号、及びプログラム制御信号を貯蔵するモード設定レジスタ、前記パッケージテスト時に前記比較一致信号が不良セルが存在することを示す場合には前記不良セルアドレスラッチ制御信号に応答して前記アドレス発生手段から出力されるアドレスをラッチする不良セルアドレスラッチ手段、及び前記プログラム制御信号に応答して前記不良セルアドレスラッチ手段から出力されるアドレスをプログラムする不良セルアドレスプログラム手段を備えることを特徴とする。
【００３３】
前記さらに他の目的を達成するための本発明の半導体メモリ装置の不良セルアドレスプログラム方法は、内部アドレスによりアクセスされる複数個のメモリセルを備えたメモリセルアレー、パッケージ状態で不良セルアドレスによりアクセスされる前記メモリセルの不良をリペアするためのリダンダントメモリセル、パッケージテスト時に前記メモリセルアレーから出力されるデータ群を比較して比較一致信号を発生する比較手段、及び外部から印加されるアドレスをバッファしてラッチし、前記内部アドレスを発生するアドレス発生手段を備えた半導体メモリ装置の不良セルアドレスプログラム方法において、パッケージテスト時に前記比較一致信号が不良セルが存在することを示す場合には前記不良セルアドレスラッチ制御信号に応答して前記アドレス発生手段から出力されるアドレスをラッチする不良セルアドレスラッチ段階、及び前記プログラム制御信号に応答して前記ラッチされたアドレスをプログラムする不良セルアドレスプログラム段階を備えることを特徴とする。
【００３４】
また、本発明のさらに他の一実施形態では不良メモリセルが感知されて不良セルアドレスとしてラッチされた内部アドレスをプログラムする場合、不良セルアドレスプログラム制御信号に応答してアドレス発生回路から内部アドレスをラッチするための不良セルアドレスプログラム回路及び前記不良セルアドレスプログラム回路から出力された内部アドレスと前記不良アドレスが応答する場合、リダンダントメモリセル選択信号を発生するための不良セルアドレスコーディング回路を含み、ここでリダンダントメモリセルは前記リダンダントメモリセル選択信号に応答してアクセスされることを特徴とする半導体メモリ装置を提供する。
【００３５】
【発明の実施の形態】
以下、添付した図面を参考しながら本発明の半導体メモリ装置及びその不良セルアドレスプログラム方法を説明する。
【００３６】
図３は、本発明の好適な実施形態に係る半導体メモリ装置の構成を示すブロック図である。この半導体メモリ装置は、ノーマルメモリセルアレー５０−１とパッケージ用コラムリダンダントメモリセル５０−２で構成されたメモリセルアレー５０、ローアドレスデコーダ５２、コラムアドレスデコーダ５４、センス増幅器５８、書込み増幅器６０、データ入力バッファ６２、データ出力ドライバ６４、データ出力バッファ６６、モード設定レジスタ６８、コラムアドレスバッファ７０、ローアドレスバッファ７２、不良セルアドレスラッチ回路７４、不良セルアドレスプログラム回路７６、不良セルアドレスコーディング回路７８、及び比較回路８０で構成されている。
【００３７】
図３に示したブロック各々の機能を説明すると次のとおりである。
【００３８】
メモリセルアレー５０、ローアドレスデコーダ５２、コラムアドレスデコーダ５４、センス増幅器５８、書込み増幅器６０、データ入力バッファ６２、データ出力ドライバ６４、データ出力バッファ６６、及び比較回路８０の機能は、図１に示したメモリセルアレー１０、ローアドレスデコーダ１４、コラムアドレスデコーダ１２、センス増幅器１６、書込み増幅器１８、データ入力バッファ２０、データ出力ドライバ２２、データ出力バッファ２４、及び比較回路４２の機能と同様である。
【００３９】
モード設定レジスタ６８は、モード制御信号ＭＲＳに応答してアドレス印加ピン（図示せず）から印加される信号を入力してプログラム制御信号ＥＦＣ、不良セルアドレスラッチ制御信号ＦＡＬ、及び並列ビットテスト制御信号ＰＢＴを発生する。コラムアドレスバッファ７０は外部から印加されるコラムアドレスをバッファしてラッチし、バッファされたコラムアドレスＣＡｉ、ＣＡｉＢを発生する。ローアドレスバッファ７２は外部から印加されるローアドレスをバッファしてラッチし、バッファされたローアドレスＲＡｊ、ＲＡｊＢを発生する。不良セルアドレスラッチ回路７４は比較回路８０の出力信号ＣＯＵＴと不良セルアドレスラッチ制御信号ＦＡＬに応答して、バッファされたコラムアドレスＣＡｉ、ＣＡｉＢを発生する。不良セルアドレスプログラム回路７６はプログラム制御信号ＥＦＣに応答して不良セルアドレスラッチ回路７４から出力される不良セルアドレスをプログラムする。不良セルアドレスコーディング回路７８はプログラムされた不良セルアドレスとバッファされたコラムアドレスＣＡｉ、ＣＡｉＢが一致するとリダンダントコラム選択信号ＲＹを発生する。このとき、発生するコラム選択信号ＲＹに応答してコラムアドレスデコーダ５４の動作をディスエーブルする。
【００４０】
図３に示した半導体メモリ装置は、パッケージ状態でノーマルメモリセルアレー５０−１のコラム選択信号Ｙ１〜Ｙｎ中の一つのコラム選択信号によりアクセスされるコラムラインのメモリセルに不良が発生した場合に、不良が発生したコラムラインのメモリセルをリダンダントコラム選択信号ＲＹによりアクセスされるパッケージ用コラムリダンダントメモリセル５０−２で代替が可能な構成を例として示したものである。
【００４１】
また、一般的にパッケージ状態の半導体メモリ装置の不良は、一つのビットのメモリセルの不良が大部分であるために一つのビットのメモリセルの不良をリペアできる半導体メモリ装置を例として示したものである。
【００４２】
図４は、図３に示した不良セルアドレスラッチ回路７４の実施形態の構成を示す回路図である。不良セルアドレスラッチ回路７４は、ＮＡＮＤゲートＮＡ１とインバータＩ１で構成されたラッチ制御信号発生回路７５、ＣＭＯＳ伝送ゲートＣ１、インバータＩ２、及びインバータＩ３、Ｉ４で構成されたラッチＬで各々構成されたアドレスラッチ回路７４−１〜７４−ｉで構成されている。
【００４３】
図４に示したアドレスラッチ回路７４−１〜７４−ｉ各々の動作を説明すると次のとおりである。
【００４４】
ラッチ制御信号発生回路７５は、比較回路８０の出力信号ＣＯＵＴと不良セルラッチ制御信号ＦＡＬがすべて“ハイ”レベルの場合に“ハイ”レベルのラッチ制御信号を発生する。すなわち、比較回路８０の出力信号ＣＯＵＴが“ハイ”レベルの場合にメモリセルが不良であることを示すと仮定して構成されている。
【００４５】
アドレスラッチ回路７４−１〜７４−ｉ各々のＣＭＯＳ伝送ゲートＣ１は“ハイ”レベルの不良セルアドレスラッチ制御信号ＦＡＬに応答してオンされて不良セルアドレスＣＡ１〜ＣＡｉを伝送する。アドレスラッチ回路７４−１〜７４−ｉ各々のラッチＬはＣＭＯＳ伝送ゲートＣ１の出力信号をラッチして不良セルアドレス出力信号ＰＣＡ１〜ＰＣＡｉを発生する。
【００４６】
図５は、図３に示した不良セルアドレスラッチ回路の他の実施形態の構成を示す回路図であって、図４の構成にＰＭＯＳトランジスタＰ１を追加して構成されている。
【００４７】
図５に示した不良セルアドレスラッチ回路の動作を説明すると次のとおりである。
【００４８】
図４に示した不良セルアドレスラッチ回路と同様の構成を有した回路は、図４に示した不良セルアドレスラッチ回路と同様の動作を実行する。
【００４９】
ＰＭＯＳトランジスタＰ１は、ＮＡＮＤゲートＮＡ１の出力信号が“ロー”レベルの場合にオンされて“ハイ”レベルの信号を伝送する。このとき、伝送される“ハイ”レベルの信号は半導体メモリ装置の一つのピンを通して外部のテスタに出力されて、半導体メモリ装置内部の不良セルアドレスラッチ回路の使用可否を知らせる。
【００５０】
図６は、図３に示した不良セルアドレスプログラム回路の実施形態の構成を示す回路図である。この不良セルアドレスプログラム回路は、ＣＭＯＳ伝送ゲートＣ２、インバータＩ５、Ｉ６、Ｉ７、及びＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、ＰＭＯＳトランジスタＰ２、Ｐ３、及びヒューズＦ１、Ｆ２で構成された電気的ヒューズ回路ＥＦを各々備えた不良セル制御信号発生器７６−１〜７６−ｉで構成されている。
【００５１】
図６では、ヒューズＦ１の抵抗値がヒューズＦ２の抵抗値より小さく設計されている。
【００５２】
図６に示した不良セルアドレスプログラム回路７６−１の作動を説明すると次のとおりである。
【００５３】
“ハイ”レベルのプログラム制御信号ＥＦＣが印加されるとＣＭＯＳ伝送ゲートＣ２がオンする。この状態で、“ロー”レベルの不良セル出力信号ＰＣＡ１が伝送されればＮＭＯＳトランジスタＮ１がオフしてヒューズＦ１がカッティングされない。そして、“ハイ”レベルのプログラム制御信号ＥＦＣに応答してＮＭＯＳトランジスタＮ２、Ｎ５がオンする。そうすると、ノードＡの電圧がノードＢの電圧より若干高くなる。したがって、インバータＩ６、Ｉ７を通して“ロー”レベルの出力信号ＯＰＣＡ１が発生する。
【００５４】
“ハイ”レベルのプログラム制御信号ＥＦＣが印加されるとＣＭＯＳ伝送ゲートＣ２がオンする。この状態で、“ハイ”レベルの不良セル出力信号ＰＣＡ１が伝送されればＮＭＯＳトランジスタＮ１がオンしてヒューズＦ１がカッティングされる。そして、“ハイ”レベルのプログラム制御信号ＥＦＣに応答してＮＭＯＳトランジスタＮ２、Ｎ５がオンする。そうすると、ノードＡの電圧がノードＢの電圧より若干低くなる。したがって、インバータＩ６、Ｉ７を通して“ハイ”レベルの出力信号ＯＰＣＡ１が発生する。
【００５５】
すなわち、図６に示した不良セルアドレスプログラム回路７６−１、．．．、７６−ｉ各々は“ハイ”レベルのプログラム制御信号ＥＦＣに応答して“ハイ”レベルの不良セルアドレス出力信号ＰＣＡ１〜ＰＣＡｉが伝送されると“ロー”レベルの出力信号ＯＰＣＡ１〜ＯＰＣＡｉを発生して、“ロー”レベルの不良セルアドレス出力信号ＰＣＡ１〜ＰＣＡｉが伝送されると“ハイ”レベルの出力信号ＯＰＣＡ１〜ＯＰＣＡｉを発生する。
【００５６】
上述したような方法で出力信号ＯＰＣＡ１〜ＯＰＣＡｉのレベルを固定することが可能である。
【００５７】
図７は、図３に示した不良セルアドレスコーディング回路の実施形態の構成を示す回路図であって、インバータＩ８、及びＮＡＮＤゲートＮＡ２、ＮＡ３、ＮＡ４で構成された不良セルアドレスコーダー７８−１〜７８−ｉ、ＮＡＮＤゲートＮＡ５とインバータＩ９で構成されたリダンダントコラム選択信号発生回路７９で構成されている。
【００５８】
図７に示した不良セルアドレスコーディング回路の動作を説明すると次のとおりである。
【００５９】
出力信号ＯＰＣＡ１が“ハイ”レベルの場合にＮＡＮＤゲートＮＡ２はバッファされたコラムアドレスＣＡ１を反転して出力して、ＮＡＮＤゲートＮＡ３はバッファされた反転コラムアドレスＣＡ１を反転して出力する。ＮＡＮＤゲートＮＡ４はＮＡＮＤゲートＮＡ２、ＮＡ３の出力信号を否定論理積演算して比較出力信号ＣＯＭ１を発生する。
【００６０】
その結果、出力信号ＯＰＣＡ１が“ハイ”レベルの場合にバッファされたコラムアドレスＰＣＡ１が“ハイ”レベルならば“ハイ”レベルの比較出力信号ＣＯＭ１を発生して、バッファされたコラムアドレスＣＡ１が“ロー”レベルならば“ロー”レベルの比較出力信号ＣＯＭ１を発生する。すなわち、出力信号ＯＰＣＡ１が“ハイ”レベルの場合にバッファされたコラムアドレスＣＡ１が“ハイ”レベルならば“ハイ”レベルの比較出力信号ＣＯＭ１を発生する。
【００６１】
一方、出力信号ＯＰＣＡ１が“ロー”レベルの場合にＮＡＮＤゲートＮＡ２はバッファされた反転コラムアドレスＣＡ１Ｂを反転して出力して、ＮＡＮＤゲートＮＡ３はバッファされたコラムアドレスＣＡ１を反転して出力する。ＮＡＮＤゲートＮＡ４はＮＡＮＤゲートＮＡ２、ＮＡ３の出力信号を否定論理積演算して比較出力信号ＣＯＭ１を発生する。
【００６２】
その結果、出力信号ＯＰＣＡ１が“ロー”レベルの場合にはバッファされたコラムアドレスＣＡ１が“ハイ”レベルならば“ロー”レベルの比較出力信号ＣＯＭ１を発生して、バッファされたコラムアドレスＣＡ１が“ロー”レベルならば“ハイ”レベルの比較出力信号ＣＯＭ１を発生する。すなわち、出力信号ＯＰＣＡ１が“ロー”レベルの場合にバッファされたコラムアドレスＣＡ１が“ロー”レベルならば“ハイ”レベルの比較出力信号ＣＯＭ１を発生する。
【００６３】
リダンダントコラム選択信号発生回路７９は、比較出力信号ＣＯＭ１、．．．、ＣＯＭｉがすべて“ハイ”レベルならば“ハイ”レベルのリダンダントコラム選択信号ＲＹを発生して、比較出力信号ＣＯＭ１、．．．、ＣＯＭｉ中少なくとも一つの出力信号が“ロー”レベルならば“ロー”レベルのリダンダントコラム選択信号ＲＹを発生する。
【００６４】
すなわち、本発明の半導体メモリ装置は、不良セルアドレスプログラム時に半導体メモリ装置外部の別途の装置に不良セルアドレスを貯蔵する必要がなく、パッケージ状態で並列ビットテスト時に不良セルアドレスが検出されれば不良セルアドレスが半導体メモリ装置内部に直ちにプログラムされる。
【００６５】
図８は、本発明の半導体メモリ装置の実施形態の不良セルアドレスのプログラム方法を説明するための動作フローを示す図である。
【００６６】
まず、半導体メモリ装置にモード制御信号ＭＲＳ、及び並列ビットテスト制御信号ＰＢＴを入力する（第３００段階）。そうすると、モード設定レジスタ６８がモード制御信号ＭＲＳに応答して制御信号ＰＢＴを貯蔵する。
【００６７】
並列ビットテスト制御信号ＰＢＴに応答してパッケージ状態で半導体メモリ装置に対する並列ビットテスト動作を実行する（第３１０段階）。
【００６８】
並列ビットテスト作動遂行期間に比較回路８０の出力信号ＣＯＵＴが“ハイ”レベルであるかを判断する（第３２０段階）。すなわち、比較回路８０の出力信号が不良セルであることを示す信号であるかを判断する。
【００６９】
第３２０段階の条件を満足しない場合（第３２０段階で「いいえ」）には、半導体メモリ装置のすべてのセルに対する並列ビットテスト動作が完了されたかを判断する（第３３０段階）。
【００７０】
第３３０段階の条件を満足しない場合には（第３３０段階で「いいえ」）と第３１０段階に戻り、第３３０段階の条件を満足する場合には（第３３０段階で「はい」）第４１０段階に進む。
【００７１】
第３２０段階の条件を満足する場合には（第３２０段階で「はい」）、テスタはパッケージ状態でリペアが可能であるかを判断する（第３４０段階）。すなわち、図３に示した半導体メモリ装置に図５に示した不良セルアドレスラッチ回路が適用される場合に不良セルラッチ制御信号がテスタに出力されるのに、この信号が“ロー”レベルから“ハイ”レベルに遷移するとリペアが可能であると判断して、そうでなければリペアが不可能であると判断する。
【００７２】
図３に示した半導体メモリ装置に図４に示した不良セルアドレスラッチ回路が適用される場合には第３２０段階は実行されない。
【００７３】
第３４０段階の条件を満足しない場合には（第３４０段階で「いいえ」）と第４２０段階に進んで該半導体メモリ装置を製品化して、第３４０段階の条件を満足する場合には（第３４０段階で「はい」）テスタがモード制御信号ＭＲＳ、不良セルアドレスラッチ制御信号ＦＡＬ、及びプログラム制御信号ＥＦＣを入力する（第３５０段階）。このとき、図３に示したモード設定レジスタ６８はモード制御信号ＭＲＳに応答して不良セルアドレスラッチ制御信号ＦＡＬ、及びプログラム制御信号ＥＦＣを入力する。
【００７４】
半導体メモリ装置の不良セルアドレスラッチ回路７４は、不良セルアドレスラッチ制御信号ＦＡＬに応答して不良セルアドレスをプログラムする（第３６０段階）。
【００７５】
半導体メモリ装置の不良セルアドレスプログラム回路７６は、プログラム制御信号ＥＦＣに応答して不良セルアドレスをプログラムする（第３７０段階）。
【００７６】
半導体メモリ装置にモード制御信号ＭＲＳ及び並列ビットテスト制御信号ＰＢＴを入力する（第３８０段階）。
【００７７】
並列ビットテスト制御信号ＰＢＴに応答して半導体メモリ装置に対する並列ビットテスト作動を実行する（第３９０段階）。
【００７８】
半導体メモリ装置のすべてのセルに対する並列ビットテスト作動が完了されたかを判断する（第４００段階）。
【００７９】
第４００段階の条件を満足しない場合には（第４００段階で「いいえ」）、第３９０段階に戻り、第４００段階を満足する場合には（第４００段階で「はい」）該半導体メモリ装置が正常であるかを判断する（第４１０段階）。
【００８０】
第４１０段階の判断条件を満足する場合には（第４１０段階で「はい」）、第４３０段階に進んで該半導体メモリ装置を製品化して、第４１０段階の判断結果を満足しない場合には（第４１０段階で「いいえ」）、第４２０段階に進んで該半導体メモリ装置を廃棄処分する。
【００８１】
すなわち、本発明の半導体メモリ装置は、パッケージ状態で不良セルが発生すると不良セルアドレスラッチ回路７４に不良セルアドレスを直ちに貯蔵して、不良セルアドレスプログラム回路７６に不良セルアドレスをプログラムする。
【００８２】
上述した実施形態の本発明の好適な実施形態に係る半導体メモリ装置は、少なくとも一つのコラム選択信号ラインによりアクセスされる不良セルをリダンダントコラム選択信号ラインによりアクセスされるセルでリペアする構成を示したが、少なくとも一つのワードラインに連結された不良セルをリダンダントワードラインに連結されたセルでリペアするように構成することもできる。また、本発明の半導体メモリ装置は図１に示したように不良セルをデータ入出力ライン対に連結された救済セルでリペアするように構成することもできる。
【００８３】
すなわち、本発明の半導体メモリ装置の不良セルをリペアするためのリダンダントメモリセルの構成はいかなる形態で構成されても関係がない。
【００８４】
そして、上述した実施形態の本発明の半導体メモリ装置は、パッケージ状態で１ビットの不良セルをリペアできる構成を例で示したが、パッケージ状態で所定ビットの不良セルをリペアできるように構成することができる。
【００８５】
また、上述した実施形態の本発明の半導体メモリ装置は、メモリセルアレーが複数個のメモリセルアレーバンクで構成されて、所定個数のメモリセルアレーバンクに対して並列ビットテスト作動が同時に遂行される場合に所定個数のメモリセルアレーバンク各々に対する不良セルアドレスをプログラムすることができるように構成することもできる。
【００８６】
前記では本発明の望ましい実施形態を参照して説明したが、該技術分野の熟練した当業者は特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができることを理解できることである。
【００８７】
【発明の効果】
本発明の半導体メモリ装置、及びこの装置の不良セルアドレスプログラム回路及び方法は、パッケージテスト時に不良セルアドレスを外部の別途の装置に貯蔵しないで内部に貯蔵する。これにより、パッケージテスト時に不良セルアドレスを貯蔵するための外部の別途の装置が要らないのでテスト費用が節減される。
【図面の簡単な説明】
【図１】従来のパッケージ状態で不良セルをリペアするための半導体メモリ装置の概略的な構成を示すブロック図である。
【図２】図１に示した半導体メモリ装置の不良セルアドレスプログラム方法を説明するための作動流れ図である。
【図３】本発明の半導体メモリ装置の実施形態の構成を示すブロック図である。
【図４】図３に示した不良セルアドレスラッチ回路の実施形態の構成を示す回路図である。
【図５】図３に示した不良セルアドレスラッチ回路の他の実施形態の構成を示す回路図である。
【図６】図３に示した不良セルアドレスプログラム回路の実施形態の構成を示す回路図である。
【図７】図３に示した不良セルアドレスコーディング回路の実施形態の構成を示す回路図である。
【図８】本発明の半導体メモリ装置の実施形態の不良セルアドレスプログラム方法を説明するための作動流れ図である。
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にパッケージ状態でメモリセルアレーの不良をリペアできる半導体メモリ装置、及びこの装置の不良セルアドレスプログラム回路及び方法に関する。
【０００２】
【従来の技術】
従来の半導体メモリ装置は、パッケージ状態でテスタ等により信頼性のテストを実行して不良セルが検出されると、半導体メモリ装置の外部の別途の装置に不良セルアドレスを貯蔵する。そして、リペアが可能であるのかを判断してリペアが可能であればメモリ外部の別途の装置に貯蔵された不良セルアドレスをモード設定レジスタに印加して不良セルアドレスをプログラムする。
【０００３】
図１は、パッケージ状態で不良セルをリペアするための従来の半導体メモリ装置の概略的な構成を示すブロック図である。この半導体メモリ装置は、メモリセルアレー１０、コラムアドレスデコーダ１２、ローアドレスデコーダ１４、センス増幅器１６、書込み増幅器１８、データ入力バッファ２０、データ出力ドライバ２２、データ出力バッファ２４、モード設定レジスタ２６、不良セルアドレス制御信号発生回路２８、コラムアドレスバッファ３０、ローアドレスバッファ３２、救済セルイネーブル制御信号発生回路３４、救済セル読出し及び書込み制御回路３６、救済セル３８、スイッチ４０、４４、及び比較回路４２で構成されている。
【０００４】
図１に示したブロック各々の機能を説明すると次のとおりである。
【０００５】
メモリセルアレー１０は、ｍ個のワードライン選択信号ＷＬ１〜ＷＬｍとｎ個のコラム選択信号Ｙ１〜Ｙｎに応答して選択されたメモリセルに対してデータを入出力する。コラムアドレスデコーダ１２はバッファされたコラムアドレスＣＡｉ、ＣＡｉＢをデコーディングしてｎ個のコラム選択信号Ｙ１〜Ｙｎを発生する。ローアドレスデコーダ１４はバッファされたローアドレスＲＡｊ、ＲＡｊＢをデコーディングしてｍ個のワードライン選択信号ＷＬ１〜ＷＬｍを発生する。センス増幅器１６はメモリセルアレー１０から出力されるデータを増幅したり、読出しイネーブル信号ＣＲＥに応答してスイッチ４０から伝送されるデータを増幅したりする。書込み増幅器１８はデータ入力バッファ２０から出力されるバッファされたデータを増幅してメモリセルアレー１０に出力する。
【０００６】
データ入力バッファ２０はデータＤＱ１〜ＤＱｙをバッファして出力する。データ出力ドライバ２２はセンス増幅器１６により増幅されたデータを駆動する。データ出力バッファ２４はデータ出力ドライバ２２から出力されるデータをバッファしてデータＤＱ１〜ＤＱｙとして出力する。モード設定レジスタ２６はモード制御信号ＭＲＳに応答してアドレス入力ピン（図示せず）から印加される不良セルアドレス及び並列ビットテスト制御信号を貯蔵して不良セルアドレスＭＲＳｋ及び並列ビットテスト制御信号ＰＢＴを発生する。不良セルアドレス制御信号発生回路２８は不良セルアドレスＭＲＳｋに応答して不良セルアドレスがプログラムされて、プログラムされた不良コラムアドレスＰＣＥｉ及び不良ローアドレスＰＲＥｊを発生する。
【０００７】
コラムアドレスバッファ３０はアドレス入力ピン（図示せず）から印加されるコラムアドレスをバッファしてラッチし、バッファされたコラムアドレスＣＡｉ、ＣＡｉＢを発生する。ローアドレスバッファ３２はアドレス入力ピン（図示せず）から印加されるローアドレスをバッファしてラッチし、バッファされたローアドレスＲＡｊ、ＲＡｊＢを発生する。救済セルイネーブル制御信号発生回路３４はプログラムされた不良コラムアドレスＰＣＥｉとバッファされたコラムアドレスＣＡｉ、ＣＡｉＢが同一であって、プログラムされた不良ローアドレスＰＲＥｊとバッファされたローアドレスＲＡｊ、ＲＡｊＢが同一であれば救済セルイネーブル制御信号ＰＳを発生する。救済セル読出し及び書込み制御回路３６は制御命令ＣＯＮＴｉと読出し命令ＲＥに応答して救済セルイネーブル制御信号ＰＳを救済セル読出し制御信号ＣＲＥとして発生して、制御命令ＣＯＮＴｉと書込み命令ＷＥに応答して救済セルイネーブル制御信号ＰＳを救済セル書込み制御信号ＣＷＥとして発生する。救済セル３８はデータをラッチする。
【０００８】
スイッチ４０は救済セル読出し制御信号ＣＲＥに応答してオンされて救済セル３８のデータを伝送する。比較回路４２は並列ビットテスト制御信号ＰＢＴに応答してセンス増幅器１６から出力されるデータ群を比較して比較一致信号を発生する。スイッチ４４は救済セル書込み制御信号ＣＷＥに応答してオンして、データ入力バッファ２０から出力されるデータを伝送する。
【０００９】
図１に示した半導体メモリ装置は、特開２０００−５７０６７号公報に詳細に開示されている。
【００１０】
図１のように構成された従来の半導体メモリ装置は、パッケージ状態でテストを遂行した後に不良セルが検出されると半導体メモリ装置の外部の別途の装置に不良セルアドレスを貯蔵する。そして、不良セルをリペアするために、外部の別途の装置から半導体メモリ装置の不良セルアドレス制御信号発生回路で不良セルアドレスをプログラムする。したがって、正常動作時に入力されるコラム及びローアドレスがプログラムされた不良コラム及びローアドレスと一致すると不良セルではなく救済セルにデータが入出力される。
【００１１】
すなわち、従来の半導体メモリ装置は、パッケージ状態で不良セルが発生すると半導体メモリ装置の外部の別途の装置に不良セルアドレスを貯蔵して、リペアする時に外部の別途の装置から半導体メモリ装置に不良セルアドレスを入力してプログラムする。
【００１２】
ところで、従来の半導体メモリ装置は、パッケージ状態で不良セルアドレスを貯蔵するために半導体メモリ装置の外部に高価な装置が必要であるという短所がある。
【００１３】
図２は、図１に示した半導体メモリ装置の不良セルアドレスのプログラム方法を説明するための動作フローを示す図である。
【００１４】
まず、テスタが半導体メモリ装置にモード制御信号ＭＲＳと一緒に並列ビットテスト制御信号ＰＢＴを入力する（第１００段階）。このとき、印加される並列ビットテスト制御信号ＰＢＴは図１のモード設定レジスタ２６に貯蔵される。
【００１５】
並列ビットテスト制御信号ＰＢＴに応答してパッケージ状態で半導体メモリ装置に対する並列ビットテスト動作を実行する（第１１０段階）。このとき、並列ビットテスト動作はテスタが並列ビットテストデータを半導体メモリ装置に貯蔵して、半導体メモリ装置のメモリセルアレー１０に貯蔵された並列ビットテストデータを読出すことにより実行される。このとき、読出されるデータは比較回路４２を通してテスタに出力される。
【００１６】
テスタは、該半導体メモリ装置のメモリセルアレー１０のメモリセルが正常であるかを判断する（第１２０段階）。このとき、テスタが比較回路４２を通して出力されるデータ群を比較して比較一致する場合にはメモリセルが正常なものとして判断して、比較一致するデータでなければ該セルが不良であると判断する。
【００１７】
第１２０段階の条件を満足しない場合には（第１２０段階で「いいえ」）、テスタは不良セルアドレスを外部の別途の装置に貯蔵する（第１３０段階）。
【００１８】
第１２０段階の条件を満足する場合には（第１２０段階で「はい」）、後に、該半導体メモリ装置のメモリセルアレー１０のすべてのセルに対する並列ビットテスト動作が完了したかを判断する（第１４０段階）。
【００１９】
第１４０段階の条件を満足しない場合には（第１４０段階で「いいえ」）、第１１０段階に戻り、第１４０段階の条件を満足する場合には（第１４０段階で「はい」）、該半導体メモリ装置の不良セルに対するリペアが可能であるかを判断する（第１５０段階）。
【００２０】
第１５０段階の条件を満足する場合には（第１５０段階で「はい」）、外部の別途の装置から半導体メモリ装置にモード制御信号ＭＲＳと不良セルアドレスを入力する（第１６０段階）。そうすると、モード制御信号ＭＲＳに応答して不良セルアドレスがモード設定レジスタ２６に貯蔵されて、不良セルアドレス制御信号発生回路２８に不良セルアドレスがプログラムされる。
【００２１】
一方、第１５０段階の条件を満足しない場合には（第１５０段階で「いいえ」）、第２１０段階に進んで該半導体メモリ装置を廃棄処分する。
【００２２】
第１６０段階の後に、該半導体メモリ装置にモード制御信号ＭＲＳ及び並列ビット制御信号ＰＢＴを入力する（第１７０段階）。
【００２３】
並列ビットテスト制御信号ＰＢＴに応答してパッケージ状態で該半導体メモリ装置に対する並列ビットテスト動作を実行する（第１８０段階）。
【００２４】
テスタは、該半導体メモリ装置のメモリセルアレー１０のすべてのセルに対する並列ビットテスト作動が完了したかを判断する（第１９０段階）。
【００２５】
第１９０段階を満足しない場合には（第１９０段階で「いいえ」）、第１８０段階に戻り、第１９０段階を満足する場合には（第１９０段階で「はい」）、該半導体メモリ装置が正常であるかを判断する（第２００段階）。
【００２６】
第２００段階の条件を満足する場合には（第２００段階で「はい」）、第２２０段階に進んで該半導体メモリ装置を製品化し、第２００段階の条件を満足しない場合には（第２００段階で「いいえ」）、第２１０段階に進んで該半導体メモリ装置を廃棄処分する。
【００２７】
したがって、従来の半導体メモリ装置は、パッケージ状態で並列ビットテスト動作を実行すると、不良メモリセルのアドレスを貯蔵するために半導体メモリ装置の外部に別途の装置が要求されるという問題がある。
【特許文献１】
特開２０００−５７０６７号公報
【００２８】
【発明が解決しようとする課題】
本発明の目的はパッケージ状態でセルに不良が発生する場合に不良セルアドレスを外部の別途の装置に貯蔵する必要がない半導体メモリ装置を提供することにある。
【００２９】
本発明の他の目的は前記目的を達成するために半導体メモリ装置の不良セルアドレスプログラム回路を提供することにある。
【００３０】
本発明のさらに他の目的は前記目的を達成するために半導体メモリ装置の不良セルアドレスプログラム方法を提供することにある。
【００３１】
【課題を解決するための手段】
前記目的を達成するための本発明の半導体メモリ装置は、内部アドレスによりアクセスされる複数個のメモリセルを備えたメモリセルアレー、パッケージ状態で前記メモリセルの不良をリペアするための不良セルアドレスによりアクセスされるリダンダントメモリセル、パッケージテスト時に前記メモリセルアレーから出力されるデータ群を比較して比較一致信号を発生する比較手段、モード制御信号に応答して外部から印加される不良セルアドレスプログラム制御信号を貯蔵するモード設定レジスタ、外部から印加されるアドレスをバッファしてラッチし、前記内部アドレスを発生するアドレス発生手段、前記パッケージテスト時に前記比較一致信号が不良セルが存在することを示す場合に前記不良セルアドレスプログラム制御信号に応答して前記アドレス発生手段から出力されるアドレスをラッチしてプログラムする不良セルアドレスプログラム手段、及び前記不良セルアドレスプログラム手段から出力されるアドレスと前記アドレス発生手段から出力されるアドレスが一致するとリダンダント選択信号を発生する不良セルアドレスコーディング手段を備えて、前記リダンダント選択信号に応答して前記メモリセルアレーの代わりに前記リダンダントメモリセルにアクセスすることを特徴とする。
【００３２】
前記他の目的を達成するための本発明の半導体メモリ装置の不良セルアドレスプログラム回路は、内部アドレスによりアクセスされる複数個のメモリセルを備えたメモリセルアレー、パッケージ状態で前記メモリセルの不良をリペアするための不良セルアドレスによりアクセスされるリダンダントメモリセル、パッケージテスト時に前記メモリセルアレーから出力されるデータ群を比較して比較一致信号を発生する比較手段、及び外部から印加されるアドレスをバッファしてラッチし、前記内部アドレスを発生するアドレス発生手段を備えた半導体メモリ装置の不良セルアドレスプログラム回路において、モード制御信号に応答して外部から印加される不良セルアドレスラッチ制御信号、及びプログラム制御信号を貯蔵するモード設定レジスタ、前記パッケージテスト時に前記比較一致信号が不良セルが存在することを示す場合には前記不良セルアドレスラッチ制御信号に応答して前記アドレス発生手段から出力されるアドレスをラッチする不良セルアドレスラッチ手段、及び前記プログラム制御信号に応答して前記不良セルアドレスラッチ手段から出力されるアドレスをプログラムする不良セルアドレスプログラム手段を備えることを特徴とする。
【００３３】
前記さらに他の目的を達成するための本発明の半導体メモリ装置の不良セルアドレスプログラム方法は、内部アドレスによりアクセスされる複数個のメモリセルを備えたメモリセルアレー、パッケージ状態で不良セルアドレスによりアクセスされる前記メモリセルの不良をリペアするためのリダンダントメモリセル、パッケージテスト時に前記メモリセルアレーから出力されるデータ群を比較して比較一致信号を発生する比較手段、及び外部から印加されるアドレスをバッファしてラッチし、前記内部アドレスを発生するアドレス発生手段を備えた半導体メモリ装置の不良セルアドレスプログラム方法において、パッケージテスト時に前記比較一致信号が不良セルが存在することを示す場合には前記不良セルアドレスラッチ制御信号に応答して前記アドレス発生手段から出力されるアドレスをラッチする不良セルアドレスラッチ段階、及び前記プログラム制御信号に応答して前記ラッチされたアドレスをプログラムする不良セルアドレスプログラム段階を備えることを特徴とする。
【００３４】
また、本発明のさらに他の一実施形態では不良メモリセルが感知されて不良セルアドレスとしてラッチされた内部アドレスをプログラムする場合、不良セルアドレスプログラム制御信号に応答してアドレス発生回路から内部アドレスをラッチするための不良セルアドレスプログラム回路及び前記不良セルアドレスプログラム回路から出力された内部アドレスと前記不良アドレスが応答する場合、リダンダントメモリセル選択信号を発生するための不良セルアドレスコーディング回路を含み、ここでリダンダントメモリセルは前記リダンダントメモリセル選択信号に応答してアクセスされることを特徴とする半導体メモリ装置を提供する。
【００３５】
【発明の実施の形態】
以下、添付した図面を参考しながら本発明の半導体メモリ装置及びその不良セルアドレスプログラム方法を説明する。
【００３６】
図３は、本発明の好適な実施形態に係る半導体メモリ装置の構成を示すブロック図である。この半導体メモリ装置は、ノーマルメモリセルアレー５０−１とパッケージ用コラムリダンダントメモリセル５０−２で構成されたメモリセルアレー５０、ローアドレスデコーダ５２、コラムアドレスデコーダ５４、センス増幅器５８、書込み増幅器６０、データ入力バッファ６２、データ出力ドライバ６４、データ出力バッファ６６、モード設定レジスタ６８、コラムアドレスバッファ７０、ローアドレスバッファ７２、不良セルアドレスラッチ回路７４、不良セルアドレスプログラム回路７６、不良セルアドレスコーディング回路７８、及び比較回路８０で構成されている。
【００３７】
図３に示したブロック各々の機能を説明すると次のとおりである。
【００３８】
メモリセルアレー５０、ローアドレスデコーダ５２、コラムアドレスデコーダ５４、センス増幅器５８、書込み増幅器６０、データ入力バッファ６２、データ出力ドライバ６４、データ出力バッファ６６、及び比較回路８０の機能は、図１に示したメモリセルアレー１０、ローアドレスデコーダ１４、コラムアドレスデコーダ１２、センス増幅器１６、書込み増幅器１８、データ入力バッファ２０、データ出力ドライバ２２、データ出力バッファ２４、及び比較回路４２の機能と同様である。
【００３９】
モード設定レジスタ６８は、モード制御信号ＭＲＳに応答してアドレス印加ピン（図示せず）から印加される信号を入力してプログラム制御信号ＥＦＣ、不良セルアドレスラッチ制御信号ＦＡＬ、及び並列ビットテスト制御信号ＰＢＴを発生する。コラムアドレスバッファ７０は外部から印加されるコラムアドレスをバッファしてラッチし、バッファされたコラムアドレスＣＡｉ、ＣＡｉＢを発生する。ローアドレスバッファ７２は外部から印加されるローアドレスをバッファしてラッチし、バッファされたローアドレスＲＡｊ、ＲＡｊＢを発生する。不良セルアドレスラッチ回路７４は比較回路８０の出力信号ＣＯＵＴと不良セルアドレスラッチ制御信号ＦＡＬに応答して、バッファされたコラムアドレスＣＡｉ、ＣＡｉＢを発生する。不良セルアドレスプログラム回路７６はプログラム制御信号ＥＦＣに応答して不良セルアドレスラッチ回路７４から出力される不良セルアドレスをプログラムする。不良セルアドレスコーディング回路７８はプログラムされた不良セルアドレスとバッファされたコラムアドレスＣＡｉ、ＣＡｉＢが一致するとリダンダントコラム選択信号ＲＹを発生する。このとき、発生するコラム選択信号ＲＹに応答してコラムアドレスデコーダ５４の動作をディスエーブルする。
【００４０】
図３に示した半導体メモリ装置は、パッケージ状態でノーマルメモリセルアレー５０−１のコラム選択信号Ｙ１〜Ｙｎ中の一つのコラム選択信号によりアクセスされるコラムラインのメモリセルに不良が発生した場合に、不良が発生したコラムラインのメモリセルをリダンダントコラム選択信号ＲＹによりアクセスされるパッケージ用コラムリダンダントメモリセル５０−２で代替が可能な構成を例として示したものである。
【００４１】
また、一般的にパッケージ状態の半導体メモリ装置の不良は、一つのビットのメモリセルの不良が大部分であるために一つのビットのメモリセルの不良をリペアできる半導体メモリ装置を例として示したものである。
【００４２】
図４は、図３に示した不良セルアドレスラッチ回路７４の実施形態の構成を示す回路図である。不良セルアドレスラッチ回路７４は、ＮＡＮＤゲートＮＡ１とインバータＩ１で構成されたラッチ制御信号発生回路７５、ＣＭＯＳ伝送ゲートＣ１、インバータＩ２、及びインバータＩ３、Ｉ４で構成されたラッチＬで各々構成されたアドレスラッチ回路７４−１〜７４−ｉで構成されている。
【００４３】
図４に示したアドレスラッチ回路７４−１〜７４−ｉ各々の動作を説明すると次のとおりである。
【００４４】
ラッチ制御信号発生回路７５は、比較回路８０の出力信号ＣＯＵＴと不良セルラッチ制御信号ＦＡＬがすべて“ハイ”レベルの場合に“ハイ”レベルのラッチ制御信号を発生する。すなわち、比較回路８０の出力信号ＣＯＵＴが“ハイ”レベルの場合にメモリセルが不良であることを示すと仮定して構成されている。
【００４５】
アドレスラッチ回路７４−１〜７４−ｉ各々のＣＭＯＳ伝送ゲートＣ１は“ハイ”レベルの不良セルアドレスラッチ制御信号ＦＡＬに応答してオンされて不良セルアドレスＣＡ１〜ＣＡｉを伝送する。アドレスラッチ回路７４−１〜７４−ｉ各々のラッチＬはＣＭＯＳ伝送ゲートＣ１の出力信号をラッチして不良セルアドレス出力信号ＰＣＡ１〜ＰＣＡｉを発生する。
【００４６】
図５は、図３に示した不良セルアドレスラッチ回路の他の実施形態の構成を示す回路図であって、図４の構成にＰＭＯＳトランジスタＰ１を追加して構成されている。
【００４７】
図５に示した不良セルアドレスラッチ回路の動作を説明すると次のとおりである。
【００４８】
図４に示した不良セルアドレスラッチ回路と同様の構成を有した回路は、図４に示した不良セルアドレスラッチ回路と同様の動作を実行する。
【００４９】
ＰＭＯＳトランジスタＰ１は、ＮＡＮＤゲートＮＡ１の出力信号が“ロー”レベルの場合にオンされて“ハイ”レベルの信号を伝送する。このとき、伝送される“ハイ”レベルの信号は半導体メモリ装置の一つのピンを通して外部のテスタに出力されて、半導体メモリ装置内部の不良セルアドレスラッチ回路の使用可否を知らせる。
【００５０】
図６は、図３に示した不良セルアドレスプログラム回路の実施形態の構成を示す回路図である。この不良セルアドレスプログラム回路は、ＣＭＯＳ伝送ゲートＣ２、インバータＩ５、Ｉ６、Ｉ７、及びＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、ＰＭＯＳトランジスタＰ２、Ｐ３、及びヒューズＦ１、Ｆ２で構成された電気的ヒューズ回路ＥＦを各々備えた不良セル制御信号発生器７６−１〜７６−ｉで構成されている。
【００５１】
図６では、ヒューズＦ１の抵抗値がヒューズＦ２の抵抗値より小さく設計されている。
【００５２】
図６に示した不良セルアドレスプログラム回路７６−１の作動を説明すると次のとおりである。
【００５３】
“ハイ”レベルのプログラム制御信号ＥＦＣが印加されるとＣＭＯＳ伝送ゲートＣ２がオンする。この状態で、“ロー”レベルの不良セル出力信号ＰＣＡ１が伝送されればＮＭＯＳトランジスタＮ１がオフしてヒューズＦ１がカッティングされない。そして、“ハイ”レベルのプログラム制御信号ＥＦＣに応答してＮＭＯＳトランジスタＮ２、Ｎ５がオンする。そうすると、ノードＡの電圧がノードＢの電圧より若干高くなる。したがって、インバータＩ６、Ｉ７を通して“ロー”レベルの出力信号ＯＰＣＡ１が発生する。
【００５４】
“ハイ”レベルのプログラム制御信号ＥＦＣが印加されるとＣＭＯＳ伝送ゲートＣ２がオンする。この状態で、“ハイ”レベルの不良セル出力信号ＰＣＡ１が伝送されればＮＭＯＳトランジスタＮ１がオンしてヒューズＦ１がカッティングされる。そして、“ハイ”レベルのプログラム制御信号ＥＦＣに応答してＮＭＯＳトランジスタＮ２、Ｎ５がオンする。そうすると、ノードＡの電圧がノードＢの電圧より若干低くなる。したがって、インバータＩ６、Ｉ７を通して“ハイ”レベルの出力信号ＯＰＣＡ１が発生する。
【００５５】
すなわち、図６に示した不良セルアドレスプログラム回路７６−１、．．．、７６−ｉ各々は“ハイ”レベルのプログラム制御信号ＥＦＣに応答して“ハイ”レベルの不良セルアドレス出力信号ＰＣＡ１〜ＰＣＡｉが伝送されると“ロー”レベルの出力信号ＯＰＣＡ１〜ＯＰＣＡｉを発生して、“ロー”レベルの不良セルアドレス出力信号ＰＣＡ１〜ＰＣＡｉが伝送されると“ハイ”レベルの出力信号ＯＰＣＡ１〜ＯＰＣＡｉを発生する。
【００５６】
上述したような方法で出力信号ＯＰＣＡ１〜ＯＰＣＡｉのレベルを固定することが可能である。
【００５７】
図７は、図３に示した不良セルアドレスコーディング回路の実施形態の構成を示す回路図であって、インバータＩ８、及びＮＡＮＤゲートＮＡ２、ＮＡ３、ＮＡ４で構成された不良セルアドレスコーダー７８−１〜７８−ｉ、ＮＡＮＤゲートＮＡ５とインバータＩ９で構成されたリダンダントコラム選択信号発生回路７９で構成されている。
【００５８】
図７に示した不良セルアドレスコーディング回路の動作を説明すると次のとおりである。
【００５９】
出力信号ＯＰＣＡ１が“ハイ”レベルの場合にＮＡＮＤゲートＮＡ２はバッファされたコラムアドレスＣＡ１を反転して出力して、ＮＡＮＤゲートＮＡ３はバッファされた反転コラムアドレスＣＡ１を反転して出力する。ＮＡＮＤゲートＮＡ４はＮＡＮＤゲートＮＡ２、ＮＡ３の出力信号を否定論理積演算して比較出力信号ＣＯＭ１を発生する。
【００６０】
その結果、出力信号ＯＰＣＡ１が“ハイ”レベルの場合にバッファされたコラムアドレスＰＣＡ１が“ハイ”レベルならば“ハイ”レベルの比較出力信号ＣＯＭ１を発生して、バッファされたコラムアドレスＣＡ１が“ロー”レベルならば“ロー”レベルの比較出力信号ＣＯＭ１を発生する。すなわち、出力信号ＯＰＣＡ１が“ハイ”レベルの場合にバッファされたコラムアドレスＣＡ１が“ハイ”レベルならば“ハイ”レベルの比較出力信号ＣＯＭ１を発生する。
【００６１】
一方、出力信号ＯＰＣＡ１が“ロー”レベルの場合にＮＡＮＤゲートＮＡ２はバッファされた反転コラムアドレスＣＡ１Ｂを反転して出力して、ＮＡＮＤゲートＮＡ３はバッファされたコラムアドレスＣＡ１を反転して出力する。ＮＡＮＤゲートＮＡ４はＮＡＮＤゲートＮＡ２、ＮＡ３の出力信号を否定論理積演算して比較出力信号ＣＯＭ１を発生する。
【００６２】
その結果、出力信号ＯＰＣＡ１が“ロー”レベルの場合にはバッファされたコラムアドレスＣＡ１が“ハイ”レベルならば“ロー”レベルの比較出力信号ＣＯＭ１を発生して、バッファされたコラムアドレスＣＡ１が“ロー”レベルならば“ハイ”レベルの比較出力信号ＣＯＭ１を発生する。すなわち、出力信号ＯＰＣＡ１が“ロー”レベルの場合にバッファされたコラムアドレスＣＡ１が“ロー”レベルならば“ハイ”レベルの比較出力信号ＣＯＭ１を発生する。
【００６３】
リダンダントコラム選択信号発生回路７９は、比較出力信号ＣＯＭ１、．．．、ＣＯＭｉがすべて“ハイ”レベルならば“ハイ”レベルのリダンダントコラム選択信号ＲＹを発生して、比較出力信号ＣＯＭ１、．．．、ＣＯＭｉ中少なくとも一つの出力信号が“ロー”レベルならば“ロー”レベルのリダンダントコラム選択信号ＲＹを発生する。
【００６４】
すなわち、本発明の半導体メモリ装置は、不良セルアドレスプログラム時に半導体メモリ装置外部の別途の装置に不良セルアドレスを貯蔵する必要がなく、パッケージ状態で並列ビットテスト時に不良セルアドレスが検出されれば不良セルアドレスが半導体メモリ装置内部に直ちにプログラムされる。
【００６５】
図８は、本発明の半導体メモリ装置の実施形態の不良セルアドレスのプログラム方法を説明するための動作フローを示す図である。
【００６６】
まず、半導体メモリ装置にモード制御信号ＭＲＳ、及び並列ビットテスト制御信号ＰＢＴを入力する（第３００段階）。そうすると、モード設定レジスタ６８がモード制御信号ＭＲＳに応答して制御信号ＰＢＴを貯蔵する。
【００６７】
並列ビットテスト制御信号ＰＢＴに応答してパッケージ状態で半導体メモリ装置に対する並列ビットテスト動作を実行する（第３１０段階）。
【００６８】
並列ビットテスト作動遂行期間に比較回路８０の出力信号ＣＯＵＴが“ハイ”レベルであるかを判断する（第３２０段階）。すなわち、比較回路８０の出力信号が不良セルであることを示す信号であるかを判断する。
【００６９】
第３２０段階の条件を満足しない場合（第３２０段階で「いいえ」）には、半導体メモリ装置のすべてのセルに対する並列ビットテスト動作が完了されたかを判断する（第３３０段階）。
【００７０】
第３３０段階の条件を満足しない場合には（第３３０段階で「いいえ」）と第３１０段階に戻り、第３３０段階の条件を満足する場合には（第３３０段階で「はい」）第４１０段階に進む。
【００７１】
第３２０段階の条件を満足する場合には（第３２０段階で「はい」）、テスタはパッケージ状態でリペアが可能であるかを判断する（第３４０段階）。すなわち、図３に示した半導体メモリ装置に図５に示した不良セルアドレスラッチ回路が適用される場合に不良セルラッチ制御信号がテスタに出力されるのに、この信号が“ロー”レベルから“ハイ”レベルに遷移するとリペアが可能であると判断して、そうでなければリペアが不可能であると判断する。
【００７２】
図３に示した半導体メモリ装置に図４に示した不良セルアドレスラッチ回路が適用される場合には第３２０段階は実行されない。
【００７３】
第３４０段階の条件を満足しない場合には（第３４０段階で「いいえ」）と第４２０段階に進んで該半導体メモリ装置を製品化して、第３４０段階の条件を満足する場合には（第３４０段階で「はい」）テスタがモード制御信号ＭＲＳ、不良セルアドレスラッチ制御信号ＦＡＬ、及びプログラム制御信号ＥＦＣを入力する（第３５０段階）。このとき、図３に示したモード設定レジスタ６８はモード制御信号ＭＲＳに応答して不良セルアドレスラッチ制御信号ＦＡＬ、及びプログラム制御信号ＥＦＣを入力する。
【００７４】
半導体メモリ装置の不良セルアドレスラッチ回路７４は、不良セルアドレスラッチ制御信号ＦＡＬに応答して不良セルアドレスをプログラムする（第３６０段階）。
【００７５】
半導体メモリ装置の不良セルアドレスプログラム回路７６は、プログラム制御信号ＥＦＣに応答して不良セルアドレスをプログラムする（第３７０段階）。
【００７６】
半導体メモリ装置にモード制御信号ＭＲＳ及び並列ビットテスト制御信号ＰＢＴを入力する（第３８０段階）。
【００７７】
並列ビットテスト制御信号ＰＢＴに応答して半導体メモリ装置に対する並列ビットテスト作動を実行する（第３９０段階）。
【００７８】
半導体メモリ装置のすべてのセルに対する並列ビットテスト作動が完了されたかを判断する（第４００段階）。
【００７９】
第４００段階の条件を満足しない場合には（第４００段階で「いいえ」）、第３９０段階に戻り、第４００段階を満足する場合には（第４００段階で「はい」）該半導体メモリ装置が正常であるかを判断する（第４１０段階）。
【００８０】
第４１０段階の判断条件を満足する場合には（第４１０段階で「はい」）、第４３０段階に進んで該半導体メモリ装置を製品化して、第４１０段階の判断結果を満足しない場合には（第４１０段階で「いいえ」）、第４２０段階に進んで該半導体メモリ装置を廃棄処分する。
【００８１】
すなわち、本発明の半導体メモリ装置は、パッケージ状態で不良セルが発生すると不良セルアドレスラッチ回路７４に不良セルアドレスを直ちに貯蔵して、不良セルアドレスプログラム回路７６に不良セルアドレスをプログラムする。
【００８２】
上述した実施形態の本発明の好適な実施形態に係る半導体メモリ装置は、少なくとも一つのコラム選択信号ラインによりアクセスされる不良セルをリダンダントコラム選択信号ラインによりアクセスされるセルでリペアする構成を示したが、少なくとも一つのワードラインに連結された不良セルをリダンダントワードラインに連結されたセルでリペアするように構成することもできる。また、本発明の半導体メモリ装置は図１に示したように不良セルをデータ入出力ライン対に連結された救済セルでリペアするように構成することもできる。
【００８３】
すなわち、本発明の半導体メモリ装置の不良セルをリペアするためのリダンダントメモリセルの構成はいかなる形態で構成されても関係がない。
【００８４】
そして、上述した実施形態の本発明の半導体メモリ装置は、パッケージ状態で１ビットの不良セルをリペアできる構成を例で示したが、パッケージ状態で所定ビットの不良セルをリペアできるように構成することができる。
【００８５】
また、上述した実施形態の本発明の半導体メモリ装置は、メモリセルアレーが複数個のメモリセルアレーバンクで構成されて、所定個数のメモリセルアレーバンクに対して並列ビットテスト作動が同時に遂行される場合に所定個数のメモリセルアレーバンク各々に対する不良セルアドレスをプログラムすることができるように構成することもできる。
【００８６】
前記では本発明の望ましい実施形態を参照して説明したが、該技術分野の熟練した当業者は特許請求の範囲に記載された本発明の思想及び領域から外れない範囲内で本発明を多様に修正及び変更させることができることを理解できることである。
【００８７】
【発明の効果】
本発明の半導体メモリ装置、及びこの装置の不良セルアドレスプログラム回路及び方法は、パッケージテスト時に不良セルアドレスを外部の別途の装置に貯蔵しないで内部に貯蔵する。これにより、パッケージテスト時に不良セルアドレスを貯蔵するための外部の別途の装置が要らないのでテスト費用が節減される。
【図面の簡単な説明】
【図１】従来のパッケージ状態で不良セルをリペアするための半導体メモリ装置の概略的な構成を示すブロック図である。
【図２】図１に示した半導体メモリ装置の不良セルアドレスプログラム方法を説明するための作動流れ図である。
【図３】本発明の半導体メモリ装置の実施形態の構成を示すブロック図である。
【図４】図３に示した不良セルアドレスラッチ回路の実施形態の構成を示す回路図である。
【図５】図３に示した不良セルアドレスラッチ回路の他の実施形態の構成を示す回路図である。
【図６】図３に示した不良セルアドレスプログラム回路の実施形態の構成を示す回路図である。
【図７】図３に示した不良セルアドレスコーディング回路の実施形態の構成を示す回路図である。
【図８】本発明の半導体メモリ装置の実施形態の不良セルアドレスプログラム方法を説明するための作動流れ図である。
Claims (20)
- 内部アドレスによりアクセスされる複数個のメモリセルを備えたメモリセルアレーと、
パッケージ状態で前記メモリセルの不良をリペアするための不良セルアドレスによりアクセスされるリダンダントメモリセルと、
パッケージテスト時に前記メモリセルアレーから出力されるデータ群を比較して比較一致信号を発生する比較手段と、
モード制御信号に応答して外部から印加される不良セルアドレスプログラム制御信号を貯蔵するモード設定レジスタと、
外部から印加されるアドレスをバッファしてラッチし、前記内部アドレスを発生するアドレス発生手段と、
前記パッケージテスト時に前記比較一致信号が不良セルが存在することを示すと前記不良セルアドレスプログラム制御信号に応答して前記アドレス発生手段から出力されるアドレスをラッチしてプログラムする不良セルアドレスプログラム手段と、
前記不良セルアドレスプログラム手段から出力されるアドレスと前記アドレス発生手段から出力されるアドレスが一致するとリダンダント選択信号を発生する不良セルアドレスコーディング手段と、
を備え、前記リダンダント選択信号に応答して前記メモリセルアレーの代わりに前記リダンダントメモリセルにアクセスすることを特徴とする半導体メモリ装置。 - 前記不良セルアドレスプログラム制御信号は、不良セルアドレスラッチ制御信号とプログラム制御信号とを含むことを特徴とする請求項１に記載の半導体メモリ装置。
- 前記不良セルアドレスプログラム手段は、
前記パッケージテスト時に前記比較一致信号が不良セルが存在することを示す場合に前記不良セルアドレスラッチ制御信号に応答して前記不良セルアドレスをラッチするアドレスラッチ手段と、
前記プログラム制御信号に応答して前記不良セルアドレスラッチ手段から出力される不良セルアドレスをプログラムするプログラム手段と、
を備えることを特徴とする請求項２に記載の半導体メモリ装置。 - 前記アドレスラッチ手段は、
前記比較一致信号と前記不良セルアドレスラッチ制御信号を組合せた信号に応答して前記外部から印加されるアドレスを伝送する第１アドレス伝送手段と、
前記第１アドレス伝送手段から出力されるアドレスをラッチするラッチと、
を備えることを特徴とする請求項２に記載の半導体メモリ装置。 - 前記アドレスラッチ手段は、前記比較一致信号と前記不良セルアドレスラッチ制御信号を組合せた信号に応答してリペア使用信号を外部に出力するリペア使用信号発生回路をさらに備えることを特徴とする請求項４に記載の半導体メモリ装置。
- 前記プログラム手段は、
前記プログラム制御信号に応答して前記不良セルアドレスラッチ手段から出力されるアドレスを伝送する第２アドレス伝送手段と、
前記プログラム制御信号に応答して前記第２アドレス伝送手段から出力されるアドレスによって不良セルアドレスをプログラムする不良セルアドレスプログラム回路と、
を備えることを特徴とする請求項３に記載の半導体メモリ装置。 - 前記不良セルアドレスプログラム回路は、
電源電圧と第１ノードとの間に連結された第１ヒューズと、
前記第１ノードと接地電圧との間に連結されて前記第２アドレス伝送手段から出力されるアドレスが印加されるゲートを有した第１ＮＭＯＳトランジスタと、
前記第１ノードと第２ノードとの間に連結されて第４ノードに連結されたゲートを有した第１ＰＭＯＳトランジスタと、
前記第２ノードと接地電圧との間に連結されて前記第４ノードに連結されたゲートを有した第２ＮＭＯＳトランジスタと、
前記第２ノードと接地電圧との間に連結されて前記プログラム制御信号が印加されるゲートを有した第３ＮＭＯＳトランジスタと、
電源電圧と第３ノードとの間に連結された第２ヒューズと、
前記第３ノードと第４ノードとの間に連結されて前記第２ノードに連結されたゲートを有した第２ＰＭＯＳトランジスタと、
前記第４ノードと接地電圧との間に連結されて前記第２ノードに連結されたゲートを有した第４ＮＭＯＳトランジスタと、
前記第４ノードと接地電圧との間に連結されて前記プログラム制御信号が印加されるゲートを有した第５ＮＭＯＳトランジスタと、
を備えることを特徴とする請求項６に記載の半導体メモリ装置。 - 内部アドレスによりアクセスされる複数個のメモリセルを備えたメモリセルアレーと、
パッケージ状態で前記メモリセルの不良をリペアするための不良セルアドレスによりアクセスされるリダンダントメモリセルと、
パッケージテスト時に前記メモリセルアレーから出力されるデータ群を比較して比較一致信号を発生する比較手段と、
外部から印加されるアドレスをバッファしてラッチし、前記内部アドレスを発生するアドレス発生手段を備えた半導体メモリ装置の不良セルアドレスプログラム回路において、
モード制御信号に応答して外部から印加される不良セルアドレスラッチ制御信号、及びプログラム制御信号を貯蔵するモード設定レジスタと、
前記パッケージテスト時に前記比較一致信号が不良セルが存在することを示すと前記不良セルアドレスラッチ制御信号に応答して前記アドレス発生手段から出力されるアドレスをラッチする不良セルアドレスラッチ手段と、
前記プログラム制御信号に応答して前記不良セルアドレスラッチ手段から出力されるアドレスをプログラムする不良セルアドレスプログラム手段と、
を備えることを特徴とする半導体メモリ装置の不良セルアドレスプログラム回路。 - 前記不良セルアドレスラッチ手段は、
前記比較一致信号と前記不良セルアドレスラッチ制御信号を組合せた信号に応答して前記不良セルアドレスを伝送する第１アドレス伝送手段と、
前記第１アドレス伝送手段から出力されるアドレスをラッチするラッチ手段と、
を備えることを特徴とする請求項８に記載の半導体メモリ装置の不良セルアドレスプログラム回路。 - 前記不良セルアドレスラッチ手段は、前記比較一致信号と前記不良セルアドレスラッチ制御信号を組合せた信号に応答してリペア使用信号を外部に出力するリペア使用信号発生回路をさらに備えることを特徴とする請求項９に記載の半導体メモリ装置の不良セルアドレスプログラム回路。
- 前記不良セルアドレスプログラム手段は、
前記プログラム制御信号に応答して前記不良セルアドレスラッチ手段から出力されるアドレスを伝送する第２アドレス伝送手段と、
前記プログラム制御信号に応答して前記第２アドレス伝送手段から出力されるアドレスによって不良セルアドレスをプログラムするプログラム回路と、
を備えることを特徴とする請求項９に記載の半導体メモリ装置の不良セルアドレスプログラム回路。 - 前記プログラム回路は、
電源電圧と第１ノードとの間に連結された第１ヒューズと、
前記第１ノードと接地電圧との間に連結されて、前記第２アドレス伝送手段から出力されるアドレスが印加されるゲートを有した第１ＮＭＯＳトランジスタと、
前記第１ノードと第２ノードとの間に連結されて、第４ノードに連結されたゲートを有した第１ＰＭＯＳトランジスタと、
前記第２ノードと接地電圧との間に連結されて、前記第４ノードに連結されたゲートを有した第２ＮＭＯＳトランジスタと、
前記第２ノードと接地電圧との間に連結されて前記プログラム制御信号が印加されるゲートを有した第３ＮＭＯＳトランジスタと、
電源電圧と第３ノードとの間に連結された第２ヒューズと、
前記第３ノードと第４ノードとの間に連結されて前記第２ノードに連結されたゲートを有した第２ＰＭＯＳトランジスタと、
前記第４ノードと接地電圧との間に連結されて前記第２ノードに連結されたゲートを有した第４ＮＭＯＳトランジスタと、
前記第４ノードと接地電圧との間に連結されて前記プログラム制御信号が印加されるゲートを有した第５ＮＭＯＳトランジスタと、
を備えることを特徴とする請求項１１に記載の半導体メモリ装置の不良セルアドレスプログラム回路。 - 内部アドレスによりアクセスされる複数個のメモリセルを備えたメモリセルアレーと、
パッケージ状態で不良セルアドレスによりアクセスされる前記メモリセルの不良をリペアするためのリダンダントメモリセルと、
パッケージテスト時に前記メモリセルアレーから出力されるデータ群を比較して比較一致信号を発生する比較手段と、
外部から印加されるアドレスをバッファしてラッチし、前記内部アドレスを発生するアドレス発生手段と、
を備えた半導体メモリ装置の不良セルアドレスプログラム方法において、
パッケージテスト時に前記比較一致信号が不良セルが存在することを示すと前記不良セルアドレスラッチ制御信号に応答して前記アドレス発生手段から出力されるアドレスをラッチする不良セルアドレスラッチ段階と、
前記プログラム制御信号に応答して前記ラッチされたアドレスをプログラムする不良セルアドレスプログラム段階と、
を含むことを特徴とする半導体メモリ装置の不良セルアドレスプログラム方法。 - 前記不良セルアドレスラッチ段階は、前記パッケージテスト時に前記比較一致信号が不良セルが存在することを示すと前記不良セルアドレスラッチ制御信号に応答してリペア使用信号を外部に発生することを特徴とする請求項１３に記載の半導体メモリ装置の不良セルアドレスプログラム方法。
- 請求項１３の方法で製造されることを特徴とする不良セルアドレスプログラム回路。
- 不良メモリセルが感知されて不良セルアドレスとしてラッチされた内部アドレスをプログラムする場合に、不良セルアドレスプログラム制御信号に応答してアドレス発生回路から内部アドレスをラッチするための不良セルアドレスプログラム回路と、
前記不良セルアドレスプログラム回路から出力された内部アドレスと前記不良アドレスが応答する場合に、リダンダントメモリセル選択信号を発生するための不良セルアドレスコーディング回路を含み、
ここでリダンダントメモリセルは、前記リダンダントメモリセル選択信号に応答してアクセスされることを特徴とする半導体メモリ装置。 - 前記不良セルアドレスプログラム回路は、
前記不良メモリセルが感知される場合に、前記不良セルアドレスラッチ制御信号に応答して前記不良セルアドレスをラッチするためのアドレスラッチ手段と、
前記プログラム制御信号に応答して前記アドレスラッチ手段から出力された前記不良セルアドレスをプログラムするためのプログラム手段と、
を備えることを特徴とする請求項１６に記載の半導体メモリ装置。 - 前記アドレスラッチ手段は、
比較出力信号と前記不良セルアドレスラッチ制御信号を結合することによって発生する結合信号に応答して外部アドレスを伝送するための第１アドレス伝送手段と、
前記第１アドレス伝送手段から出力された前記外部アドレスをラッチするためのラッチ要素と、
を含むことを特徴とする請求項１７に記載の半導体メモリ装置。 - 前記アドレスラッチ手段は、前記比較出力信号と前記不良セルアドレスラッチ制御信号を結合することによって発生する結合信号に応答してリペア開始信号を発生するためのリペア開始発生信号発生回路をさらに含むことを特徴とする請求項１８に記載の半導体メモリ装置。
- 前記プログラム手段は、
前記プログラム制御信号に応答して前記不良セルアドレスラッチ手段から出力されるアドレスを伝送するための第２アドレス伝送手段と、
前記プログラム制御信号に応答して前記第２アドレス伝送手段から出力される前記不良セルアドレスをプログラムするための不良セルアドレスプログラム回路と、
を含むことを特徴とする請求項１７に記載の半導体メモリ装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0006235A KR100462877B1 (ko) | 2002-02-04 | 2002-02-04 | 반도체 메모리 장치, 및 이 장치의 불량 셀 어드레스프로그램 회로 및 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004005912A true JP2004005912A (ja) | 2004-01-08 |
Family
ID=27656376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003027534A Pending JP2004005912A (ja) | 2002-02-04 | 2003-02-04 | 半導体メモリ装置、及びその不良セルアドレスプログラム回路及び方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6788596B2 (ja) |
| JP (1) | JP2004005912A (ja) |
| KR (1) | KR100462877B1 (ja) |
| CN (1) | CN100421175C (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004178674A (ja) * | 2002-11-26 | 2004-06-24 | Toshiba Microelectronics Corp | 半導体メモリ |
| JP2006048777A (ja) * | 2004-08-02 | 2006-02-16 | Toshiba Corp | Ｎａｎｄフラッシュメモリおよびデータ書き込み方法 |
| KR100558050B1 (ko) * | 2004-11-19 | 2006-03-07 | 주식회사 하이닉스반도체 | 데이터 출력 모드를 변경할 수 있는 메모리 장치 |
| KR100694406B1 (ko) * | 2005-04-21 | 2007-03-12 | 주식회사 하이닉스반도체 | 불량 셀 처리 회로를 포함하는 불휘발성 강유전체 메모리장치 및 제어 방법 |
| KR100648288B1 (ko) * | 2005-07-22 | 2006-11-23 | 삼성전자주식회사 | 불 휘발성 메모리 장치의 리던던시 선택 회로 |
| US7464225B2 (en) * | 2005-09-26 | 2008-12-09 | Rambus Inc. | Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology |
| KR100877701B1 (ko) * | 2006-11-23 | 2009-01-08 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 리던던시 방법 |
| KR100850208B1 (ko) * | 2007-01-09 | 2008-08-04 | 삼성전자주식회사 | Ｐｂｔ 장치 및 그 방법 |
| KR20080090664A (ko) | 2007-04-05 | 2008-10-09 | 삼성전자주식회사 | 포스트 패키지 리페어 제어회로를 구비하는 반도체메모리장치 및 포스트 패키지 리페어 방법 |
| US7768847B2 (en) | 2008-04-09 | 2010-08-03 | Rambus Inc. | Programmable memory repair scheme |
| KR200458371Y1 (ko) * | 2009-11-11 | 2012-02-15 | 김준겸 | 손가락에 끼우는 펜 |
| KR101212748B1 (ko) | 2010-10-29 | 2012-12-14 | 에스케이하이닉스 주식회사 | 반도체 메모리, 메모리 시스템 및 그 프로그래밍 방법 |
| KR102117633B1 (ko) | 2013-09-12 | 2020-06-02 | 에스케이하이닉스 주식회사 | 셀프 리페어 장치 |
| US20150155039A1 (en) | 2013-12-02 | 2015-06-04 | Silicon Storage Technology, Inc. | Three-Dimensional Flash NOR Memory System With Configurable Pins |
| US10468118B2 (en) * | 2014-03-03 | 2019-11-05 | Hewlett Packard Enterprise Development Lp | DRAM row sparing |
| US9343184B2 (en) * | 2014-04-07 | 2016-05-17 | Micron Technology, Inc. | Soft post package repair of memory devices |
| KR102152690B1 (ko) | 2014-06-26 | 2020-09-07 | 에스케이하이닉스 주식회사 | 래치 회로 및 이를 포함하는 반도체 장치 |
| CN105336376A (zh) * | 2014-07-30 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 存储阵列、存储器及编程、无冗余和冗余读取、操作方法 |
| KR20160043711A (ko) * | 2014-10-14 | 2016-04-22 | 에스케이하이닉스 주식회사 | 리페어 회로 및 이를 포함하는 반도체 메모리 장치 |
| CN105678003A (zh) * | 2016-01-15 | 2016-06-15 | 中山芯达电子科技有限公司 | 用于纠错修改冗余器件组及利用其修复电路缺陷的方法 |
| KR20170136829A (ko) * | 2016-06-02 | 2017-12-12 | 삼성전자주식회사 | 반도체 장치, 메모리 장치 및 메모리 장치의 동작 방법 |
| US11984185B2 (en) | 2021-04-07 | 2024-05-14 | Micron Technology, Inc. | Apparatuses and methods for zone-based soft post-package repair |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121699A (ja) * | 1982-12-28 | 1984-07-13 | Toshiba Corp | 冗長性回路変更装置 |
| US5062109A (en) * | 1988-09-02 | 1991-10-29 | Advantest Corporation | Memory tester |
| KR0119888B1 (ko) * | 1994-04-11 | 1997-10-30 | 윤종용 | 반도체 메모리장치의 결함구제방법 및 그 회로 |
| KR960016807B1 (ko) * | 1994-06-30 | 1996-12-21 | 삼성전자 주식회사 | 반도체 메모리 장치의 리던던시 회로 |
| KR0140178B1 (ko) * | 1994-12-29 | 1998-07-15 | 김광호 | 반도체 메모리장치의 결함 셀 구제회로 및 방법 |
| JPH10302497A (ja) * | 1997-04-28 | 1998-11-13 | Fujitsu Ltd | 不良アドレスの代替方法、半導体記憶装置、及び、半導体装置 |
| KR100265765B1 (ko) * | 1998-02-06 | 2000-10-02 | 윤종용 | 빌트인 셀프 테스트 회로를 구비한 결함구제회로 및 이를 사용한 결함구제방법 |
| KR100333720B1 (ko) * | 1998-06-30 | 2002-06-20 | 박종섭 | 강유전체메모리소자의리던던시회로 |
| JP2000149586A (ja) * | 1998-11-12 | 2000-05-30 | Hitachi Ltd | 半導体記憶装置およびそれを用いた応用装置、ならびに半導体記憶装置の救済方法 |
| KR100429200B1 (ko) * | 2001-06-11 | 2004-05-03 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치의 칼럼 구제회로 및 그구제방법 |
-
2002
- 2002-02-04 KR KR10-2002-0006235A patent/KR100462877B1/ko not_active IP Right Cessation
-
2003
- 2003-01-21 US US10/347,181 patent/US6788596B2/en not_active Expired - Lifetime
- 2003-02-04 JP JP2003027534A patent/JP2004005912A/ja active Pending
- 2003-02-04 CN CNB031198635A patent/CN100421175C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN100421175C (zh) | 2008-09-24 |
| KR20030066074A (ko) | 2003-08-09 |
| US6788596B2 (en) | 2004-09-07 |
| US20030147291A1 (en) | 2003-08-07 |
| CN1441437A (zh) | 2003-09-10 |
| KR100462877B1 (ko) | 2004-12-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2004005912A (ja) | 半導体メモリ装置、及びその不良セルアドレスプログラム回路及び方法 | |
| JP2786614B2 (ja) | 半導体メモリ装置の欠陥セル救済方法とその回路 | |
| US8315116B2 (en) | Repair circuit and repair method of semiconductor memory apparatus | |
| US7336549B2 (en) | Redundancy circuit and repair method for a semiconductor memory device | |
| JP2777091B2 (ja) | 半導体メモリ装置のカラム冗長方法及びその回路 | |
| US7441156B2 (en) | Semiconductor memory device having advanced test mode | |
| US6392938B1 (en) | Semiconductor memory device and method of identifying programmed defective address thereof | |
| KR100722771B1 (ko) | 반도체 메모리 장치의 리페어 회로 및 방법 | |
| US20040240268A1 (en) | Semiconductor memory device having flexible column redundancy scheme | |
| US6462994B2 (en) | Semiconductor memory device with redundancy logic cell and repair method | |
| US20060245279A1 (en) | Redundancy circuit in semiconductor memory device | |
| JP2001358296A (ja) | 半導体集積回路装置 | |
| JPH08227600A (ja) | 半導体メモリのバーンインテスト回路 | |
| US8730743B2 (en) | Repair method and integrated circuit using the same | |
| KR20080098080A (ko) | 반도체 메모리 및 테스트 시스템 | |
| US20090059682A1 (en) | Semiconductor memory device having antifuse circuitry | |
| US20170040066A1 (en) | Semiconductor apparatus and repair method thereof | |
| JP2006185569A (ja) | 半導体記憶装置 | |
| KR20100064158A (ko) | 반도체 메모리 장치와 그의 구동 방법 | |
| KR20080100830A (ko) | 반도체 메모리 | |
| KR20090088260A (ko) | 리던던시 테스트 회로를 구비하는 반도체 메모리 장치 | |
| JP2015046205A (ja) | 半導体装置 | |
| US6954399B2 (en) | Column repair circuit | |
| US6400620B1 (en) | Semiconductor memory device with burn-in test function | |
| JP3821679B2 (ja) | 半導体メモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050608 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071211 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071214 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080124 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080129 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080201 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080616 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080729 |