KR100648288B1

KR100648288B1 - 불 휘발성 메모리 장치의 리던던시 선택 회로

Info

Publication number: KR100648288B1
Application number: KR1020050066884A
Authority: KR
Inventors: 이유상; 황상원
Original assignee: 삼성전자주식회사
Priority date: 2005-07-22
Filing date: 2005-07-22
Publication date: 2006-11-23
Also published as: CN1901093B; US7315480B2; US20070019483A1; CN1901093A

Abstract

여기에 제공되는 플래시 메모리 장치의 리던던시 선택 회로는 결함 어드레스들을 저장하며, 행들 및 열들로 배열된 복수의 롬 셀들을 갖는 롬 셀 어레이와; 파워-업시 상기 롬 셀 어레이의 행들을 순차적으로 선택하는 롬 제어기와; 상기 롬 제어기의 제어에 따라 상기 순차적으로 선택된 행들 각각의 롬 셀들로부터 데이터 비트들을 감지 증폭하는 감지 증폭기 블록과; 상기 감지 증폭기 블록에 의해서 감지된 데이터 비트들을 스위치 회로를 통해 입력받고, 상기 입력된 데이터 비트들을 결함 어드레스로서 래치하는 래치 블록과; 그리고 정상 동작시 입력된 어드레스가 상기 래치 블록에 저장된 결함 어드레스들 중 어느 하나와 일치하는 지의 여부를 검출하는 비교 블록을 포함하며, 상기 행들이 순차적으로 선택됨에 따라, 상기 롬 셀 어레이의 결함 어드레스들이 상기 감지 증폭기 블록을 통해 직접 전송 방식으로 상기 래치 블록으로 전송된다.

Description

불 휘발성 메모리 장치의 리던던시 선택 회로{REDUNDANCY SELECTOR CIRCUIT FOR USE IN NON-VOLATILE MEMORY DEVICE}

도 1은 본 발명에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.

도 2는 도 1에 도시된 리던던시 선택 회로를 보여주는 블록도이다.

도 3은 도 2에 도시된 래치 블록 및 비교 블록을 보여주는 회로도이다.

도 4는 도 1에 도시된 멀티플렉서 회로를 보여주는 블록도이다.

* 도면의 주요 부분에 대한 부호 설명 *

1100 : 메인 셀 어레이 1200 : 리던던트 셀 어레이

1300 : 행 선택 회로 1400 : 페이지 버퍼 회로

1500 : 어드레스 발생 회로 1600 : 내부 클록 발생 회로

1700 : 열 선택 회로 1800 : 리던던시 선택 회로

1900 : 멀티플렉서 회로 2000 : 입출력 회로

본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 리던던시 회로를 구비한 불 휘발성 메모리 장치에 관한 것이다.

메모리 장치는 정보를 저장할 수 있으며 원할 때 정보를 독출할 수 있는 집적 회로이다. 메모리 장치는 복수의 메모리 셀들로 구성된다. 메모리 셀들 각각은 1-비트 데이터 또는 멀티-비트 데이터를 저장한다. 메모리 셀은 불완전한 제조 방법 또는 시간에 따른 저하로 인해 결함이 있을 수도 있다. 이러한 결함은 메모리 장치를 동작하지 않게 하거나 신뢰할 수 없게 한다. 결함있는 메모리 셀들을 갖는 메모리 장치를 제거하는 대신에, 반도체 분야에서는 이러한 메모리 장치 결함을 해결하는 다양한 기술들에 전념하고 있다.

다양한 기술들 중 한 가지 기술이 리던던시 회로를 채용하는 것이다. 리던던시 회로는 메모리 장치 내의 결함있는 메모리 셀들을 대체할 수 있는 다수의 비결함 메모리 셀들을 포함한다. 리던던시 회로는 결함있는 메모리 셀들을 물리적으로 대체하는 것이 아니라 논리적으로 대체하는 것이다. 리던던시 회로는 결함있는 메모리 셀들이 존재하는 지를 검출하고, 결함있는 메모리 셀들을 회피하기 위해 메모리 장치를 구성하며, 결함있는 메모리 셀들로의 메모리 액세스를 비결함 메모리 셀들(이하, "리던던트 메모리 셀"이라 칭함)로 전환시킨다. 결함있는 메모리 셀들을 회피하기 위해서, 리던던시 회로는 퓨즈들을 포함하는 퓨즈 회로를 사용한다.

예시적인 리던던시 회로들이 U.S. Patent No. 6,118,712에 "Redundancy fuse boxes and redundancy repair structures for semiconductor devices"라는 제목으로 그리고 U.S. Patent No. 6,850,450에 "Fuse box including make-link and redundant address decoder having the same, and method for repairing defective memory cel"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.

퓨즈 회로에는 결함있는 메모리 셀들을 지정하기 위한 어드레스 정보가 저장된다. 잘 알려진 바와 같이, 어드레스 정보는 퓨즈 회로에 포함된 퓨즈들을 선택적으로 절단함으로써 저장된다. 저장된 어드레스 정보는 메모리 액세스시 입력된 어드레스 정보(또는 내부적으로 생성된 어드레스 정보)와 비교되며, 비교 결과에 따라 결함있는 메모리 셀 대신에 리던던트 메모리 셀들이 선택된다. 이러한 구제 방식의 문제는 메모리 장치의 동작 속도에 따라 리던던트 메모리 셀들이 선택되지 않고 결함 메모리 셀들이 선택된다는 것이다. 좀 더 구체적으로 설명하면 다음과 같다.

메모리 액세스시, 입력된 어드레스 정보에 의해서 지정될 메모리 셀들이 결함있는 메모리 셀들을 포함하는 지의 여부가 퓨즈 회로를 통해 실시간으로 판별된다. 만약 입력된 어드레스 정보에 의해서 지정될 메모리 셀들이 결함있는 메모리 셀들을 포함하지 않으면, 리던던트 메모리 셀들을 선택할 필요없이 입력된 어드레스 정보의 메모리 셀들이 선택될 것이다. 만약 입력된 어드레스 정보에 의해서 지정될 메모리 셀들이 결함있는 메모리 셀들을 포함하면, 리던던트 메모리 셀들이 선택되어야 한다. 후자의 경우, 어드레스 정보의 입력 시점부터 판별 결과에 따른 리던던트 메모리 셀의 선택 시점까지의 시간은 정해져 있다. 그러한 까닭에, 메모리 장치의 동작 속도가 빨라지면, 그러한 시간은 메모리 장치의 동작 속도와 비교하여 볼 때 상대적으로 길어진다. 이는 리던던트 메모리 셀 대신에 결함있는 메모리 셀이 선택되게 한다. 따라서, 메모리 장치의 오동작(예를 들면, 읽기 및 쓰기 오동 작)이 야기될 수 있다.

본 발명의 목적은 동작 속도에 제한없이 구제 동작을 원활히 수행할 수 있는 불 휘발성 메모리 장치를 제공하는 것이다.

상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 플래시 메모리 장치의 리던던시 선택 회로는 결함 어드레스들을 저장하며, 행들 및 열들로 배열된 복수의 롬 셀들을 갖는 롬 셀 어레이와; 파워-업시 상기 롬 셀 어레이의 행들을 순차적으로 선택하는 롬 제어기와; 상기 롬 제어기의 제어에 따라 상기 순차적으로 선택된 행들 각각의 롬 셀들로부터 데이터 비트들을 감지 증폭하는 감지 증폭기 블록과; 상기 감지 증폭기 블록에 의해서 감지된 데이터 비트들을 스위치 회로를 통해 입력받고, 상기 입력된 데이터 비트들을 결함 어드레스로서 래치하는 래치 블록과; 그리고 정상 동작시 입력된 어드레스가 상기 래치 블록에 저장된 결함 어드레스들 중 어느 하나와 일치하는 지의 여부를 검출하는 비교 블록을 포함하며, 상기 행들이 순차적으로 선택됨에 따라, 상기 롬 셀 어레이의 결함 어드레스들이 상기 감지 증폭기 블록을 통해 직접 전송 방식으로 상기 래치 블록으로 전송된다.

이 실시예에 있어서, 상기 행들의 수는 상기 플래시 메모리 장치에 제공되는 리던던트 열들의 수와 일치한다.

이 실시예에 있어서, 상기 열들의 수는 결함 열을 지정하기 위한 어드레스의 비트 수와 일치한다.

이 실시예에 있어서, 상기 롬 셀들 각각은 퓨즈와; 그리고 대응하는 행에 연결된 게이트, 대응하는 열에 연결된 드레인, 그리고 상기 퓨즈를 통해 접지된 소오스를 갖는 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 롬 셀 어레이는 상기 열들 각각의 일단과 전원 전압 사이에 연결된 PMOS 트랜지스터를 더 포함하며, 상기 PMOS 트랜지스터들은 파워-업시 상기 열들을 프리챠지하도록 상기 롬 제어기에 의해서 제어된다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.

참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

아래에서, 불 휘발성 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.

도 1은 본 발명에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다. 설명에 앞서, 본 발명에 따른 불 휘발성 메모리 장치는 부트 코드와 같은 데이터를 저장하며, 파워-업시 부트 코드 데이터를 외부로 출력하는 부트 로드 기 능을 지원한다.

도 1을 참조하면, 본 발명의 불 휘발성 메모리 장치(1000)는 메인 셀 어레이(main cell array) (1100), 리던던트 셀 어레이(redundant cell array) (1200), 행 선택 회로(row selector circuit) (1300), 페이지 버퍼 회로(page buffer circuit) (1400), 어드레스 발생 회로(address generator circuit) (1500), 내부 클록 발생 회로(internal clock generator circuit) (1600), 열 선택 회로(column selector circuit) (1700), 리던던시 선택 회로(redundancy selector circuit) (1800), 멀티플렉서 회로(multiplexer circuit) (1900), 그리고 입출력 회로(input/output circuit) (2000)를 포함한다.

메인 셀 어레이(1100)와 리던던트 셀 어레이(1200)는 메모리 셀 어레이를 구성한다. 메인 셀 어레이(1100)는 행들(또는 워드 라인들) 및 열들(또는 비트 라인들)의 매트릭스 형태로 배열된 메모리 셀들(이하, 메인 메모리 셀이라 칭함)을 포함한다. 리던던트 셀 어레이(1200)는 행들 및 열들의 매트릭스 형태로 배열된 메모리 셀들(이하, 리던던트 메모리 셀이라 칭함)을 포함한다. 리던던트 셀 어레이(1200)의 행들은 메인 셀 어레이(1100)의 행들과 전기적으로 연결된다. 즉 하나의 행이 선택될 때, 선택된 행의 셀들은 양 어레이(1100, 1200)의 메모리 셀들을 포함한다. 행 리던던시 구조가 채용되는 경우, 리던던트 셀 어레이(1200)의 행들은 메인 셀 어레이(1100)의 행들과 전기적으로 분리될 것이다. 메인 셀 어레이(1100)의 메모리 셀들 중 결함있는 메모리 셀들은 리던던트 셀 어레이(1200)의 리던던트 메모리 셀들로 대체되며, 결함있는 메모리 셀들의 결함 열을 선택하기 위한 열 어드 레스(이하, 결함 열 어드레스라 칭함)는 리던던시 선택 회로(1900) 내에 저장/프로그램된다.

행 선택 회로(1300)는 외부로부터의 행 어드레스(Ar)에 응답하여 메모리 셀 어레이의 행들 중 적어도 하나를 선택하고, 선택된 행을 워드 라인 전압으로 구동한다. 페이지 버퍼 회로(1400)는, 읽기 동작시, 행 선택 회로(1300)에 의해서 선택된 행(또는 워드 라인)의 셀들(메인 및 리던던트 메모리 셀들을 포함함)로부터 데이터를 읽는다. 페이지 버퍼 회로(1400)는, 프로그램 동작시, 로드된 데이터에 따라 메모리 셀 어레이의 열들(또는 비트 라인들)을 비트 라인 바이어스 전압(예를 들면, 전원 전압 또는 접지 전압)으로 구동한다. 하나의 행이 하나의 페이지를 구성하는 경우, 페이지 버퍼 회로(1400)는 메모리 셀 어레이의 열들에 각각 대응하는 페이지 버퍼들로 구성될 것이다. 어드레스 발생 회로(1500)는 열 어드레스(Ac)를 입력받고, 내부 클록 발생 회로(1600)로부터 제공되는 내부 클록 신호(ICLK)에 동기되어 내부 열 어드레스들(CA)을 발생한다. 외부에서 입력된 초기 열 어드레스는 내부 열 어드레스(CA)로서 어드레스 발생 회로(1500)를 통해 직접 출력된다. 내부 클록 발생 회로(1600)는 제어 신호들(nRE, nWE)에 응답하여 내부 클록 신호(ICLK)를 발생한다. 예를 들면, 내부 클록 발생 회로(1600)는 프로그램될 데이터의 로드시 제어 신호(nWE)에 동기된 내부 클록 신호(ICLK)를 발생한다. 내부 클록 발생 회로(1600)는 읽혀진 데이터의 출력시 제어 신호(nRE)에 동기된 내부 클록 신호(ICLK)를 발생한다. 열 선택 회로(1700)는 어드레스 발생 회로(1500)로부터 출력되는 열 어드레스(CA)에 응답하여 페이지 버퍼 회로(1400)의 페이지 버퍼들을 선택한 다. 예를 들면, 열 선택 회로(1700)는 메인 셀 어레이(1100)에 대응하는 페이지 버퍼들 중 일부를 그리고 리던던트 셀 어레이(1200)에 대응하는 페이지 버퍼들 중 일부를 선택한다.

계속해서 도 1을 참조하면, 리던던시 선택 회로(1800)는 메인 셀 어레이(1100)의 결함 열들을 지정하기 위한 결함 열 어드레스들을 저장하도록 구성된다. 리던던시 선택 회로(1800)는 어드레스 발생 회로(1500)로부터 출력되는 열 어드레스를 입력받고, 입력된 열 어드레스가 저장된 결함 열 어드레스들 중 어느 하나와 일치하는 지의 여부를 판별한다. 만약 입력된 열 어드레스가 저장된 결함 열 어드레스들 중 어느 하나와 일치하면, 입출력 선택 신호들(IOSLTx) (x=0∼i) 중 하나를 활성화시킨다. 특히, 본 발명의 리던던시 선택 회로(1800)는 파워-업시 결함 열 어드레스들을 리던던시 선택 회로 내의 래치 블록(도 2 참조, 1818)에 저장하도록 구성된다. 내부 열 어드레스가 입력될 때, 입력된 열 어드레스는 결함 열 어드레스의 읽기 동작없이 바로 래치 블록에 저장된 결함 열 어드레스들과 비교된다. 비교 결과에 따라 입출력 선택 신호들(IOSLT0∼IOSLTi) 중 하나가 활성화된다. 이는 이후 상세히 설명될 것이다.

멀티플렉서 회로(1900)는 메인 셀 어레이(1100)의 선택된 페이지 버퍼들로부터의 데이터 비트들(이하, 메인 데이터 비트라 칭함)(MDx)과 리던던트 셀 어레이(1200)의 선택된 페이지 버퍼(들)로부터의 데이터 비트(이하, 리던던트 데이터 비트라 칭함)(RD)를 입력받고, 입출력 선택 신호들(IOSLT0∼IOSLTi)에 따라 입력된 데이터 비트들(MDx, RD)을 선택적으로 출력한다. 예를 들면, 입출력 선택 신호들 (IOSLT0∼IOSLTi)이 모두 비활성화되는 경우, 멀티플렉서 회로(1900)는 메인 데이터 비트들(MDx)을 출력한다. 예시적인 실시예에 있어서, 입출력 선택 신호들(IOSLT0∼IOSLTi)의 수는 열 선택 회로(1700)에 의해서 선택된 메인 데이터 비트들의 수와 일치한다. 멀티플렉서 회로(1900)는, 도 4에 도시된 바와 같이, 복수의 멀티플렉서들(MUX0∼MUXi)로 구성되며, 멀티플렉서들(MUX0∼MUXi)은 대응하는 입출력 선택 신호들(IOSLT0∼IOSLTi)에 의해서 제어된다. 도 4에 도시된 바와 같이, 멀티플렉서들(MUX0∼MUXi)은 대응하는 메인 데이터 비트들(MD0∼MDi)을 각각 입력받는다. 리던던트 데이터 비트(RD)는 멀티플렉서들(MUX0∼MUXi)에 공통으로 제공된다. 입출력 선택 신호들(IOSLT0∼IOSLTi) 중 어느 하나가 활성화되는 경우, 멀티플렉서 회로(1900)는 메인 데이터 비트들(MD0∼MDi) 중 어느 하나의 메인 데이터 비트 대신에 리던던트 데이터 비트(RD)를 선택한다. 이후, 멀티플렉서 회로(1900)는 대체된 메인 데이터 비트를 제외한 나머지 메인 데이터 비트들 및 리던던트 데이터 비트를 출력한다. 멀티플렉서 회로(1900)를 통해 출력되는 데이터 비트들은 입출력 회로(2000)를 통해 외부로 출력된다.

마찬가지로, 프로그램 동작시, 입출력 선택 신호들(IOSLT0∼IOSLTi) 중 어느 하나가 활성화되었는 지의 여부에 따라, 멀티플렉서 회로(1900)는 입출력 회로(2000)를 통해 입력된 데이터 비트들 중 어느 하나를 리던던트 데이터 비트로서 선택한다. 선택된 데이터 비트는 열 선택 회로(1700)를 통해 리던던트 셀 어레이(1200)의 페이지 버퍼에 저장될 것이다.

본 발명의 불 휘발성 메모리 장치(1000)에 따르면, 리던던시 선택 회로 (1800)는 저장된 결함 어드레스들을 파워-업시 직렬 전송 방식을 통해 래치 블록(도 2 참조, 1818)에 미리 저장하도록 구성한다. 파워-업 이후 메모리 액세스시 입력된 어드레스는 미리 읽혀진 결함 어드레스와 비교된다. 이는 파워-업 이후 메모리 액세스시 결함 열 어드레스를 읽는 데 필요한 시간이 제거되었음을 의미한다. 따라서, 메모리 장치의 동작 속도가 빨라짐에 따라 야기될 수 있는 읽기/쓰기 오동작을 방지할 수 있다. 즉, 불 휘발성 메모리 장치의 신뢰성이 향상된다.

도 2는 도 1에 도시된 리던던시 선택 회로를 보여주는 블록도이고, 도 3은 도 2에 도시된 래치 블록 및 비교 블록을 보여주는 회로도이다.

먼저 도 2를 참조하면, 리던던시 선택 회로(1800)는 결함 어드레스들을 저장하기 위한 롬 셀 어레이(1810)를 포함하며, 롬 셀 어레이(1810)는 행들(R0∼Ri) 및 열들(C0∼Cj)의 매트릭스 형태로 배열된 복수 개의 롬 셀들(1811)을 포함한다. 롬 셀들(1811) 각각은 하나의 NMOS 트랜지스터(TR)와 하나의 퓨즈(F)로 구성된다. 각 롬 셀(1811)은 퓨즈(F)의 절단 여부에 따라 데이터 '1' 또는 데이터 '0'를 저장한다. 예를 들면, 퓨즈(F)가 절단된 경우, 롬 셀에 연결된 열은 프리챠지 레벨(로직 하이 레벨)로 유지된다. 퓨즈(F)가 절단되지 않은 경우, 롬 셀에 연결된 열은 접지된다. 설명의 편의상, 본 발명의 불 휘발성 메모리 장치가 열 리던던시 구조를 채용한다고 가정하자. 이러한 가정에 따르면, 하나의 행은 결함 열을 지정하기 위한 열 어드레스를 저장하는 데 사용된다. 따라서, 행들(R0∼Ri)의 수는 메인 셀 어레이(1100)의 결함 열들을 대체하는 데 필요한 리던던트 셀 어레이(1200)의 열들의 수에 대응한다. 각 열의 일단과 전원 전압 사이에는 PMOS 트랜지스터(1812)가 연결 되며, PMOS 트랜지스터들(1812)은 열들(C0∼Cj)을 프리챠지하도록 롬 제어 블록(1812)에 의해서 제어된다.

롬 제어 블록(1812)은 파워-업시 열들(C0∼Cj)이 전원 전압으로 프리챠지되도록 PMOS 트랜지스터들(1812)을 정해진 시간 동안 턴 온시킨다. 열들(C0∼Cj)이 프리챠지된 후, 롬 제어 블록(1812)은 행들(R0∼Rj)이 순차적으로 선택되도록 롬 셀 어레이(1810)를 제어한다. 감지 증폭기 블록(1814)은 행들(R0∼Rj)이 각각 선택될 때마다 열들(C0∼Cj)의 전압 레벨들을 감지하도록 롬 제어 블록(1812)에 의해서 제어된다. 각 행이 선택될 때 감지된 값들은 결함 어드레스를 나타낸다. 스위치 블록(1816)은 롬 제어 블록(1812)에 의해서 제어되며, 각 행이 선택될 때마다 감지 증폭기 블록(1814)으로부터 출력되는 데이터 비트들(즉, 결함 어드레스)을 래치 블록(1818)으로 전달한다.

래치 블록(1818)은 스위치 블록(1816)을 통해 전달되는 데이터 비트들을 결함 어드레스로서 래치한다. 래치 블록(1818)은 복수의 래치 회로들(1818_0∼1818_i)로 구성되며, 래치 회로들(1818_0∼1818_i)의 수는 롬 셀 어레이(1810)의 행들(R0∼Rj)의 수와 일치한다. 래치 회로(1818_0)는 행(R0)이 선택될 때 스위치 블록(1816)을 통해 전달되는 데이터 비트들(즉, 결함 어드레스)을 래치하고, 래치 회로(1818_i)는 행(Ri)이 선택될 때 스위치 블록(1816)을 통해 전달되는 데이터 비트들(즉, 결함 어드레스)을 래치한다. 즉, 각 행이 선택될 때마다 래치 블록(1818)에는 결함 어드레스들이 순차적으로(또는 직렬 전송 방식으로) 저장된다. 래치 회로들(1818_0∼1818_i) 각각은, 도 3에 도시된 바와 같이, 2개의 인버터들로 구성된 래치들(LAT0∼LATi)을 포함한다.

다시 도 2를 참조하면, 비교 블록(1820)은 어드레스 발생 회로(1500)로부터 열 어드레스(CA)가 입력될 때마다 입력된 어드레스가 래치 블록(1818)에 저장된 결함 어드레스들 중 어느 하나와 일치하는 지의 여부를 검출한다. 비교 블록(1820)은 검출 결과에 따라 입출력 선택 신호들(IOSLT0∼IOSLTi) 중 어느 하나를 활성화시킨다. 비교 블록(1820)은 복수의 비교 회로들(1820_0∼1820_i)을 포함하며, 비교 회로들(1820_0∼1820_i) 각각은, 도 3에 도시된 바와 같이, XNOR 게이트들, 플립플롭들, 그리고 AND 게이트로 구성된다. XNOR 게이트들은 래치 회로(1818_0)의 래치들(LAT0∼LATi)에 각각 대응한다. 각 XNOR 게이트는 대응하는 래치의 출력과 어드레스 비트들 중 하나를 입력받고, 입력된 비트들이 서로 일치하는 지의 여부를 비교한다. 비교 결과는 내부 클록 신호(ICLK)에 동기되어 동작하는 플립플립을 통해 AND 게이트의 입력으로 제공된다. AND 게이트는 입력된 값들이 모두 일치할 때만 대응하는 입출력 선택 신호(IOSLT0)를 활성화시킨다.

이상의 설명으로부터 알 수 있듯이, 파워-업시 롬 셀 어레이(1810)로부터 읽혀진 결함 어드레스들은 래치 블록(1818)에 저장된다. 메모리 장치에 전원 전압이 인가된 후 일정 시간 동안에는 부트 코드와 같은 데이터를 읽는 동작이 수행된다. 이러한 부트 로드 구간 동안, 결함 어드레스들이 직렬 전송 방식에 따라 래치 블록(1818)으로 순차적으로 로드된다. 부트 로드 구간이 경과한 후, 정상적인 읽기/프로그램 동작이 수행될 때 입력되는 어드레스는 래치 블록(1818)에 저장된 결함 어드레스들과 비교된다. 따라서, 입력/출력되는 데이터 비트들 중 결함 데이터 비트 를 리던던트 데이터 비트로 전환하는 동작이 메모리 장치의 동작 속도와 관계없이 원활하게 수행될 수 있다.

이하, 본 발명에 따른 불 휘발성 메모리 장치의 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 설명의 편의상, 본 발명의 불 휘발성 메모리 장치가 열 리던던시 구조를 채용한다고 가정하자. 하지만, 본 발명의 불 휘발성 메모리 장치가 행 리던던시 구조에도 채용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 동작 설명에 앞서, 메인 셀 어레이(1100)에 결함 셀들이 존재하는 지의 여부는 웨이퍼 레벨의 테스트 과정을 통해 판별된다. 만약 결함 셀들이 존재하면, 결함 셀들을 포함하는 열들을 선택하기 위한 어드레스들이 리던던시 선택 회로(1800)에 프로그램될 것이다. 즉, 결함 열 어드레스들은 리던던시 선택 회로(1800)의 롬 셀 어레이(1810)의 퓨즈들을 선택적으로 절단함으로써 저장된다.

불 휘발성 메모리 장치(1000)에 전원이 공급되면, 잘 알려진 방식에 따라 불 휘발성 메모리 장치(1000)에 저장된 부트 코드가 외부로 출력될 것이다. 이와 동시에, 롬 제어 블록(1812)은 롬 셀 어레이(1810)에 저장된 결함 어드레스들이 순차적으로 읽혀지도록 롬 셀 어레이(1810) 및 감지 증폭기 블록(1814)을 제어한다. 좀 더 구체적으로 설명하면, 먼저, 롬 제어 블록(1812)은 열들(C0∼Cj)이 전원 전압으로 프리챠지되도록 PMOS 트랜지스터들(1812)을 정해진 시간 동안 턴 온시킨다. 열들(C0∼Cj)이 프리챠지된 후, 롬 제어 블록(1812)은 행들(R0∼Rj)이 순차적으로 선택되도록 롬 셀 어레이(1810)를 제어한다. 롬 제어 블록(1812)은 행들(R0∼Rj)이 각각 선택될 때마다 열들(C0∼Cj)의 전압 레벨들을 감지하도록 감지 증폭기 블록 (1814)을 제어한다. 앞서 설명된 바와 같이, 각 행이 선택될 때 감지된 값들은 결함 어드레스를 나타낸다. 만약 결함 열들이 존재하지 않으면, 각 행이 선택될 때 감지된 값들은 결함 어드레스가 아니다. 그 다음에, 스위치 블록(1816)은 롬 제어 블록(1812)에 의해서 제어되며, 각 행이 선택될 때마다 감지 증폭기 블록(1814)으로부터 출력되는 데이터 비트들을 래치 블록(1818)으로 전달한다. 래치 블록(1818)은 스위치 블록(1816)을 통해 전달되는 데이터 비트들을 결함 어드레스로서 래치한다.

앞서 설명된 과정들은 파워-업시 또는 정상적인 읽기/프로그램 동작이 수행되기 이전에 행해진다.

롬 셀 어레이(1810)에 저장된 결함 어드레스들은 앞서 설명된 과정들을 통해 래치 블록(1818)으로 로드된다. 이후, 읽기/프로그램 동작이 수행될 것이다. 예를 들면, 읽기 동작이 수행되는 경우, 먼저, 페이지 버퍼 회로(1400)는 선택된 행의 메인 및 리던던트 메모리 셀들에 저장된 데이터를 읽는다. 일단 페이지 버퍼 회로(1400)에 의해서 데이터가 읽혀지면, 읽혀진 데이터는 열 선택 회로(1700), 멀티플렉서 회로(1900), 그리고 입출력 회로(2000)를 통해 정해진 단위로 순차적으로 외부로 출력될 것이다. 이때, 어드레스 발생 회로(1500)는 읽기 동작을 위한 명령과 함께 입력된 열 어드레스를 입력받고, 내부 클록 신호(ICLK)에 동기되어 순차적으로 내부 열 어드레스들을 생성한다.

리던던시 선택 회로(1800)는 내부 클록 신호(ICLK)의 매 사이클에서 어드레스 발생 회로(1500)에서 출력되는 내부 열 어드레스가 결함 열 어드레스인 지의 여 부를 판별한다. 즉, 비교 블록(1820)은 입력된 내부 열 어드레스(CA)가 파워-업시 래치 블록(1818)에 로드된 결함 어드레스들 중 어느 하나와 일치하는 지의 여부를 검출한다. 만약 일치하지 않으면, 입출력 선택 신호들(IOSLT0∼IOSLTi)은 비활성화 상태로 유지된다. 앞서 설명된 바와 같이, 입출력 선택 신호들(IOSLT0∼IOSLTi)이 비활상화 상태로 유지됨에 따라, 열 선택 회로(1700)에 의해서 선택된 메인 데이터 비트들은 멀티플렉서 회로(1900)를 통해 입출력 회로(2000)로 전달된다. 이에 반해서, 만약 입력된 내부 열 어드레스(CA)가 래치 블록(1818)에 로드된 결함 어드레스들 중 어느 하나와 일치하면, 비교 블록(1820)은 입출력 선택 신호들(IOSLT0∼IOSLTi) 중 어느 하나를 활성화시킨다. 입출력 선택 신호들(IOSLT0∼IOSLTi) 중 어느 하나가 활성화됨에 따라, 멀티플렉서 회로(1900)는 메인 데이터 비트들 중 어느 하나의 메인 데이터 비트 대신에 리던던트 데이터 비트를 선택한다. 이후, 멀티플렉서 회로(1900)는 대체된 메인 데이터 비트를 제외한 나머지 메인 데이터 비트들 및 리던던트 데이터 비트를 입출력 회로(2000)로 출력한다. 이러한 과정들은 모든 데이터 비트들이 출력될 때까지 반복되며, 그것에 대한 설명은 그러므로 생략된다.

앞서의 설명으로 알 수 있듯이, 파워-업시 롬 셀 어레이(1810)로부터 읽혀진 결함 어드레스들은 래치 블록(1818)에 저장된다. 파워-업 이후, 정상적인 읽기/프로그램 동작이 수행될 때 입력되는 어드레스는 래치 블록(1818)에 저장된 결함 어드레스들과 비교된다. 따라서, 입력/출력되는 데이터 비트들 중 결함 데이터 비트를 리던던트 데이터 비트로 전환하는 동작이 메모리 장치의 동작 속도와 관계없이 원활하게 수행될 수 있다.

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

상술한 바와 같이, 메모리 장치의 동작 속도와 관계없이 입력/출력되는 데이터 비트들 중 결함 데이터 비트를 리던던트 데이터 비트로 전환하는 동작을 원활하게 수행하는 것이 가능하다.

Claims

결함 어드레스들을 저장하며, 행들 및 열들로 배열된 복수의 롬 셀들을 갖는 롬 셀 어레이와;

파워-업시 상기 롬 셀 어레이의 행들을 순차적으로 선택하는 롬 제어기와;

상기 롬 제어기의 제어에 따라 상기 순차적으로 선택된 행들 각각의 롬 셀들로부터 데이터 비트들을 감지 증폭하는 감지 증폭기 블록과;

상기 감지 증폭기 블록에 의해서 감지된 데이터 비트들을 스위치 회로를 통해 입력받고, 상기 입력된 데이터 비트들을 결함 어드레스로서 래치하는 래치 블록과; 그리고

정상 동작시 입력된 어드레스가 상기 래치 블록에 저장된 결함 어드레스들 중 어느 하나와 일치하는 지의 여부를 검출하는 비교 블록을 포함하며, 상기 행들이 순차적으로 선택됨에 따라, 상기 롬 셀 어레이의 결함 어드레스들이 상기 감지 증폭기 블록을 통해 직접 전송 방식으로 상기 래치 블록으로 전송되는 플래시 메모리 장치의 리던던시 선택 회로.
제 1 항에 있어서,

상기 행들의 수는 상기 플래시 메모리 장치에 제공되는 리던던트 열들의 수와 일치하는 플래시 메모리 장치의 리던던시 선택 회로.
제 2 항에 있어서,

상기 열들의 수는 결함 열을 지정하기 위한 어드레스의 비트 수와 일치하는 플래시 메모리 장치의 리던던시 선택 회로.
제 1 항에 있어서,

상기 롬 셀들 각각은 퓨즈와; 그리고 대응하는 행에 연결된 게이트, 대응하는 열에 연결된 드레인, 그리고 상기 퓨즈를 통해 접지된 소오스를 갖는 트랜지스터를 포함하는 플래시 메모리 장치의 리던던시 선택 회로.
제 1 항에 있어서,

상기 롬 셀 어레이는 상기 열들 각각의 일단과 전원 전압 사이에 연결된 PMOS 트랜지스터를 더 포함하며, 상기 PMOS 트랜지스터들은 파워-업시 상기 열들을 프리챠지하도록 상기 롬 제어기에 의해서 제어되는 플래시 메모리 장치의 리던던시 선택 회로.