KR101196907B1

KR101196907B1 - 반도체 메모리 장치 및 그의 동작 방법

Info

Publication number: KR101196907B1
Application number: KR1020100105340A
Authority: KR
Inventors: 박진수
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-10-27
Filing date: 2010-10-27
Publication date: 2012-11-05
Also published as: US8477547B2; US20120106270A1; CN102456415A; TW201225095A; KR20120043999A; CN102456415B

Abstract

반도체 메모리 장치의 동작 방법은 데이터 입력시에는 데이터 입력 후 별도로 페일 컬럼의 페이지 버퍼에 저장된 데이터를 읽어낸 후 해당 리던던시 컬럼으로 옮기는 동작을 수행하고, 데이터 출력시에는 데이터 출력 전에 별도로 리던던시 페이지 버퍼에 저장된 데이터를 읽어낸 후 해당 페일 컬럼의 페이지 버퍼로 데이터를 옮기는 동작을 수행함으로써, 와이드 입출력 방식에서 서로 다른 그룹 간에 리던던시 컬럼을 공유할 수 있도록 하여 리페어 효율을 높일 수 있다.

Description

반도체 메모리 장치 및 그의 동작 방법{Semiconductor memory device and method for operating thesame}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리페어 동작을 수행하는 반도체 메모리 장치에 관한 것이다.

반도체 메모리는 제조시 결함이 있는 메모리 셀이 발견되는 경우, 불량으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 메모리 전체를 폐기하는 것은 수율면에서 비효율적이라고 할 수 있다.

현재는 메모리 내의 예비용 단위 셀을 이용하여 불량이 발생한 단위 셀을 대체함으로써 전체 메모리를 사용할 수 있게 하여 수율을 향상시키고 있다.

즉, 반도체 메모리 내에 페일 컬럼이 존재할 경우, 페일 컬럼을 리던던시 컬럼으로 대체하기 위해 컬럼 리페어를 수행할 수 있다.

한편, 입출력 속도를 높이기 위해서 내부 데이터 라인의 개수를 증가시켜 메모리 어레이를 복수 개의 그룹으로 그룹화하는 와이드 입출력(Wide IO) 방식이 사용될 수 있다. 이 경우 동일한 데이터 라인을 공유함에도 그룹 간에 리던던시 컬럼을 사용할 수 없게 되어 리페어 효율(Repair efficiency)이 저하되는 문제점이 발생된다.

본 발명의 실시예는 데이터 입력 후, 또는 데이터 출력 전에 별도의 리페어동작을 수행하도록 함으로써 와이드 입출력 방식에서 서로 다른 그룹 간에 리던던시 컬럼을 공유할 수 있도록 하여 리페어 효율을 높일 수 있다.

본 발명의 실시예에 따른 반도체 메모리 장치는,

메모리 셀들과 리던던시 셀들을 각각 포함하는 제1 및 제2 메모리 그룹들;

상기 제1 메모리 그룹과 제1 내부 데이터 라인 사이에 연결되고, 상기 메모리 셀들과 상기 리던던시 셀들의 프로그램 동작 또는 리드 동작을 위한 데이터를 저장하도록 구성된 제1 메인 페이지 버퍼들 및 제1 리던던시 페이지 버퍼들;

상기 제2 메모리 그룹과 제2 내부 데이터 라인 사이에 연결되고, 상기 메모리 셀들과 상기 리던던시 셀들의 상기 프로그램 동작 또는 상기 리드 동작을 위한 데이터를 저장하도록 구성된 제2 메인 페이지 버퍼들 및 제2 리던던시 페이지 버퍼들; 및

상기 프로그램 동작 전에 상기 제1 메인 페이지 버퍼들 및 상기 제1 리던던시 페이지 버퍼들로 데이터를 전송한 후에 페일 컬럼의 제1 메인 페이지 버퍼에 저장된 데이터를 상기 제2 리던던시 페이지 버퍼로 전달하거나, 상기 리드 동작 후 상기 제2 리던던시 페이지 버퍼에 저장된 데이터를 페일 컬럼의 제1 메인 페이지 버퍼로 전달한 후에 상기 제1 메인 페이지 버퍼들 및 상기 제1 리던던시 페이지 버퍼들에 저장된 데이터를 출력하도록 구성된 데이터 전송 회로를 포함한다.

상기 데이터 전송 회로는

상기 제1 내부 데이터 라인과 제1 데이터 라인 사이에 연결되고, 상기 페일컬럼의 제1 메인 페이지 버퍼에 저장된 데이터를 센싱하여 상기 제1 데이터 라인으로 전달하거나, 상기 제1 데이터 라인을 통해 입력된 데이터를 상기 페일 컬럼의 제1 메인 페이지 버퍼로 전달하도록 구성된 제1 데이터 입출력 회로;

상기 제2 내부 데이터 라인과 제2 데이터 라인 사이에 연결되고, 상기 제2 데이터 라인을 통해 입력된 데이터를 상기 제2 리던던시 페이지 버퍼로 전달하거나, 상기 제2 리던던시 페이지 버퍼에 저장된 데이터를 센싱하여 상기 제2 데이터 라인으로 전달하도록 구성된 제2 데이터 입출력 회로;

상기 제1 및 제2 데이터 라인과 글로벌 데이터 라인 사이에 연결되고, 상기 제1 데이터입출력 회로 또는 상기 제2 데이터 입출력 회로로부터 전달된 데이터를 상기 글로벌 데이터 라인으로 전달하거나, 상기 글로벌 데이터 라인을 통해 입력된 데이터를, 그룹 선택 신호에 따라 상기 제1 데이터 입출력 회로 또는 상기 제2 데이터 입출력 회로로 전달하도록 구성된 데이터 라인 멀티 플렉서;

상기 제1 데이터 입출력 회로로부터 입력된 데이터를 상기 제2 데이터 입출력 회로로 출력하거나 상기 제2 데이터 입출력 회로로부터 입력된 데이터를 상기 제1 데이터 입출력 회로로 출력하기 위해, 상기 데이터 라인 멀티 플렉서로부터 전달된 데이터를 저장하고, 데이터 전송 신호에 응답하여 상기 데이터 라인 멀티 플렉서에 데이터를 전달하도록 구성된 내부 데이터 전송 회로를 포함한다.

본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작 방법은,

제1 메모리 그룹과 제1 내부 데이터 라인 사이에 연결된 제1 메인 페이지 버퍼들 및 제1 리던던시 페이지 버퍼들과, 제2 메모리 그룹과 제2 내부 데이터 라인 사이에 연결된 제2 메인 페이지 버퍼들 및 제2 러던던시 페이지 버퍼들로 데이터가 입력되는 단계;

상기 제1 메모리 그룹의 페일 컬럼의 개수가 상기 제1 메모리 그룹 내의 리던던시 컬럼의 개수보다 많은 경우, 상기 페일 컬럼의 제1 메인 페이지 버퍼로 입력된 데이터를 제2 리던던시 페이지 버퍼로 전달하는 단계; 및

상기 제1 및 제2 메인 페이지 버퍼들과 상기 제1 및 제2 리던던시 페이지 버퍼들에 입력된 데이터를 제1 및 제2 메모리 그룹들의 메모리 셀들 및 리던던시 셀들에 저장하기 위한 프로그램 동작을 실시하는 단계를 포함한다.

상기 제1 메모리 그룹의 페일 컬럼의 개수가 상기 제1 메모리 그룹 내의 리던던시 컬럼의 개수보다 적은 경우,

상기 페일 컬럼의 제1 메인 페이지 버퍼로 입력될 데이터를 제1 리던던시 페이지 버퍼로 입력할 수 있다.

상기 페일 컬럼의 제1 메인 페이지 버퍼로 입력된 데이터를 제1 리던던시 페이지 버퍼로 전달할 수 있다.

상기 페일 컬럼의 제1 메인 페이지 버퍼로 입력된 데이터를 상기 제2 리던던시 페이지 버퍼로 전달하는 단계는

상기 페일 컬럼의 제1 페이지 버퍼로 입력된 데이터를 글로벌 데이터 라인으로 출력하는 단계; 및

상기 글로벌 데이터 라인으로 출력된 데이터를 상기 제2 리던던시 페이지 버퍼로 전달하는 단계를 포함할 수 있다.

본 발명의 제2 실시예에 따른 반도체 메모리 장치의 동작 방법은,

제1 메모리 그룹으로부터 독출된 데이터가 제1 메인 페이지 버퍼들 및 제1 리던던시 페이지 버퍼들에 저장되고 제2 메모리 그룹으로부터 독출된 데이터가 제2 메인 페이지 버퍼들 및 제2 리던던시 페이지 버퍼들로 저장되는 단계;

상기 제1 메모리 그룹의 페일 컬럼의 개수가 상기 제1 메모리 그룹 내의 리던던시 컬럼의 개수보다 많은 경우, 상기 페일 컬럼의 제1 메인 페이지 버퍼에 저장된 데이터를 제2 리던던시 페이지 버퍼에 저장된 데이터로 교체하는 단계; 및

상기 제1 메인 페이지 버퍼들 및 상기 제1 리던던시 페이지 버퍼들의 데이터가 제1 내부 데이터 라인을 통해 출력되고, 상기 제2 메인 페이지 버퍼들 및 상기 제2 리던던시 페이지 버퍼들의 데이터가 제2 내부 데이터 라인을 통해 출력되는 단계를 포함한다.

상기 페일 컬럼의 제1 메인 페이지 버퍼에 저장된 데이터를 제1 리던던시 페이지 버퍼에 저장된 데이터로 교체할 수 있다.

상기 페일 컬럼의 제1 메인 페이지 버퍼에 저장된 데이터를 제2 리던던시 페이지 버퍼에 저장된 데이터로 교체하는 단계는

상기 제2 리던던시 페이지 버퍼에 저장된 데이터를 글로벌 데이터 라인으로 출력하는 단계; 및

상기 글로벌 데이터 라인으로 출력된 데이터를 상기 페일 컬럼의 제1 메인 페이지 버퍼로 전달하는 단계를 포함할 수 있다.

본 발명의 실시예는 리페어 효율을 증가시키고, 데이터 입출력 속도를 개선하는 효과를 가지고 있다.

즉, 데이터 입력시에는 데이터 입력 후 별도로 페일 컬럼의 페이지 버퍼에 저장된 데이터를 읽어낸 후 해당 리던던시 컬럼으로 옮기는 동작을 수행하고, 데이터 출력시에는 데이터 출력 전에 별도로 리던던시 페이지 버퍼에 저장된 데이터를 읽어낸 후 해당 페일 컬럼의 페이지 버퍼로 데이터를 옮기는 동작을 수행함으로써, 와이드 입출력 방식에서 서로 다른 그룹 간에 리던던시 컬럼을 공유할 수 있도록 하여 리페어 효율을 높일 수 있다.

본 발명의 실시예는 리페어 동작을 수행하는 모든 반도체 메모리 분야에 적용될 수 있다.

도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하는 개략적인 블록도이다.
도 2a 및 도 2b는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하는 흐름도이다.
도 3a 및 도 3b는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 설명하는 회로도이다.
도 4a 및 도 4b는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하는 흐름도이다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.

도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하는 개략적인 블록도이고, 도 2a 및 도 2b는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하는 흐름도이다.

본 발명의 실시예에 따른 반도체 메모리 장치는 와이드 입출력(Wide IO) 구조를 갖는다. 와이드 입출력 구조란 고속 데이터 입출력 동작을 위해, 한꺼번에 많은 데이터를 입력하거나 출력할 수 있도록 내부적으로 N 배수의 데이터 라인(DL)을 설치하는 방식을 말한다.

도 1을 참조하면, 본 발명의 실시예에서는 내부적으로 4개의 데이터 라인(DL0-DL3)을 설치하여 메모리 어레이를 4개의 그룹으로 나눈다.

하나의 그룹은 8비트의 데이터를 입출력 할 수 있는 데이터 라인(DL<7:0>)과 연결되어 1바이트의 데이터를 입출력 할 수 있다. 따라서, 본 발명의 실시예에서와 같이, 메모리 어레이 및 동작 회로를 4개의 그룹으로 나누면 한 번에 4바이트의 데이터를 입출력 할 수 있어, 고속 데이터 입출력 동작이 가능하다.

제1 메모리 그룹(Memory Group0)은 제1 메인 어레이(110<0>), 제1 리던던시 어레이(120<0>), 제1 메인 페이지 버퍼(130<0>), 및 제1 리던던시 페이지 버퍼(140<0>)를 포함한다.

제2 메모리 그룹(Memory Group1)은 제2 메인 어레이(110<1>), 제2 리던던시 어레이(120<1>), 제2 메인 페이지 버퍼(130<1>), 및 제2 리던던시 페이지 버퍼(140<1>)를 포함한다.

제3 메모리 그룹(Memory Group2)은 제3 메인 어레이(110<2>), 제3 리던던시 어레이(120<2>), 제3 메인 페이지 버퍼(130<2>), 및 제3 리던던시 페이지 버퍼(140<2>)를 포함한다.

제4 메모리 그룹(Memory Group3)은 제4 메인 어레이(110<3>), 제4 리던던시 어레이(120<3>), 제4 메인 페이지 버퍼(130<3>), 및 제4 리던던시 페이지 버퍼(140<3>)를 포함한다.

이하에, 상기 구성을 갖는 반도체 메모리 장치의 데이터 입출력 방법에 대해 설명하기로 한다.

본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작 방법은 데이터 입출력 시 실시간으로 리페어(repair) 여부를 판단하여 데이터 입출력 동작을 수행한다.

도 2a를 참조하면, 우선 데이터 입력 시에는 외부로부터 입력되는 데이터를 메인 페이지 버퍼(130) 또는 리던던시 페이지 버퍼(140)에 저장한다(단계 210). 즉, 입력되는 어드레스가 페일 컬럼 어드레스가 아닌 경우에는 데이터를 메인 페이지 버퍼(130)에 저장하고, 입력되는 어드레스가 페일 컬럼 어드레스에 해당하는 경우에는 데이터를 페일 컬럼의 메인 페이지 버퍼가 아닌 리던던시 페이지 버퍼(140)에 저장한다.

그 후, 메인 페이지 버퍼(130)에 저장된 데이터를 메인 어레이(110)의 메모리 셀들에 프로그램하거나, 리던던시 페이지 버퍼(140)에 저장된 데이터를 리던던시 어레이(120)의 메모리 셀들에 프로그램한다(단계 220).

도 2b를 참조하면, 데이터 출력 시에는 메인 어레이(110)의 메모리 셀들에 프로그램된 데이터를 메인 페이지 버퍼(130)로 독출하거나, 리던던시 어레이(120)의 메모리 셀들에 프로그램된 데이터를 리던던시 페이지 버퍼(140)로 독출한다(단계 230).

그 후, 메인 페이지 버퍼(130)에 저장된 데이터 또는 리던던시 페이지 버퍼(140)에 저장된 데이터를 데이터 라인(DL)을 통해 외부로 출력한다(단계 240).

이와 같은 데이터 입출력 방법에서는 데이터 입출력 시, 실시간으로 리페어 동작을 수행한다. 즉, 페일 컬럼 어드레스가 입력되어 페일 컬럼의 메모리 셀에 프로그램 동작을 수행할 경우에는, 페일 컬럼에 대응하는 리던던시 컬럼의 메모리 셀에 프로그램 동작을 바로 수행한다. 이와 같은 대응에 관한 정보는, 메모리 장치의 테스트 시에 퓨즈(fuse)나 캠(CAM)셀 등에 이미 저장되어 있다.

한편, 이러한 방식에서는 데이터 입출력 시에 리페어 동작과 관련한 판단 시간이 소요되어 입출력 속도가 느려지고, 서로 다른 그룹 간 리페어 동작이 수행되기 어렵다.

도 1에서는 이러한 리페어가 가능한 범위를 보여준다. 즉, 와이드 IO 구조에서는 동일한 데이터 라인을 공유하는 그룹 간에도 리던던시 컬럼이 공유되지 않아서 한 그룹 내의 리던던시 컬럼이 부족하게 되면 다른 그룹의 리던던시 컬럼이 남아 있더라도 리페어 불능이 된다. 이러한 문제로 리던던시 효율이 저하되는 문제가 발생하게 된다.

이러한 그룹 간 리페어를 데이터 라인 멀티 플렉서(Data Line Mux)를 사용하여 가능하게 할 수 있다. 멀티(Multi) IO 방식은 리던던시 어레이, 리던던시 페이지 버퍼를 위한 별도의 데이터 라인을 설치하고, 리던던시 데이터 라인(Red Data line)과 메인 데이터 라인(Main data line)을 리페어 정보를 사용하여 선택할 수 있게 함으로써 리페어 효율을 증대시킬 수 있다. 이 경우 별도의 리던던시 데이터 라인을 설치해야 함으로 인하여 칩 사이즈가 증가하고, 이를 처리하기 위한 시간이 증가하여 데이터 입출력 속도를 저하시킬 수 있다. 또한 서로 다른 컬럼 어드레스를 가지는 경우는 리페어가 불가능한 문제가 있다.

이하에, 다른 그룹의 리던던시 컬럼을 사용하여 리페어가 가능한 방법에 대해 설명하기로 한다.

도 3a 및 도 3b는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 설명하는 회로도이고, 도 4a 및 도 4b는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하는 흐름도이다.

도 3a 및 도 3b를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는 제1 메모리 그룹(301), 제2 메모리 그룹(302), 제1 메인 페이지 버퍼들(310<0>~310<n-1>), 제1 리던던시 페이지 버퍼들(310<n>), 제2 메인 페이지 버퍼들(320<0>~320<n-1>), 제2 리던던시 페이지 버퍼들(320<n>), 및 데이터 전송 회로(350)를 포함한다. 또한, 전압 공급 회로(305), 컬럼 디코더(330, 340)를 더 포함할 수 있다.

전압 공급 회로(305)는 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 제1 및 제2 메모리 그룹(301, 302)의 워드라인들로 출력하며, 특히 메모리 셀들을 프로그램 또는 리드하는 경우 프로그램 또는 리드를 위한 동작 전압들(예, Vpgm, Vpass, Vread)을 제1 및 제2 메모리 그룹(301, 302)의 워드라인들로 출력한다.

본 발명의 제1 실시예와 같이, 본 발명의 제2 실시예에서도 내부에 복수 개의 데이터 라인을 추가적으로 설치함으로써 메모리 어레이가 복수 개의 메모리 그룹으로 나누어진다. 설명의 편의를 위해 이하에서는 메모리 어레이 및 동작 회로가 두 개의 그룹 즉, 제1 메모리 그룹(Group0, 301)과 제2 메모리 그룹(Group1, 302)으로 나누어진 경우를 예로 들어 설명하기로 한다.

제1 메모리 그룹(301)과 제2 메모리 그룹(302)은 메모리 셀들과 리던던시 셀들을 각각 포함한다.

제1 메인 페이지 버퍼들(310<0>~310<n-1>) 및 제1 리던던시 페이지 버퍼들(310<n>)은 제1 메모리 그룹(301)과 제1 내부 데이터 라인(IO[7:0], IOb[7:0]) 사이에 연결되고, 메모리 셀들과 리던던시 셀들의 프로그램 동작 또는 리드 동작을 위한 데이터를 저장하도록 구성된다.

제2 메인 페이지 버퍼들(320<0>~320<n-1>) 및 제2 리던던시 페이지 버퍼들(320<n>)은 제2 메모리 그룹(302)과 제2 내부 데이터 라인(IO[15:8], IOb[15:8]) 사이에 연결되고, 메모리 셀들과 리던던시 셀들의 프로그램 동작 또는 리드 동작을 위한 데이터를 저장하도록 구성된다.

제1 메인 페이지 버퍼들(310<0>~310<n-1>) 및 제1 리던던시 페이지 버퍼(310<n>)와 제1 내부 데이터 라인(즉, 데이터 라인(IO[7:0]) 및 반전 데이터 라인(IOb[7:0])) 사이에는 NMOS 트랜지스터가 접속된다.

상세하게는, 제1 메인 페이지 버퍼(310<0>)와 반전 데이터 라인(IOb[7:0]) 사이에는 제1 NMOS 트랜지스터(N11)가 접속되고, 제1 메인 페이지 버퍼(310<0>)와 데이터 라인(IO[7:0]) 사이에는 제2 NMOS 트랜지스터(N12)가 접속된다. 제1 메인 페이지 버퍼(310<n-1>)와 반전 데이터 라인(IOb[7:0]) 사이에는 제3 NMOS 트랜지스터(N13)가 접속되고, 제1 메인 페이지 버퍼(310<n-1>)와 데이터 라인(IO[7:0]) 사이에는 제4 NMOS 트랜지스터(N14)가 접속된다. 제1 리던던시 페이지 버퍼(310<n>)와 반전 데이터 라인(IOb[7:0]) 사이에는 제5 NMOS 트랜지스터(N15)가 접속되고, 제1 리던던시 페이지 버퍼(310<n>)와 데이터 라인(IO[7:0]) 사이에는 제6 NMOS 트랜지스터(N16)가 접속된다.

제2 메인 페이지 버퍼들(320<0>~320<n-1>) 및 제2 리던던시 페이지 버퍼(320<n>)와 제2 내부 데이터 라인(즉, 데이터 라인(IO[15:8]) 및 반전 데이터 라인(IOb[15:8])) 사이에도 NMOS 트랜지스터가 접속된다. 상세 구성은 제1 메인 페이지 버퍼들(310<0>~310<n-1>) 및 제1 리던던시 페이지 버퍼(310<n>)의 경우와 동일하므로 생략하기로 한다.

제1 NMOS 트랜지스터(N12) 및 제2 NMOS 트랜지스터(N13), 제3 NMOS 트랜지스터(N13) 및 제4 NMOS 트랜지스터(N14), 제5 NMOS 트랜지스터(N15) 및 제6 NMOS 트랜지스터(N16)의 게이트는 서로 연결되어 있고, 이 게이트들로는 컬럼 디코더(330)의 컬럼 선택 신호(CS0~CSn-1, RCS)가 입력된다. 따라서 선택 신호(CS0~CSn-1, RCS)가 입력되면 트랜지스터가 턴온 되어, 페이지 버퍼와 내부 데이터 라인(IO[7:0]) 및 반전 데이터 라인(IOb[7:0])와 각각 연결된다. 데이터 라인(IO[7:0]) 및 반전 데이터 라인(IOb[7:0])이 각각 존재하는 이유는 입출력되는 데이터의 레벨이 불명확한 경우, 데이터 라인(IO[7:0]) 및 반전 데이터 라인(IOb[7:0])에 상반되는 레벨의 데이터가 저장됨으로써 데이터의 레벨을 명확하게 하기 위함이다.

데이터 전송 회로(350)는 프로그램 동작 전에 페일 컬럼의 제1 메인 페이지 버퍼(310<n-1>)에 저장된 데이터를 제2 리던던시 페이지 버퍼(320<n>)로 전달하거나, 리드 동작 후 데이터가 출력되기 전에 제2 리던던시 페이지 버퍼(320<n>)에 저장된 데이터를 페일 컬럼의 제1 메인 페이지 버퍼(310<n-1>)로 전달하도록 구성된다.

데이터 전송 회로(350)는 제1 데이터 입출력 회로(352), 제2 데이터 입출력 회로(353), 데이터 라인 멀티플렉서(354), 및 내부 데이터 전송 회로(356)를 포함한다.

제1 데이터 입출력 회로(352)는 제1 내부 데이터 라인(IO[7:0], IOb[7:0])과 제1 데이터 라인(DL[7:0]) 사이에 연결되고, 페일 컬럼의 제1 메인 페이지 버퍼(310<n-1>)에 저장된 데이터를 센싱하여 제1 데이터 라인(DL[7:0])으로 전달하거나, 제1 데이터 라인(DL[7:0])을 통해 입력된 데이터를 페일 컬럼의 제1 메인 페이지 버퍼(310<n-1>)로 전달하도록 구성된다.

제2 데이터 입출력 회로(353)는 제2 내부 데이터 라인(IO[15:8], IOb[15:8])과 제2 데이터 라인(DL[15:8]) 사이에 연결되고, 제2 데이터 라인(DL[15:8])을 통해 입력된 데이터를 제2 리던던시 페이지 버퍼(320<n>)로 전달하거나, 제2 리던던시 페이지 버퍼(320<n>)에 저장된 데이터를 센싱하여 제2 데이터 라인(DL[15:8])으로 전달하도록 구성된다.

데이터 라인 멀티플렉서(354)는 제1 및 제2 데이터 라인(DL[7:0], DL[15:8])과 글로벌 데이터 라인(GDL[7:0]) 사이에 연결되고, 제1 데이터입출력 회로(352) 또는 제2 데이터 입출력 회로(353)로부터 전달된 데이터를 글로벌 데이터 라인(GDL[7:0])으로 전달하거나, 글로벌 데이터 라인(GDL[7:0])을 통해 입력된 데이터를 그룹 선택 신호에 따라 제1 데이터 입출력 회로(352) 또는 제2 데이터 입출력 회로(353)로 전달하도록 구성된다.

내부 데이터 전송 회로(356)는 제1 데이터 입출력 회로(352)로부터 입력된 데이터를 제2 데이터 입출력 회로(353)로 전달하거나 제2 데이터 입출력 회로(353)로부터 입력된 데이터를 제1 데이터 입출력 회로(352)로 전달하기 위해, 데이터 라인 멀티 플렉서(354)로부터 전달된 데이터를 저장하고, 데이터 전송 신호(DTRAN)에 응답하여 데이터 라인 멀티 플렉서(354)에 데이터를 전달하도록 구성된다.

내부 데이터 전송 회로(356)는 데이터 라인 멀티 플렉서(354)로부터 전달된 데이터를 저장하기 위해 내부에 레지스터(미도시)를 포함할 수 있다.

그룹 선택 신호 또는 데이터 전송 신호(DTRN)는 제어회로(미도시)로부터 입력될 수 있다.

본 발명의 실시예에서는 설명의 편의를 위해 컬럼 디코더를 나누어서 도시하였지만, 컬럼 디코더는 제1 메모리 그룹(301)과 제2 메모리 그룹(302)에서 공통으로 사용될 수도 있다.

이하에, 상기의 구성을 갖는 반도체 메모리 장치의 데이터 입출력 방법에 대해 설명하기로 한다.

본 발명의 제2 실시예에 따른 반도체 메모리 장치의 동작방법은 데이터 입출력은 리페어 동작 없이 수행하고, 데이터 입력 후 또는 데이터 출력 전에 리페어 동작을 별도로 수행한다.

즉, 데이터를 제1 메인 페이지 버퍼에 입력한 후 메모리 셀들에 데이터를 프로그램하기 전에 페일 컬럼의 제1 메인 페이지 버퍼에 저장된 데이터를 출력한 후 제2 리던던시 페이지 버퍼로 옮기는 동작을 수행한다. 또한, 메모리 셀들에 프로그램된 데이터를 페이지 버퍼로 독출한 후 출력하기 전에는 제2 리던던시 페이지 버퍼에 저장된 데이터를 페일 컬럼의 제1 메인 페이지 버퍼로 옮기는 별도의 리페어 동작을 수행한다.

이에 대해 좀 더 상세히 설명하기로 한다.

도 3a 및 도 4a를 참조하면, 내부 데이터 라인의 개수를 증가시켜 메모리 블록을 하나의 데이터 라인을 공유하는 복수 개의 그룹으로 그룹화하여 데이터를 입출력하는 와이드 입출력 방식에서 데이터 입력 시에는,

우선 제1 메모리 그룹(301)과 제1 내부 데이터 라인(IO[7:0], IOb[7:0]) 사이에 연결된 제1 메인 페이지 버퍼들(310<0>~310<n-1>) 및 제1 리던던시 페이지 버퍼들(310<n>)과, 제2 메모리 그룹(302)과 제2 내부 데이터 라인(IO[15:8], IOb[15:8]) 사이에 연결된 제2 메인 페이지 버퍼들(320<0>~320<n-1>) 및 제2 러던던시 페이지 버퍼들(320<n>)로 데이터가 입력된다(①, 단계 410).

그 후, 페일 컬럼의 제1 메인 페이지 버퍼(310<n-1>)로 입력된 데이터를 제2 리던던시 페이지 버퍼(320<n>)로 전달한다(단계 420).

반도체 메모리 장치의 테스트시에는 페일 컬럼의 어드레스와 개수, 리던던시컬럼의 개수 등을 알 수 있기 때문에, 반도체 메모리 장치는 테스트 시에 앞에서 설명한 퓨즈나 캠셀에 페일 컬럼의 어드레스와 개수, 리던던시컬럼의 개수, 페일 컬럼에 대응하는 리던던시 컬럼의 어드레스 등의 정보를 미리 저장해 놓을 수 있다.

이러한 정보를 통해 제1 메모리 그룹(301)의 페일 컬럼의 개수가 제1 메모리 그룹(301) 내의 리던던시 컬럼의 개수보다 더 많은 경우에는 동일 그룹 내에서 리페어 동작을 수행할 수 없기 때문에 상기한 바와 같이 다른 그룹의 리던던시 컬럼을 이용하여 리페어 동작을 수행한다.

상세하게는, 제1 메모리 그룹(301)의 페일 컬럼의 제1 메인 페이지 버퍼(310<n-1>)에 저장된 데이터를 컬럼 디코더(330)의 컬럼 선택 신호(CSn-1)에 따라 제1 데이터 입출력 회로(352), 제1 데이터 라인(DL[7:0])을 거쳐 글로벌 데이터 라인(GDL[7:0])까지 출력한 후(②), 출력된 데이터를 다시 제2 데이터 라인(DL[15:8]), 제2 데이터 입출력 회로(353)를 거쳐 컬럼 디코더(340)의 선택 신호(RCS)에 따라 제2 메모리 그룹(302)의 제2 리던던시 페이지 버퍼(320<n>)로 전달한다(③).

그 다음, 제1 및 제2 메인 페이지 버퍼들(310<0>~310<n-1>, 320<0>~320<n-1>)과 제1 및 제2 리던던시 페이지 버퍼들(310<n>, 320<n>)에 입력된 데이터를 제1 및 제2 메모리 그룹들(301, 302)의 메모리 셀들 및 리던던시 셀들에 저장하기 위한 프로그램 동작을 실시한다(④, 단계 430).

제1 메모리 그룹(301)의 페일 컬럼의 개수가 제1 메모리 그룹(301) 내의 리던던시 컬럼의 개수보다 적은 경우에는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작 방법에서와 같이, 페일 컬럼의 제1 메인 페이지 버퍼(310<n-1>)로 데이터를 입력하지 않고, 입력될 데이터를 제1 리던던시 페이지 버퍼(310<n>)로 바로 입력할 수 있다.

또는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 동작 방법에서와 같이, 페일 컬럼의 제1 메인 페이지 버퍼(310<n-1>)로 데이터를 입력한 후, 입력된 데이터를 제1 리던던시 페이지 버퍼(310<n>)로 전달할 수 있다.

도 3b 및 도 4b를 참조하면, 데이터 출력 시에는 우선, 제1 메모리 그룹(301)으로부터 독출된 데이터가 제1 메인 페이지 버퍼들(310<0>~310<n-1>) 및 제1 리던던시 페이지 버퍼들(310<n>)에 저장되고 제2 메모리 그룹(302)으로부터 독출된 데이터가 제2 메인 페이지 버퍼들(320<0>~320<n-1>) 및 제2 리던던시 페이지 버퍼들(320<n>)로 저장된다(①, 단계 440).

그 후, 페일 컬럼의 제1 메인 페이지 버퍼(310<n-1>)에 저장된 데이터를 제2 리던던시 페이지 버퍼(320<n>)에 저장된 데이터로 교체한다(단계 450).

여기에서는, 프로그램 동작이 실시된 후의 리드 동작을 설명하는 것이 아니라, 독립적인 리드 동작만을 고려하여 설명한 것이다. 본 발명의 제2 실시예에 따른 프로그램 동작이 실시된 후의 리드 동작의 경우에는 페일 컬럼의 제1 메인 페이지 버퍼(310<n-1>)에는 저장된 데이터가 없을 것이므로, 제2 리던던시 페이지 버퍼(320<n>)에 저장된 데이터를 페일 컬럼의 제1 메인 페이지 버퍼(310<n-1>)로 전달하면 된다.

상세하게는, 제2 메모리 그룹(302)의 제2 리던던시 페이지 버퍼(320<n>)에 저장된 데이터를 컬럼 디코더(340)의 컬럼 선택 신호(RCS)에 따라 제2 데이터 입출력 회로(353), 제2 데이터 라인(DL[15:8])을 거쳐 글로벌 데이터 라인(GDL[7:0])까지 출력한 후(②), 출력된 데이터를 다시 제1 데이터 라인(DL[7:0]), 제1 데이터 입출력 회로(352)를 거쳐 컬럼 디코더(330)의 선택 신호(CSn-1)에 따라 제1 메모리 그룹(301)의 페일 컬럼의 제1 메인 페이지 버퍼(310<n-1>)로 전달한다(③).

그 다음 제1 메인 페이지 버퍼들(310<0>~310<n-1>) 및 제1 리던던시 페이지 버퍼들(310<n>)의 데이터가 제1 내부 데이터 라인(IO[7:0], IOb[7:0])을 통해 출력되고, 제2 메인 페이지 버퍼들(320<0>~320<n-1>) 및 제2 리던던시 페이지 버퍼들(320<n>)의 데이터가 제2 내부 데이터 라인(IO[15:8], IOb[15:8])을 통해 출력된다(④, 단계 460).

제1 메모리 그룹(301)의 페일 컬럼의 개수가 제1 메모리 그룹(301) 내의 리던던시 컬럼의 개수보다 적은 경우에는 페일 컬럼의 제1 메인 페이지 버퍼(310<n-1>)에 저장된 데이터를 제1 리던던시 페이지 버퍼(310<n>)에 저장된 데이터로 교체할 수 있다.

이와 같은 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 동작방법에 의하면, 입출력 시 리페어 동작이 불필요하게 되어 입출력 속도가 향상되고, 서로 다른 그룹 간에 리페어 동작이 가능하게 된다.

다만, 별도의 리페어 동작으로 인해 프로그램 동작 시간(Program time) 및 리드 동작 시간(Read time)이 증가할 수 있다.

예를 들어, 리던던시 컬럼의 개수가 100ea인 경우 데이터 출력 및 입력 시간이 각각 100ns라고 하면,

데이터 전송 시간(Transfer time) = 100 x (100ns + 100ns) = 20us

즉, 20us의 추가 시간이 발생하게 된다. 하지만, 대부분의 메모리의 프로그램동작 수행 시간 및 리드 동작 수행 시간은 각각 수백 us 또는 수십 us이기 때문에 이러한 시간 소요는 큰 문제가 되지 않는다.

본 발명의 다른 실시예로서, 이러한 시간을 더 줄이기 위해서 다음과 같은 방법을 수행하는 것이 가능하다.

같은 그룹 내의 리페어 동작은 본 발명의 제1 실시예에 따른 데이터 입출력방법을 사용하고, 서로 다른 그룹 간의 리페어 동작은 본 발명의 제2 실시예에 따른 데이터 입출력 방법을 사용하면 별도의 리페어 동작에 의한 데이터 전송 시간을 더욱 감소시킬 수 있다.

이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

110: 메인 어레이
120: 리던던시 어레이
130: 메인 페이지 버퍼
140: 리던던시 페이지 버퍼
301: 제1 메모리 그룹
302: 제2 메모리 그룹
305: 전압 공급 회로
310<0>~310<n-1>: 제1 메인 페이지 버퍼
310<n>: 제1 리던던시 페이지 버퍼
320<0>~320<n-1>: 제2 메인 페이지 버퍼
320<n>: 제2 리던던시 페이지 버퍼
330, 340: 컬럼 디코더
350: 데이터 전송 회로
352: 제1 데이터 입출력 회로
353: 제2 데이터 입출력 회로
354: 데이터 라인 멀티플렉서
356: 내부 데이터 전송 회로

Claims

메모리 셀들과 리던던시 셀들을 각각 포함하는 제1 및 제2 메모리 그룹들;
상기 제1 메모리 그룹과 제1 내부 데이터 라인 사이에 연결되고, 상기 메모리 셀들과 상기 리던던시 셀들의 프로그램 동작 또는 리드 동작을 위한 데이터를 저장하도록 구성된 제1 메인 페이지 버퍼들 및 제1 리던던시 페이지 버퍼들;
상기 제2 메모리 그룹과 제2 내부 데이터 라인 사이에 연결되고, 상기 메모리 셀들과 상기 리던던시 셀들의 상기 프로그램 동작 또는 상기 리드 동작을 위한 데이터를 저장하도록 구성된 제2 메인 페이지 버퍼들 및 제2 리던던시 페이지 버퍼들; 및
상기 프로그램 동작 전에 상기 제1 메인 페이지 버퍼들 및 상기 제1 리던던시 페이지 버퍼들로 데이터를 전송한 후에 페일 컬럼의 제1 메인 페이지 버퍼에 저장된 데이터를 상기 제2 리던던시 페이지 버퍼로 전달하거나, 상기 리드 동작 후 상기 제2 리던던시 페이지 버퍼에 저장된 데이터를 페일 컬럼의 제1 메인 페이지 버퍼로 전달한 후에 상기 제1 메인 페이지 버퍼들 및 상기 제1 리던던시 페이지 버퍼들에 저장된 데이터를 출력하도록 구성된 데이터 전송 회로를 포함하는 반도체 메모리 장치.
제1항에 있어서, 상기 데이터 전송 회로는
상기 제1 내부 데이터 라인과 제1 데이터 라인 사이에 연결되고, 상기 페일컬럼의 제1 메인 페이지 버퍼에 저장된 데이터를 센싱하여 상기 제1 데이터 라인으로 전달하거나, 상기 제1 데이터 라인을 통해 입력된 데이터를 상기 페일 컬럼의 제1 메인 페이지 버퍼로 전달하도록 구성된 제1 데이터 입출력 회로;
상기 제2 내부 데이터 라인과 제2 데이터 라인 사이에 연결되고, 상기 제2 데이터 라인을 통해 입력된 데이터를 상기 제2 리던던시 페이지 버퍼로 전달하거나, 상기 제2 리던던시 페이지 버퍼에 저장된 데이터를 센싱하여 상기 제2 데이터 라인으로 전달하도록 구성된 제2 데이터 입출력 회로;
상기 제1 및 제2 데이터 라인과 글로벌 데이터 라인 사이에 연결되고, 상기 제1 데이터입출력 회로 또는 상기 제2 데이터 입출력 회로로부터 전달된 데이터를 상기 글로벌 데이터 라인으로 전달하거나, 상기 글로벌 데이터 라인을 통해 입력된 데이터를, 그룹 선택 신호에 따라 상기 제1 데이터 입출력 회로 또는 상기 제2 데이터 입출력 회로로 전달하도록 구성된 데이터 라인 멀티 플렉서; 및
상기 제1 데이터 입출력 회로로부터 입력된 데이터를 상기 제2 데이터 입출력 회로로 출력하거나 상기 제2 데이터 입출력 회로로부터 입력된 데이터를 상기 제1 데이터 입출력 회로로 출력하기 위해, 상기 데이터 라인 멀티 플렉서로부터 전달된 데이터를 저장하고, 데이터 전송 신호에 응답하여 상기 데이터 라인 멀티 플렉서에 데이터를 전달하도록 구성된 내부 데이터 전송 회로를 포함하는 반도체 메모리 장치.
제1 메모리 그룹과 제1 내부 데이터 라인 사이에 연결된 제1 메인 페이지 버퍼들 및 제1 리던던시 페이지 버퍼들과, 제2 메모리 그룹과 제2 내부 데이터 라인 사이에 연결된 제2 메인 페이지 버퍼들 및 제2 러던던시 페이지 버퍼들로 데이터가 입력되는 단계;
상기 제1 메모리 그룹의 페일 컬럼의 개수가 상기 제1 메모리 그룹 내의 리던던시 컬럼의 개수보다 많은 경우, 상기 페일 컬럼의 제1 메인 페이지 버퍼로 입력된 데이터를 제2 리던던시 페이지 버퍼로 전달하는 단계; 및
상기 제1 및 제2 메인 페이지 버퍼들과 상기 제1 및 제2 리던던시 페이지 버퍼들에 입력된 데이터를 제1 및 제2 메모리 그룹들의 메모리 셀들 및 리던던시 셀들에 저장하기 위한 프로그램 동작을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제3항에 있어서, 상기 제1 메모리 그룹의 페일 컬럼의 개수가 상기 제1 메모리 그룹 내의 리던던시 컬럼의 개수보다 적은 경우,
상기 페일 컬럼의 제1 메인 페이지 버퍼로 입력될 데이터를 제1 리던던시 페이지 버퍼로 입력하는 반도체 메모리 장치의 동작 방법.
제3항에 있어서, 상기 제1 메모리 그룹의 페일 컬럼의 개수가 상기 제1 메모리 그룹 내의 리던던시 컬럼의 개수보다 적은 경우,
상기 페일 컬럼의 제1 메인 페이지 버퍼로 입력된 데이터를 제1 리던던시 페이지 버퍼로 전달하는 반도체 메모리 장치의 동작 방법.
제3항에 있어서, 상기 페일 컬럼의 제1 메인 페이지 버퍼로 입력된 데이터를 상기 제2 리던던시 페이지 버퍼로 전달하는 단계는
상기 페일 컬럼의 제1 페이지 버퍼로 입력된 데이터를 글로벌 데이터 라인으로 출력하는 단계; 및
상기 글로벌 데이터 라인으로 출력된 데이터를 상기 제2 리던던시 페이지 버퍼로 전달하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제1 메모리 그룹으로부터 독출된 데이터가 제1 메인 페이지 버퍼들 및 제1 리던던시 페이지 버퍼들에 저장되고 제2 메모리 그룹으로부터 독출된 데이터가 제2 메인 페이지 버퍼들 및 제2 리던던시 페이지 버퍼들로 저장되는 단계;
상기 제1 메모리 그룹의 페일 컬럼의 개수가 상기 제1 메모리 그룹 내의 리던던시 컬럼의 개수보다 많은 경우, 상기 페일 컬럼의 제1 메인 페이지 버퍼에 저장된 데이터를 제2 리던던시 페이지 버퍼에 저장된 데이터로 교체하는 단계; 및
상기 제1 메인 페이지 버퍼들 및 상기 제1 리던던시 페이지 버퍼들의 데이터가 제1 내부 데이터 라인을 통해 출력되고, 상기 제2 메인 페이지 버퍼들 및 상기 제2 리던던시 페이지 버퍼들의 데이터가 제2 내부 데이터 라인을 통해 출력되는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제7항에 있어서, 상기 제1 메모리 그룹의 페일 컬럼의 개수가 상기 제1 메모리 그룹 내의 리던던시 컬럼의 개수보다 적은 경우,
상기 페일 컬럼의 제1 메인 페이지 버퍼에 저장된 데이터를 제1 리던던시 페이지 버퍼에 저장된 데이터로 교체하는 반도체 메모리 장치의 동작 방법.
제7항에 있어서, 상기 페일 컬럼의 제1 메인 페이지 버퍼에 저장된 데이터를 제2 리던던시 페이지 버퍼에 저장된 데이터로 교체하는 단계는
상기 제2 리던던시 페이지 버퍼에 저장된 데이터를 글로벌 데이터 라인으로 출력하는 단계; 및
상기 글로벌 데이터 라인으로 출력된 데이터를 상기 페일 컬럼의 제1 메인 페이지 버퍼로 전달하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.