KR102016543B1 - 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법 - Google Patents
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Abstract
반도체 장치는 다수의 데이터 전달 라인; 다수의 메모리 셀을 포함하는 다수의 컬럼; 다수의 리던던시 메모리 셀을 포함하고, 상기 다수의 컬럼 중 하나 이상의 컬럼을 대체하기 위한 하나 이상의 리던던시 컬럼; 상기 다수의 컬럼 중 대체되는 하나 이상의 컬럼의 컬럼 어드레스를 저장하고, 상기 저장된 컬럼 어드레스에 응답하여 다수의 리페어 선택정보를 생성하는 리페어 선택정보 생성부; 및 상기 다수의 데이터 전달라인 중 자신에게 대응하는 데이터 전달라인, 상기 다수의 컬럼 중 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼에 연결되고, 상기 다수의 리페어 선택정보 중 자신에게 대응하는 리페어 선택정보에 응답하여 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼 중 선택된 컬럼을 자신에게 대응하는 데이터 전달라인과 전기적으로 연결하는 다수의 리페어 선택부를 포함한다.
Description
본 발명은 리페어 동작의 효율성을 개선한 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장하는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예는 리페어 동작 속도 및 리페어 동작의 효율성인 높인 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법을 제공한다.
또한 본 발명의 실시예는 컬럼 어드레스를 입력받지 않고 리드 데이터의 에러를 정정하는 동작을 수행할 수 있는 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법을 제공한다.
본 발명의 일실시예에 따른 반도체 장치는 다수의 데이터 전달 라인; 다수의 메모리 셀을 포함하는 다수의 컬럼; 다수의 리던던시 메모리 셀을 포함하고, 상기 다수의 컬럼 중 하나 이상의 컬럼을 대체하기 위한 하나 이상의 리던던시 컬럼; 상기 다수의 컬럼 중 대체되는 하나 이상의 컬럼의 컬럼 어드레스를 저장하고, 상기 저장된 컬럼 어드레스에 응답하여 다수의 리페어 선택정보를 생성하는 리페어 선택정보 생성부; 및 상기 다수의 데이터 전달라인 중 자신에게 대응하는 데이터 전달라인, 상기 다수의 컬럼 중 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼에 연결되고, 상기 다수의 리페어 선택정보 중 자신에게 대응하는 리페어 선택정보에 응답하여 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼 중 선택된 컬럼을 자신에게 대응하는 데이터 전달라인과 전기적으로 연결하는 다수의 리페어 선택부를 포함할 수 있다.
본 발명의 일실시예에 따른 반도체 장치는 다수의 데이터 전달 라인; 다수의 메모리 셀을 포함하는 다수의 컬럼; 다수의 리던던시 메모리 셀을 포함하고, 상기 다수의 컬럼 중 하나 이상의 컬럼을 대체하기 위한 하나 이상의 리던던시 컬럼; 상기 다수의 컬럼 중 대체되는 하나 이상의 컬럼의 컬럼 어드레스를 저장하고, 상기 저장된 컬럼 어드레스에 응답하여 다수의 리페어 선택정보를 생성하는 리페어 선택정보 생성부; 상기 다수의 데이터 전달라인 중 자신에게 대응하는 데이터 전달라인, 상기 다수의 컬럼 중 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼에 연결되고, 상기 다수의 리페어 선택정보 중 자신에게 대응하는 리페어 선택정보에 응답하여 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼 중 선택된 컬럼을 자신에게 대응하는 데이터 전달라인과 전기적으로 연결하는 다수의 리페어 선택부; 및 상기 다수의 데이터 전달라인 일부 또는 전부의 데이터의 에러를 정정하는 에러 정정부를 포함할 수 있다.
본 발명의 일실시예에 따른 반도체 장치의 동작 방법은 상기 다수의 컬럼 중 대체되는 하나 이상의 컬럼의 어드레스에 응답하여 상기 다수의 데이터 전달라인 각각을 상기 다수의 컬럼 및 상기 하나 이상의 리던던시 컬럼 중 선택된 컬럼과 전기적으로 연결하는 단계; 및 상기 다수의 컬럼 및 상기 하나 이상의 리던던시 컬럼 중 상기 다수의 데이터 전달라인과 전기적으로 연결된 컬럼에 포함된 메모리 셀에 데이터를 액세스하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따른 마이크로프로세서는 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함할 수 있고, 상기 기억부는 다수의 데이터 전달 라인; 다수의 메모리 셀을 포함하는 다수의 컬럼; 다수의 리던던시 메모리 셀을 포함하고, 상기 다수의 컬럼 중 하나 이상의 컬럼을 대체하기 위한 하나 이상의 리던던시 컬럼; 상기 다수의 컬럼 중 대체되는 하나 이상의 컬럼의 컬럼 어드레스를 저장하고, 상기 저장된 컬럼 어드레스에 응답하여 다수의 리페어 선택정보를 생성하는 리페어 선택정보 생성부; 및 상기 다수의 데이터 전달라인 중 자신에게 대응하는 데이터 전달라인, 상기 다수의 컬럼 중 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼에 연결되고, 상기 다수의 리페어 선택정보 중 자신에게 대응하는 리페어 선택정보에 응답하여 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼 중 선택된 컬럼을 자신에게 대응하는 데이터 전달라인과 전기적으로 연결하는 다수의 리페어 선택부를 포함할 수 있다.
본 발명의 일실시예에 따른 프로세서는 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함할 수 있고, 상기 캐시 메모리부는 다수의 데이터 전달 라인; 다수의 메모리 셀을 포함하는 다수의 컬럼; 다수의 리던던시 메모리 셀을 포함하고, 상기 다수의 컬럼 중 하나 이상의 컬럼을 대체하기 위한 하나 이상의 리던던시 컬럼; 상기 다수의 컬럼 중 대체되는 하나 이상의 컬럼의 컬럼 어드레스를 저장하고, 상기 저장된 컬럼 어드레스에 응답하여 다수의 리페어 선택정보를 생성하는 리페어 선택정보 생성부; 및 상기 다수의 데이터 전달라인 중 자신에게 대응하는 데이터 전달라인, 상기 다수의 컬럼 중 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼에 연결되고, 상기 다수의 리페어 선택정보 중 자신에게 대응하는 리페어 선택정보에 응답하여 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼 중 선택된 컬럼을 자신에게 대응하는 데이터 전달라인과 전기적으로 연결하는 다수의 리페어 선택부를 포함할 수 있다.
본 발명의 일실시예에 따른 시스템은 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함할 수 있고, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상은 다수의 데이터 전달 라인; 다수의 메모리 셀을 포함하는 다수의 컬럼; 다수의 리던던시 메모리 셀을 포함하고, 상기 다수의 컬럼 중 하나 이상의 컬럼을 대체하기 위한 하나 이상의 리던던시 컬럼; 상기 다수의 컬럼 중 대체되는 하나 이상의 컬럼의 컬럼 어드레스를 저장하고, 상기 저장된 컬럼 어드레스에 응답하여 다수의 리페어 선택정보를 생성하는 리페어 선택정보 생성부; 및 상기 다수의 데이터 전달라인 중 자신에게 대응하는 데이터 전달라인, 상기 다수의 컬럼 중 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼에 연결되고, 상기 다수의 리페어 선택정보 중 자신에게 대응하는 리페어 선택정보에 응답하여 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼 중 선택된 컬럼을 자신에게 대응하는 데이터 전달라인과 전기적으로 연결하는 다수의 리페어 선택부를 포함할 수 있다.
본 발명의 일실시예에 따른 데이터 저장 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함할 수 있고, 상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은 다수의 데이터 전달 라인; 다수의 메모리 셀을 포함하는 다수의 컬럼; 다수의 리던던시 메모리 셀을 포함하고, 상기 다수의 컬럼 중 하나 이상의 컬럼을 대체하기 위한 하나 이상의 리던던시 컬럼; 상기 다수의 컬럼 중 대체되는 하나 이상의 컬럼의 컬럼 어드레스를 저장하고, 상기 저장된 컬럼 어드레스에 응답하여 다수의 리페어 선택정보를 생성하는 리페어 선택정보 생성부; 및 상기 다수의 데이터 전달라인 중 자신에게 대응하는 데이터 전달라인, 상기 다수의 컬럼 중 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼에 연결되고, 상기 다수의 리페어 선택정보 중 자신에게 대응하는 리페어 선택정보에 응답하여 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼 중 선택된 컬럼을 자신에게 대응하는 데이터 전달라인과 전기적으로 연결하는 다수의 리페어 선택부를 포함할 수 있다.
본 발명의 일실시예에 따른 메모리 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 저장 장치, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함할 수 있고, 상기 메모리 및 상기 버퍼 메모리 중 하나 이상은 다수의 데이터 전달 라인; 다수의 메모리 셀을 포함하는 다수의 컬럼; 다수의 리던던시 메모리 셀을 포함하고, 상기 다수의 컬럼 중 하나 이상의 컬럼을 대체하기 위한 하나 이상의 리던던시 컬럼; 상기 다수의 컬럼 중 대체되는 하나 이상의 컬럼의 컬럼 어드레스를 저장하고, 상기 저장된 컬럼 어드레스에 응답하여 다수의 리페어 선택정보를 생성하는 리페어 선택정보 생성부; 및 상기 다수의 데이터 전달라인 중 자신에게 대응하는 데이터 전달라인, 상기 다수의 컬럼 중 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼에 연결되고, 상기 다수의 리페어 선택정보 중 자신에게 대응하는 리페어 선택정보에 응답하여 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼 중 선택된 컬럼을 자신에게 대응하는 데이터 전달라인과 전기적으로 연결하는 다수의 리페어 선택부를 포함할 수 있다.
본 기술은 입력된 어드레스와 페일 어드레스의 비교 없이 리페어 동작을 수행하므로 리페어 동작의 속도 및 리페어 동작의 효율성을 높일 수 있다.
또한 본 기술은 컬럼 어드레스가 입력되지 않아도 리드 데이터의 에러를 정정하는 동작을 수행할 수 있다.
도 1은 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나인 자기 터널 접합 소자(Magnetic Tunnel Junction; MTJ)의 일 실시예,
도 2A 및 2B는 가변 저항 소자(R)에 대한 데이터를 저장하는 원리를 설명하기 위한 도면,
도 3은 반도체 장치의 구성도,
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 구성도,
도 5는 본 발명의 다른 일 실시예에 따른 반도체 장치의 구성도
도 6은 본 발명의 다른 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 순서도,
도 7은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도,
도 8은 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도,
도 9는 본 발명의 일 실시예에 따른 시스템(1200)의 구성도,
도 10은 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도,
도 11는 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도.
도 2A 및 2B는 가변 저항 소자(R)에 대한 데이터를 저장하는 원리를 설명하기 위한 도면,
도 3은 반도체 장치의 구성도,
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 구성도,
도 5는 본 발명의 다른 일 실시예에 따른 반도체 장치의 구성도
도 6은 본 발명의 다른 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 순서도,
도 7은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도,
도 8은 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도,
도 9는 본 발명의 일 실시예에 따른 시스템(1200)의 구성도,
도 10은 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도,
도 11는 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명에 따른 반도체 장치는 가변 저항 소자를 포함할 수 있다. 이하에서 가변 저항 소자는 가변 저항 특성을 나타내며 단일막 또는 다중막을 포함할 수 있다. 예컨대, 가변 저항 소자는 RRAM, PRAM, MRAM, FRAM 등에 이용되는 물질, 예컨대, 칼코게나이드(chalcogenide)계 화합물, 전이금속 화합물, 강유전체, 강자성체 등을 포함할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 가변 저항 소자는 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성이 있기만 하면 된다.
보다 자세히 살펴보면 가변 저항 소자는 가변 저항 소자는 금속 산화물을 포함할 수 있다. 금속 산화물은 예컨대, 니켈(Ni)산화물, 티타늄(Ti)산화물, 하프늄(Hf)산화물, 지르코늄(Zr)산화물, 텅스텐(W)산화물, 코발트(Co)산화물 등과 같은 전이 금속의 산화물, STO(SrTiO), PCMO(PrCaMnO) 등과 같은 페로브스카이트계 물질 등일 수 있다. 이러한 가변 저항 소자는 공공(vacancy)의 거동에 의한 전류 필라멘트의 생성/소멸로 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한 가변 저항 소자는 상변화 물질을 포함할 수 있다. 상변화 물질은 예컨대, GST(Ge-Sb-Te) 등과 같은 칼코게나이드계 물질 등일 수 있다. 이러한 가변 저항 소자는 열에 의해 결정 상태와 비정질 상태 중 어느 하나로 안정됨으로써 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.
또한 가변 저항 소자는 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물을 포함할 수 있다. 자성층은 NiFeCo, CoFe 등의 물질로 형성될 수 있고, 터널 베리어층은, Al2O3 등의 물질로 형성될 수 있다. 이러한 가변 저항 소자는 자성층의 자화 방향에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다. 예컨대, 가변 저항 소자는 두 개의 자성층의 자화 방향이 평행한 경우 저저항 상태일 수 있고, 두 개의 자성층의 자화 방향이 반평행한 경우 고저항 상태일 수 있다.
도 1은 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나인 자기 터널 접합 소자(Magnetic Tunnel Junction; MTJ)의 일 실시예이다.
도시된 바와 같이, 자기 터널 접합 소자(100)는 상부전극으로서의 제 1 전극층과 하부전극으로서의 제2전극층, 한 쌍의 자성층인 제1자성층과 제2자성층 및 한 쌍의 자성층 사이에 형성되는 터널 베리어층을 포함한다.
여기에서, 제1자성층은 자기 터널 접합 소자(100)에 인가되는 전류의 방향에 따라 자화 방향이 가변되는 자유 자성층(Free ferromagnetic layer)이고, 제2자성층은 자화 방향이 고정되는 고정 자성층(Pinned ferromagnetic layer)이 될 수 있다.
이러한 자기 터널 접합 소자(100)는 전류의 방향에 따라 그 저항값이 변화되어 데이터 "0" 또는 "1"을 기록한다.
도 2A 및 2B는 가변 저항 소자(R)에 대한 데이터를 저장하는 원리를 설명하기 위한 도면이다. 여기서 가변 저항 소자(R)는 도 1의 설명에서 상술한 자기 터널 접합 소자(100)일 수 있다.
먼저, 도 2A는 가변 저항 소자(R)에 논리값이 '로우'인 데이터를 기록하는 원리를 설명하기 위한 도면이다. 데이터를 저장하고자 하는 가변 저항 소자(R)를 선택하기 위해 가변 저항 소자(R)에 연결된 워드라인(WL)이 활성화되어 선택 트랜지스터(ST)가 턴온된다. 그리고, 일단(A)으로부터 타단(B) 방향 즉, 도 1에서 자기 터널 접합 소자(100)의 상부전극인 제1전극층으로부터 하부전극인 제2전극층으로 전류가 흐르게 되면(화살표 방향), 자유 자성층인 제1자성층의 방향과 고정 자성층인 제2자성층의 자화 방향이 평행(Parallel)하게 되면서, 가변 저항 소자(R)가 저저항 상태가 되며, 가변 저항 소자(R)가 저저항 상태일 때 가변 저항 소자(R)에 '로우' 데이터가 저장된 것으로 정의된다.
한편, 도 2B는 가변 저항 소자(R)에 논리값이 '하이'인 데이터를 기록하는 원리를 설명하기 위한 도면이다. 마찬가지로, 가변 저항 소자(R)에 연결된 워드라인(WL)이 활성화되어 선택 트랜지스터(ST)가 턴온된다. 그리고, 타단(B)으로부터 일단(A) 방향 즉, 제2전극층으로부터 제1전극층으로 전류가 흐르게 되면(화살표 방향), 도 1에서 자기 터널 접합 소자(100)에서 제1자성층의 방향과 제2자성층의 자화 방향이 서로 반평행(anti-parallel) 상태가 되면서 가변 저항 소자(R)가 고저항 상태를 갖게 되고, 가변 저항 소자(R)가 고저항 상태일 때 가변 저항 소자(R)에 '하이' 데이터가 저장된 것으로 정의된다.
도 3은 반도체 장치의 구성도이다.
도 3에 도시된 바와 같이 반도체 장치는 셀 어레이(310), 로우 제어부(320), 페일 어드레스 저장부(330), 컬럼 제어부(340) 및 데이터 버스(DATA_BUS)를 포함한다.
셀 어레이(310)는 어레이 형태로 배치된 다수의 메모리 셀(도 3에 미도시 됨)을 포함한다. 다수의 메모리 셀은 각각 다수의 워드라인(WL) 및 다수의 비트라인(BL, RBL) 중 자신에게 대응하는 워드라인 및 비트라인과 연결된다. 리던던시 비트라인(RBL)은 불량이 발생한 비트라인(BL)을 대체하기 위한 비트라인이다.
로우 제어부(320)는 반도체 장치에 액티브(active)나 프리차지(precharge)와 같은 로우 동작을 위한 명령이 입력되면 내부적으로 생성되는 내부 커맨드(ICMD) 및 로우 어드레스(RADD)에 응답하여 다수의 워드라인(WL) 중 로우 어드레스(RADD)에 대응하는 워드라인을 활성화한다. 활성화된 워드라인(WL)에 연결된 메모리 셀들의 데이터는 각 비트라인에 대응하는 센스 앰프(도 3에 미도시 됨)에 의해 증폭된다.
페일 어드레스 저장부(330)는 반도체 장치의 테스트 결과 다수의 워드라인(WL) 및 다수의 비트라인(BL) 중 불량이 발생하여 사용할 수 없는 워드라인(WL) 및 비트라인(BL)의 어드레스(이하 페일 어드레스(FADD)라 함)를 저장할 수 있다. 이하에서는 페일 어드레스 저장부(330)가 불량이 발생한 비트라인(BL)의 페일 어드레스(FADD)를 저장하고, 출력하는 경우에 대해 설명한다.
컬럼 제어부(340)는 반도체 장치에 라이트(write)나 리드(read)와 같은 컬럼 동작을 위한 명령이 입력되면 내부적으로 생성되는 내부 커맨드(ICMD) 및 컬럼 어드레스(CADD)에 응답하여 다수의 비트라인(BL) 중 컬럼 어드레스(CADD)에 대응하는 비트라인(BL)에 실린 데이터를 데이터 버스(DATA_BUS)로 전달한다. 다만 컬럼 제어부(330)는 컬럼 어드레스(CADD)와 페일 어드레스(FADD)가 동일한 경우 컬럼 어드레스(CADD)에 대응하는 비트라인(BL)을 대체한 리던던시 비트라인(RBL)의 데이터를 데이터 버스(DATA_BUS)로 전달한다.
데이터 버스(DATA_BUS)는 외부로부터 데이터 패드(도 3에 미도시 됨)를 통해 입력된 데이터를 반도체 장치의 내부로 전달하거나, 셀 어레이(310)로부터 출력된 데이터를 데이터 패드로 전달한다.
일반적으로 불량이 발생한 비트라인(BL)을 리던던시 비트라인(BL)으로 대체하는 동작을 리페어 동작이라고 하는데, 도 3의 반도체 장치에서는 컬럼 어드레스(CADD)와 페일 어드레스(FADD)를 비교하여 컬럼 어드레스(CADD)에 대응하는 비트라인(BL)이 리던던시 비트라인(RBL)으로 대체될지 결정된다. 즉 리페어 동작이 완료되기 위해서는 컬럼 어드레스(CADD)와 페일 어드레스(FADD)를 비교해야 하므로 리페어 동작을 완료하기 위해 컬럼 어드레스(CADD)와 페일 어드레스(FADD)를 비교하는 시간이 필요하다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치의 구성도이다.
도 4에 도시된 바와 같이, 반도체 장치는 다수의 데이터 전달 라인(DATA<0:M>), 다수의 메모리 셀(MC)을 포함하는 다수의 컬럼(410<0:M>), 다수의 리던던시 메모리 셀(RMC)을 포함하고, 다수의 컬럼(410<0:M>) 중 하나 이상의 컬럼을 대체하기 위한 하나 이상의 리던던시 컬럼(420), 다수의 컬럼(410<0:M>) 중 대체되는 하나 이상의 컬럼의 컬럼 어드레스(FADD)를 저장하고, 저장된 컬럼 어드레스(FADD)에 응답하여 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>)를 생성하는 리페어 선택정보 생성부(430) 및 다수의 데이터 전달라인(DATA<0:M>) 중 자신에게 대응하는 데이터 전달라인, 다수의 컬럼(410<0:M>) 중 자신에게 대응하는 컬럼 및 하나 이상의 리던던시 컬럼(420)에 연결되고, 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>) 중 자신에게 대응하는 리페어 선택정보에 응답하여 자신에게 대응하는 컬럼 및 하나 이상의 리던던시 컬럼(420) 중 선택된 컬럼을 자신에게 대응하는 데이터 전달라인과 전기적으로 연결하는 다수의 리페어 선택부(440<0:M>)를 포함한다.
또한 반도체 장치는 다수의 데이터 입출력 라인(IO<0:M>), 다수의 컬럼(410<0:M>)의 다수의 메모리 셀(MC) 및 하나 이상의 리던던시 컬럼(420)의 다수의 리던던시 메모리 셀(RMC) 중 동일한 로우에 포함된 메모리 셀들에 연결되는 다수의 워드라인(WL) 및 다수의 데이터 입출력 라인(IO<0:M>) 중 자신에게 대응하는 데이터 입출력 라인의 데이터를 버퍼링하여 다수의 데이터 전달라인(DATA<0:M>) 중 자신에게 대응하는 데이터 전달라인으로 전달하거나, 자신에게 대응하는 데이터 전달라인의 데이터를 버퍼링하여 자신에게 대응하는 데이터 입출력 라인으로 전달하는 다수의 버퍼(450<0:M>)를 포함한다.
도 4를 참조하여 반도체 장치에 대해 설명한다.
메모리 셀(MC) 및 리던던시 메모리 셀(RMC)은 서로 연결된 선택 트랜지스터(ST) 및 가변 저항 소자(R)를 포함한다. 선택 트랜지스터(ST)는 자신에게 대응하는 워드라인(WL)과 연결되고, 연결된 워드라인(WL)이 활성화되면 턴온된다. 턴온된 선택 트랜지스터(ST)에 연결된 가변 저항 소자(R)에는 전류를 흘릴 수 있게 된다.
가변 저항 소자(R)는 저장된 데이터의 값에 따라 다른 저항값을 갖는다. 예를 들어 제1데이터(로우)가 저장된 경우 제1저항값을 가지고, 제2데이터(하이)가 저장된 경우 제1저항값보다 높은 제2저항값을 가진다. 가변 저항 소자(R)에 소정의 전류를 흘려줌으로써 가변 저항 소자(R)의 저항값을 스위칭시킬 수 있다.
다수의 컬럼(410<0:M>)은 비트라인(BL), 소스라인(SL), 비트라인(BL)과 소스라인(SL) 사이에 연결된 다수의 메모리 셀(MC), 라이트 회로(WTC) 및 리드 회로(RDC)를 포함한다. 각 컬럼(410<0:M>)에 포함된 다수의 메모리 셀(MC) 중 활성화된 워드라인(WL)에 대응하는 메모리 셀(MC, 이하 선택된 메모리 셀이라 함)에 대해 라이트/리드 동작을 수행할 수 있다.
라이트 동작시 라이트 회로(WTC)는 선택된 메모리 셀(MC)에 전류를 흘린다. 이때 메모리 셀(MC)에 라이트할 데이터의 값에 따라 라이트 회로(WTC)가 흘리는 전류의 방향이 결정된다. 예를 들어 메모리 셀(MC)에 제1데이터를 저장하는 경우 라이트 회로(WTC)는 비트라인(BL)으로부터 소스라인(SL)으로 전류를 흘린다. 그러면 가변 저항 소자(R)의 저항값이 제1저항값으로 스위칭하고 메모리 셀(MC)에 제1데이터가 저장된다. 반대로 메모리 셀(MC)에 제2데이터를 저장하는 경우 라이트 회로(WTC)는 소스라인(SL)으로부터 비트라인(BL)으로 전류를 흘린다. 그러면 가변 저항 소자(R)의 저항값이 제2저항값으로 스위칭하고 메모리 셀(MC)에 제2데이터가 저장된다.
리드 동작시 리드 회로(RDC)는 선택된 메모리 셀(MC)에 전류를 흘리거나 전압을 인가하고, 선택된 메모리 셀(MC)의 양단의 전압을 측정하거나 흐르는 전류를 측정하여 선택된 메모리 셀(MC)의 저항값을 판별한다. 메모리 셀(MC)의 저항값은 저장된 데이터의 값에 따라 결정되므로 위에서 판별된 저항값이 메모리 셀(MC)에 저장된 데이터의 값이 된다.
하나 이상의 리던던시 컬럼(420)의 구성은 상술한 다수의 컬럼(410<0:M>)의 구성과 동일하다. 다만 리던던시 컬럼(420)은 다수의 컬럼(410<0:M>) 중 사용할 수 없게 된 컬럼을 대체한 경우에만 사용된다. 도 4에서는 반도체 장치에 리던던시 컬럼(420)이 1개가 포함된 경우에 대해서 도시하였으나 이는 설계에 따라 달라질 수 있다.
라이트 동작시 다수의 데이터 전달라인(DATA<0:M>)을 통해 메모리 셀(MC) 또는 리던던시 메모리 셀(RMC)에 라이트될 데이터가 전달되고, 리드 동작시 다수의 데이터 전달라인(DATA<0:M>)을 통해 메모리 셀(MC) 또는 리던던시 메모리 셀(RMC)에서 리드된 데이터가 전달된다.
리페어 선택정보 생성부(430)는 다수의 컬럼(410<0:M>) 중 하나 이상의 리던던시 컬럼(420)으로 대체되는 하나 이상의 컬럼의 컬럼 어드레스(FADD, 이하 페일 어드레스라 함)를 저장한다. 그리고 저장된 페일 어드레스(FADD)에 응답하여 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>)를 생성한다. 'RSIA<0:M>', 'RSIB<0:M>'는 다수의 컬럼(410<0:M>) 각각에 대응한다. 'RSIA<0:M>'가 활성화 된경우 해당 선택정보에 대응하는 컬럼이 선택된 것이고, 'RSIB<0:M>'가 활성화된 경우 해당 선택정보에 대응하는 컬럼 대신 리던던시 컬럼(420)이 선택된 것이다. 예를 들어 '410<0>'가 대체되지 않은 경우 'RSIA<0>'가 활성화되고, 'RSIB<0>'는 비활성화되어 '410<0>'가 선택된다. '410<0>'가 대체된 경우 'RSIA<0>'가 비활성화되고, 'RSIB<0>'는 활성화되어 '410<0>' 대신 리던던시 컬럼(420)이 선택된다.
이러한 동작을 위해 리페어 선택정보 생성부(430)는 대체되는 하나 이상의 컬럼의 컬럼 어드레스(FADD)를 저장하는 페일 어드레스 저장부(431) 및 페일 어드레스 저장부(431)에 저장된 컬럼 어드레스(FADD)에 응답하여 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>)를 생성하는 정보 생성부(432)를 포함한다. 페일 어드레스 저장부(431)는 퓨즈회로(fuse circuit), 안티퓨즈회로(antifuse circuit), 롬(rom), 비휘발성 메모리 등으로 다양하게 구성될 수 있다. 정보 생성부(432)는 기본적으로 'RSIA<0:M>'를 활성화하고, 'RSIB<0:M>'를 비활성화하되 페일 어드레스(FADD)에 대응하는 컬럼의 선택정보의 경우만 반대로 할 수 있다. 예를 들어 페일 어드레스(FADD)에 대응하는 컬럼이 '410<K>'(1≤K≤M)인 경우 'RSIA<0:K-1>' - 'RSIA<K+1:M>'는 활성화하고 'RSIB<0:K-1>' - 'RSIB<K+1:M>'는 비활성화하되, 'RSIA<K>'는 비활성화하고 'RSIB<K>' 비활성화한다.
리페어 선택부(440<0:M>)는 다수의 컬럼(410<0:M>) 중 자신에게 대응하는 컬럼, 하나 이상의 리던던시 컬럼(R410) 및 다수의 데이터 전달라인(DATA<0:M>) 중 자신에게 대응하는 데이터 전달라인에 연결된다. 리페어 선택부(440<0:M>)는 다수의 선택정보(RSIA<0:M>, RSIB<0:M>) 중 자신에게 대응하는 선택정보에 응답하여 자신에게 대응하는 컬럼과 자신에게 대응하는 데이터 전달라인을 전기적으로 연결하거나 리던던시 컬럼(420)과 자신에게 대응하는 데이터 전달라인을 전기적으로 연결한다.
보다 자세히 살펴보면 리페어 선택부(440<0:M>)는 자신에게 대응하는 컬럼이 대체되지 않은 경우 자신에게 대응하는 컬럼 및 데이터 전달라인을 전기적으로 연결하고, 자신에게 대응하는 컬럼이 대체된 경우 하나 이상의 리던던시 컬럼 중 하나의 리던던시 컬럼과 자신에게 대응하는 데이터 전달라인을 전기적으로 연결한다. 이러한 동작을 위해 각각의 리페어 선택부(440<0:M>)는 2개의 스위치(SWA<0:M>, SWB<0:M>)를 포함할 수 있다. 'SWA<0:M>'는 컬럼과 데이터 전달라인 사이에 연결되며 각각 'RSIA<0:M>'에 응답하여 온/오프된다. 'SWB<0:M>'는 리던던시 컬럼(420)과 데이터 전달라인 사이에 연결되며 각각 'RSIB<0:M>'에 응답하여 온/오프된다.
예를 들어 '410<K>'가 리던던시 컬럼(420)으로 대체된 경우 '440<0:K-1>' - '440<K+1:M>'는 자신에게 대응하는 컬럼을 선택하고, '440<K>'는 리던던시 컬럼(420)을 선택한다. 이때 'RSIA<0:K-1>' - 'RSIA<K+1:M>', 'RSIB<K>'는 활성화되고 'RSIB<0:K-1>' - 'RSIB<K+1:M>', 'RSIA<K>'는 비활성화된다. 이에 응답하여 'SWA<0:K-1>' - 'SWA<K+1:M>', 'SWB<K>'는 턴온 되고, 'SWA<0:K-1>' - 'SWA<K+1:M>', 'SWB<K>'는 턴오프 된다. 따라서 '440<0:K-1>' - '440<K+1:M>'는 각각 'DATA<0:K-1>' - 'DATA<K+1:M>'와 전기적으로 연결되고, 'DATA<K>'는 리던던시 컬럼(420)과 전기적으로 연결된다.
라이트 동작시 외부로부터 다수의 입출력 라인(I0<0:M>)을 통해 다수의 데이터 전달라인(DATA<0:M>)으로 전달될 데이터가 전달되고, 리드 동작시 다수의 데이터 전달라인(DATA<0:M>)의 데이터가 다수의 입출력 라인(IO<0:M>)을 통해 외부로 출력된다.
다수의 버퍼(450<0:M>)는 다수의 데이터 전달라인(DATA<0:M>) 각각에 대응하며 라이트 동작시 외부로부터 전달된 데이터를 버퍼링하고, 리드 동작시 다수의 데이터 전달라인(DATA<0:M>)의 데이터를 버퍼링한다. 보다 자세히 살펴보면 다수의 버퍼(450<0:A>)는 라이트 동작시 다수의 버퍼(450<0:M>) 중 컬럼 어드레스(CADD)에 의하여 선택된 버퍼에 저장된 데이터는 데이터 입출력 라인(IO<0:M>)의 데이터로 갱신되고, 다수의 버퍼(450<0:M>)에 저장된 데이터는 다수의 데이터 전달라인(DATA<0:M>)을 통해 다수의 워드라인(WL) 중 로우 어드레스(RADD)에 의하여 선택된 워드라인(WL)에 연결된 메모리 셀들에 저장된다. 또한 리드 동작시 다수의 워드라인(WL) 중 로우 어드레스(RADD)에 의하여 선택된 워드라인에 연결된 메모리 셀들의 데이터가 다수의 데이터 전달라인(DATA<0:M>)을 통해 다수의 버퍼(450<0:M>)로 저장되고, 다수의 버퍼(450<0:M>) 중 컬럼 어드레스(CADD)에 의하여 선택된 버퍼에 저장된 데이터는 데이터 입출력 라인(IO<0:M>)으로 전달된다.
참고로 반도체 장치는 로우 제어부(460) 및 컬럼 제어부(470)를 포함하며, 로우 제어부(460)는 로우 동작을 위한 명령이 입력되면 내부적으로 생성되는 내부 커맨드(ICMD) 및 로우 어드레스(RADD)에 응답하여 로우 어드레스(RADD)에 대응하는 워드라인(WL)을 활성화하고, 컬럼 제어부(470)는 컬럼 동작을 위한 명령이 입력되면 내부적으로 생성되는 내부 커맨드(ICMD) 및 컬럼 어드레스(CADD)에 응답하여 다수의 버퍼(450<0:M>) 중 컬럼 어드레스(CADD)에 대응하는 버퍼를 활성화한다.
상술한 내용을 바탕으로 반도체 장치의 전체 동작에 대해 설명한다. 이하에서는 '440<0>'가 리던던시 컬럼(420)과 'DATA<0>'를 전기적으로 연결하고, 나머지는 리페어 선택부(440<1:M>)는 자신에게 대응하는 컬럼(410<1:M>)과 자신에게 대응하는 데이터 전달라인(DATA<1:M>)을 전기적으로 연결한 경우에 대해 설명한다.
(1) 반도체 장치가 라이트 동작을 수행하는 경우
반도체 장치가 파워온 되면 리페어 선택정보 생성부(430)는 저장된 페일 어드레스(FADD)에 응답하여 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>)를 생성하고, 다수의 리페어 선택부(440<0:M>)는 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>)에 응답하여 자신에게 대응하는 컬럼 및 리던던시 컬럼(420) 중 하나를 자신에게 대응하는 데이터 전달라인과 전기적으로 연결한다.
반도체 장치에 라이트 명령, 로우 어드레스(RADD), 컬럼 어드레스(CADD) 및 라이트할 데이터가 입력된다. 라이트 명령, 로우 어드레스(RADD), 컬럼 어드레스(CADD) 및 라이트할 데이터는 모두 함께 입력될 수도 있고, 설계에 따라 소정의 순서로 입력될 수도 있다. 컬럼 제어부(470)는 다수의 버퍼(450<0:M>) 중 컬럼 어드레스(CADD)에 대응하는 버퍼의 데이터를 갱신한다. 다수의 버퍼(450<0:M>)의 데이터가 다수의 데이터 전달라인(DATA<0:M>)을 통해 다수의 컬럼(410<1:M>) 및 리던던시 컬럼(420)으로 전달된다. 로우 제어부(460)는 로우 어드레스(RADD)에 대응하는 워드라인(WL)을 활성화하고, 라이트 회로(WTC)는 활성화된 워드라인(WL)에 연결된 메모리 셀(MC) 및 리던던시 메모리 셀(RMC)에 전류를 흘려 데이터를 라이트한다.
(2) 반도체 장치가 리드 동작을 수행하는 경우
반도체 장치가 파워온 되면 리페어 선택정보 생성부(430)는 저장된 페일 어드레스(FADD)에 응답하여 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>)를 생성하고, 다수의 리페어 선택부(440<0:M>)는 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>)에 응답하여 자신에게 대응하는 컬럼 및 리던던시 컬럼(420) 중 하나를 자신에게 대응하는 데이터 전달라인과 전기적으로 연결한다.
반도체 장치에 리드 명령, 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)가 입력된다. 리드 명령, 로우 어드레스(RADD) 및 컬럼 어드레스(CADD) 설계에 따라 소정의 순서로 입력될 수도 있다. 로우 제어부(460)는 로우 어드레스(RADD)에 대응하는 워드라인을 활성화한다. 리드 회로(RDC)는 다수의 컬럼(410<1:M>) 및 리던던시 컬럼(420)에서 활성화된 워드라인(WL)에 연결된 메모리 셀(MC) 및 리던던시 메모리 셀(RMC)에 저장된 데이터를 리드하여 다수의 데이터 전달라인(DATA<0:M>)으로 전달한다. 다수의 데이터 전달라인(DATA<0:M>)의 데이터는 다수의 버퍼(450<0:M>)에 저장된다.
컬럼 제어부(470)는 컬럼 어드레스(CADD)에 대응하는 버퍼의 데이터가 다수의 입출력 라인(IO<0:M>)을 통해 반도체 장치의 외부로 출력되도록 다수의 버퍼(450<0:M>) 중 컬럼 어드레스(CADD)에 대응하는 버퍼를 활성화하고, 활성화된 버퍼에 저장된 데이터가 다수의 입출력 라인IO<0:M>)을 전달되도록 제어한다.
본 발명에 따른 반도체 장치는 파워온시 페일 어드레스를 고려하여 데이터 전달라인과 컬럼 또는 리던던시 컬럼을 전기적으로 연결해 놓고, 데이터의 리드/라이트시 데이터 전달라인과 전기적으로 연결된 컬럼 및 리던던시 컬럼에 데이터를 리드/라이트한다. 따라서 도 3의 반도체와 같이 리페어 동작을 위해 컬럼 어드레스와 페일 어드레스를 비교하는 동작을 수행할 필요가 없으므로 데이터의 리드/라이트시 리페어 동작을 수행하는 속도가 도 3의 반도체 장치보다 빠르다. 즉 데이터의 리드/라이트 동작 속도가 빨라진다.
도 5는 본 발명의 다른 일 실시예에 따른 반도체 장치의 구성도이다.
도 5에 도시된 바와 같이, 반도체 장치는 다수의 데이터 전달 라인(DATA<0:M>), 다수의 메모리 셀(MC)을 포함하는 다수의 컬럼(510<0:M>), 다수의 리던던시 메모리 셀(RMC)을 포함하고, 다수의 컬럼(510<0:M>) 중 하나 이상의 컬럼을 대체하기 위한 하나 이상의 리던던시 컬럼(520), 다수의 컬럼(510<0:M>) 중 대체되는 하나 이상의 컬럼의 컬럼 어드레스(FADD)를 저장하고, 저장된 컬럼 어드레스(FADD)에 응답하여 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>)를 생성하는 리페어 선택정보 생성부(530), 다수의 데이터 전달라인(DATA<0:M>) 중 자신에게 대응하는 데이터 전달라인, 다수의 컬럼(510<0:M>) 중 자신에게 대응하는 컬럼 및 하나 이상의 리던던시 컬럼(520)에 연결되고, 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>) 중 자신에게 대응하는 리페어 선택정보에 응답하여 자신에게 대응하는 컬럼 및 하나 이상의 리던던시(520) 컬럼 중 선택된 컬럼을 자신에게 대응하는 데이터 전달라인과 전기적으로 연결하는 다수의 리페어 선택부(540<0:M>) 및 다수의 데이터 전달라인(DATA<0:M>) 일부 또는 전부의 데이터의 에러를 정정하는 에러 정정부(550)를 포함한다.
또한 반도체 장치는 다수의 데이터 입출력 라인(IO<0:N>), 다수의 컬럼(510<0:M>)의 다수의 메모리 셀(MC) 및 하나 이상의 리던던시 컬럼(520)의 다수의 리던던시 메모리 셀(RMC) 중 동일한 로우에 포함된 메모리 셀들에 연결되는 다수의 워드라인(WL) 및 다수의 데이터 입출력 라인(IO<0:N>) 중 자신에게 대응하는 데이터 입출력 라인의 데이터를 버퍼링하여 에러 정정부(550)로 전달하거나 에러 정정부(550)에서 생성된 데이터를 버퍼링하여 자신에게 대응하는 데이터 입출력 라인(IO<0:N>)으로 전달하는 다수의 버퍼(560<0:N>)를 포함한다.
도 5를 참조하여 반도체 장치에 대해 설명한다.
도 5의 반도체 장치는 에러 정정부(550)를 이용하여 데이터의 오류를 정정하는 것 외에는 도 4의 반도체 장치와 구성 및 동작이 유사하다. 이하에서는 도 4의 반도체 장치와의 차이점을 중심으로 설명한다.
메모리 셀(MC), 리던던시 메모리 셀(RMC), 다수의 컬럼(510<0:M>) 및 리던던시 컬럼(520)의 구성 및 동작은 도 4의 메모리 셀(MC), 리던던시 메모리 셀(RMC), 다수의 컬럼(410<0:M>) 및 리던던시 컬럼(420)의 구성 및 동작과 동일하다.
에러 정정부(550)는 데이터의 라이트/리드시 데이터의 오류를 줄이기 위해서 오류 정정 동작을 수행한다. 예를 들어 에러 정정부(550)는 헤밍 코드(Hamming Code)를 이용하여 데이터의 오류를 정정하는 에러 정정 코딩을 수행할 수 있지만 반드시 헤밍 코드를 사용하는 것은 아니며 데이터의 오류를 정정하는 코드이면 어떤 것이든 사용될 수 있다.
보다 자세히 살펴보면 에러 정정부(550)는 라이트 동작시 다수의 버퍼(550<0:N>)에 저장된 데이터를 전달받아 에러 정정 인코딩을 수행하여 인코딩 데이터를 생성한다. 이때 인코딩 데이터는 외부로부터 다수의 입출력 라인(IO<0:N>)을 통해 입력된 데이터와 리드시 저장된 데이터의 오류를 줄이기 위해 생성된 패리티(parity) 데이터를 포함할 수 있다.
또한 에러 정정부(550)는 리드 동작시 다수의 데이터 전달라인(DATA<0:M>)의 데이터를 입력받아 에러 정정 디코딩을 수행하여 디코딩 데이터를 생성한다. 이때 다수의 데이터 전달라인(DATA<0:M>)의 데이터는 외부로부터 입력되어 메모리 셀(MC) 및 리던던시 메모리 셀(RMC)에 저장된 데이터와 이들을 에러 정정 인코딩하여 생성된 패리티 데이터를 포함할 수 있다. 또한 인코딩 데이터는 메모리 셀(MC) 및 리던던시 메모리 셀(RMC)에 저장된 데이터에 대해 오류 정정을 완료한 데이터일 수 있다.
참고로 인코딩 데이터는 패리티 데이터를 포함하므로 인코딩 데이터와 디코딩 데이터의 비트수는 다를 수 있고, 따라서 다수의 버퍼(560<0:N>) 및 다수의 입출력 라인(IO<0:N>)와 다수의 데이터 전달라인(DATA<0:M>)의 갯수는 서로 다를 수 있다.
리페어 선택정보 생성부(530), 다수의 리페어 선택부(540<0:M>) 및 다수의 버퍼(560<0:N>)의 구성 및 동작은 도 4의 리페어 선택정보 생성부(430), 다수의 리페어 선택부(440<0:M>) 및 다수의 버퍼(450<0:M>)의 구성 및 동작과 동일하다. 리페어 선택정보 생성부(530)는 페일 어드레스 저장부(531) 및 정보 생성부(532)를 포함한다.
참고로 반도체 장치는 로우 제어부(570) 및 컬럼 제어부(580)를 포함하며, 로우 제어부(570)는 로우 어드레스(RADD)에 응답하여 로우 어드레스(RADD)에 대응하는 워드라인(WL)을 활성화하고, 컬럼 제어부(580)는 컬럼 어드레스(CADD)에 응답하여 다수의 버퍼(560<0:M>) 중 컬럼 어드레스(CADD)에 대응하는 버퍼를 활성화한다.
상술한 내용을 바탕으로 반도체 장치의 전체 동작에 대해 설명한다. 이하에서는 '540<0>'가 리던던시 컬럼(520)과 'DATA<0>'를 전기적으로 연결하고, 나머지는 리페어 선택부(540<1:M>)는 자신에게 대응하는 컬럼(510<1:M>)과 자신에게 대응하는 데이터 전달라인(DATA<1:M>)을 전기적으로 연결한 경우에 대해 설명한다.
(1) 반도체 장치가 라이트 동작을 수행하는 경우
반도체 장치가 파워온 되면 리페어 선택정보 생성부(530)는 저장된 페일 어드레스(FADD)에 응답하여 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>)를 생성하고, 다수의 리페어 선택부(540<0:M>)는 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>)에 응답하여 자신에게 대응하는 컬럼 및 리던던시 컬럼(520) 중 하나를 자신에게 대응하는 데이터 전달라인과 전기적으로 연결한다.
반도체 장치에 라이트 명령, 로우 어드레스(RADD), 컬럼 어드레스(CADD) 및 라이트할 데이터가 입력된다. 라이트 명령, 로우 어드레스(RADD), 컬럼 어드레스(CADD) 및 라이트할 데이터는 모두 함께 입력될 수도 있고, 설계에 따라 소정의 순서로 입력될 수도 있다. 컬럼 제어부(580)는 다수의 버퍼(560<0:N>) 중 컬럼 어드레스(CADD)에 대응하는 버퍼의 데이터를 갱신한다. 오류 정정부(550)는 다수의 버퍼(560<0:N>)에 저장된 데이터를 입력받아 에러 정정 인코딩을 수행하여 인코딩 데이터를 생성하고, 다수의 데이터 전달라인(DATA<0:M>)으로 전달한다. 다수의 데이터 전달라인(DATA<0:M>)의 데이터는 다수의 컬럼(510<1:M>) 및 리던던시 컬럼(520)으로 전달된다. 로우 제어부(570)는 로우 어드레스(RADD)에 대응하는 워드라인(WL)을 활성화하고, 라이트 회로(WTC)는 활성화된 워드라인(WL)에 연결된 메모리 셀(MC) 및 리던던시 메모리 셀(RMC)에 전류를 흘려 데이터를 라이트한다.
(2) 반도체 장치가 리드 동작을 수행하는 경우
반도체 장치가 파워온 되면 리페어 선택정보 생성부(530)는 저장된 페일 어드레스(FADD)에 응답하여 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>)를 생성하고, 다수의 리페어 선택부(540<0:M>)는 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>)에 응답하여 자신에게 대응하는 컬럼 및 리던던시 컬럼(520) 중 하나를 자신에게 대응하는 데이터 전달라인과 전기적으로 연결한다.
반도체 장치에 리드 명령, 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)가 입력된다. 리드 명령, 로우 어드레스(RADD) 및 컬럼 어드레스(CADD) 설계에 따라 소정의 순서로 입력될 수도 있다. 로우 제어부(570)는 로우 어드레스(RADD)에 대응하는 워드라인을 활성화한다. 리드 회로(RDC)는 다수의 컬럼(510<1:M>) 및 리던던시 컬럼(520)에서 활성화된 워드라인(WL)에 연결된 메모리 셀(MC) 및 리던던시 메모리 셀(RMC)에 저장된 데이터를 리드하여 다수의 데이터 전달라인(DATA<0:M>)으로 전달한다. 오류 정정부(550)는 다수의 데이터 전달라인(DATA<0:M>)를 입력받아 오류 정정 디코딩을 수행하여 디코딩 데이터를 생성하고, 디코딩 데이터는 다수의 버퍼(560<0:N>)에 저장된다.
이때 다수의 데이터 전달라인(DATA<0:M>)에는 불량이 발생하여 대체된 컬럼의 데이터가 실려있지 않으므로 오류 정정부(550)는 컬럼 어드레스(CADD)가 없이도 입력된 데이터를 이용하여 오류 정정 디코딩을 수행할 수 있다. 즉 컬럼 어드레스(CADD)가 입력되지 않았거나 입력되기 전이라도 오류 정정 디코딩을 수행할 수 있다.
컬럼 제어부(580)는 컬럼 어드레스(CADD)에 대응하는 버퍼의 데이터가 다수의 입출력 라인(IO<0:N>)을 통해 반도체 장치의 외부로 출력되도록 다수의 버퍼(560<0:N>) 중 컬럼 어드레스(CADD)에 대응하는 버퍼를 활성화하고, 활성화된 버퍼에 저장된 데이터가 다수의 입출력 라인IO<0:N>)을 전달되도록 제어한다.
본 발명에 따른 반도체 장치는 파워온시 페일 어드레스를 고려하여 데이터 전달라인과 컬럼 또는 리던던시 컬럼을 전기적으로 연결해 놓고, 데이터의 리드/라이트시 데이터 전달라인과 전기적으로 연결된 컬럼 및 리던던시 컬럼에 데이터를 리드/라이트한다. 따라서 도 3의 반도체와 같이 리페어 동작을 위해 컬럼 어드레스와 페일 어드레스를 비교하는 동작을 수행할 필요가 없으므로 데이터의 리드/라이트시 리페어 동작을 수행하는 속도가 도 3의 반도체 장치보다 빠르다. 또한 오류 정정 동작을 컬럼 어드레스(CADD)가 입력되기 이전에 미리 수행할 수 있어 오류 정정 동작을 포함하는 리드의 경우 속도를 더욱 높일 수 있다. 즉 데이터의 리드/라이트 동작 속도가 빨라진다.
도 6은 본 발명의 다른 일 실시예에 따른 반도체 장치의 동작 방법을 설명하기 위한 순서도이다. 도 6의 반도체 장치의 동작 방법은 도 4 또는 도 5의 반도체 장치의 동작 방법일 수 있다.
도 6에 도시된 바와 같이 다수의 데이터 전달라인(DATA<0:M>), 다수의 메모리 셀(MC)을 포함하는 다수의 컬럼(410<0:M> 또는 510<0:M>) 및 다수의 리던던시 메모리 셀(RMC)을 포함하고, 다수의 컬럼(410<0:M> 또는 510<0:M>) 중 하나 이상의 컬럼을 대체하기 위한 하나 이상의 리던던시 컬럼(420 또는 520)을 포함하는 반도체 장치의 동작 방법은 다수의 컬럼 중 대체되는 하나 이상의 컬럼의 어드레스(FADD)에 응답하여 다수의 데이터 전달라인(DATA<0:M>) 각각을 다수의 컬럼(410<0:M> 또는 510<0:M>) 및 하나 이상의 리던던시 컬럼 중 선택된 컬럼과 전기적으로 연결하는 단계(이하 리페어 단계(S610)라 함) 및 다수의 컬럼(410<0:M> 또는 510<0:M>) 및 하나 이상의 리던던시 컬럼(420 또는 520) 중 다수의 데이터 전달라인(DATA<0:M>)과 전기적으로 연결된 컬럼에 포함된 메모리 셀에 데이터를 액세스하는 단계(이하 액세스 단계(S620)라 함)를 포함한다.
도 4 내지 도 6을 참조하여 반도체 장치의 동작 방법에 대해 설명한다.
리페어 단계(S610)에서 반도체 장치의 리페어 선택정보 생성부(430 또는 530)는 페일 어드레스(FADD)에 응답하여 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>)를 생성한다. 다수의 리페어 선택부(440<0:M> 또는 540<0:M>)는 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>) 중 자신에게 대응하는 리페어 선택정보에 응답하여 컬럼 또는 리던던시 컬럼(420 또는 520)과 데이터 전달라인을 전기적으로 연결한다.
액세스 단계(S620)에서 반도체 장치는 라이트 동작 또는 리드 동작을 수행할 수 있다. 또한 라이트 동작 및 리드 동작은 데이터의 오류를 정정하는 동작을 포함할수도 있고 그렇지 않을 수도 있다.
반도체 장치가 데이터의 오류를 정정하는 동작을 포함하지 않는 라이트 동작을 수행하는 경우 액세스 단계(S620)는 다수의 버퍼(450<0:M>) 중 컬럼 어드레스(CADD)에 의해 선택된 버퍼에 저장된 데이터를 데이터 입출력 라인(IO<0:M>)의 데이터로 갱신하는 단계(갱신 단계, S621A), 다수의 버퍼(450<0:M>)에 저장된 데이터를 다수의 데이터 전달라인(DATA<0:M>)으로 전달하는 단계(전달 단계, S622A) 및 다수의 데이터 전달라인(DATA<0:M>)의 데이터를 다수의 워드라인(WL) 중 로우 어드레스(RADD)에 의하여 선택된 워드라인에 연결된 메모리 셀들에 라이트하는 단계(라이트 단계, S623A)를 포함한다.
반도체 장치가 데이터의 오류를 정정하는 동작을 포함하지 않는 리드 동작을 수행하는 경우 액세스 단계(S620)는 다수의 워드라인(WL) 중 로우 어드레스(RADD)에 의하여 선택된 워드라인에 연결된 메모리 셀들의 데이터를 다수의 데이터 전달라인(DATA<0:M>)으로 전달하는 단계(제1전달 단계, S621B), 다수의 데이터 전달라인(DATA<0:M>)의 데이터를 다수의 버퍼(450<0:M>)에 저장하는 단계(저장 단계, S622B) 및 다수의 버퍼(450<0:M>) 중 컬럼 어드레스(CADD)에 의해 선택된 버퍼에 저장된 데이터를 데이터 입출력 라인(IO<0:M>)으로 전달하는 단계(제2전달 단계, S623B)를 포함한다.
반도체 장치가 데이터의 오류를 정정하는 동작을 포함하는 라이트 동작을 수행하는 경우 액세스 단계(S620)는 다수의 버퍼(560<0:N>) 중 컬럼 어드레스(CADD)에 의해 선택된 버퍼에 저장된 데이터를 데이터 입출력 라인(IO<0:N>)의 데이터로 갱신하는 단계(갱신 단계, S621C), 다수의 버퍼(560<0:N>)에 저장된 데이터를 에러 정정 인코딩하여 인코딩 데이터를 생성하는 단계(인코딩 단계, S622C), 인코딩 데이터를 다수의 데이터 전달라인(DATA<0:M>)으로 전달하는 단계(전달 단계, S623C) 및 다수의 데이터 전달라인(DATA<0:M>)의 데이터를 다수의 워드라인(WL) 중 로우 어드레스(RADD)에 의하여 선택된 워드라인에 연결된 메모리 셀들에 라이트하는 단계(라이트 단계, S624C)를 포함한다.
반도체 장치가 데이터의 오류를 정정하는 동작을 포함하는 리드 동작을 수행하는 경우 액세스 단계(S620)는 다수의 워드라인(WL) 중 로우 어드레스(RADD)에 의하여 선택된 워드라인에 연결된 메모리 셀들의 데이터를 다수의 데이터 전달라인(DATA<0:M>)으로 전달하는 단계(제1전달 단계, S621D), 다수의 데이터 전달라인(DATA<0:M>)의 데이터를 에러 정정 디코딩하여 디코딩 데이터를 생성하는 단계(디코딩 단계, S622D), 디코딩 데이터를 다수의 버퍼(560<0:N>)에 저장하는 단계(저장 단계, S623D) 및 다수의 버퍼(560<0:N>) 중 컬럼 어드레스(CADD)에 의해 선택된 버퍼에 저장된 데이터를 데이터 입출력 라인(IO<0:N>)으로 전달하는 단계(제2전달 단계, S624D)를 포함한다.
본 발명에 따른 반도체 장치의 동작 방법은 라이트/리드 동작의 속도를 높일 수 있다.
도 7은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.
도 7에 도시된 바와 같이, 마이크로프로세서(Micro Processor Unit, 1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며 기억부(1010), 연산부(1020) 및 제어부(1030)를 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 처리장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 기억부(1010)는 다수의 데이터 전달 라인(DATA<0:M>), 다수의 메모리 셀(MC)을 포함하는 다수의 컬럼(410<0:M>), 다수의 리던던시 메모리 셀(RMC)을 포함하고, 다수의 컬럼(410<0:M>) 중 하나 이상의 컬럼을 대체하기 위한 하나 이상의 리던던시 컬럼(420), 다수의 컬럼(410<0:M>) 중 대체되는 하나 이상의 컬럼의 컬럼 어드레스(FADD)를 저장하고, 저장된 컬럼 어드레스(FADD)에 응답하여 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>)를 생성하는 리페어 선택정보 생성부(430) 및 다수의 데이터 전달라인(DATA<0:M>) 중 자신에게 대응하는 데이터 전달라인, 다수의 컬럼(410<0:M>) 중 자신에게 대응하는 컬럼 및 하나 이상의 리던던시 컬럼(420)에 연결되고, 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>) 중 자신에게 대응하는 리페어 선택정보에 응답하여 자신에게 대응하는 컬럼 및 하나 이상의 리던던시 컬럼(420) 중 선택된 컬럼을 자신에게 대응하는 데이터 전달라인과 전기적으로 연결하는 다수의 리페어 선택부(440<0:M>)를 포함할 수 있다. 리페어 동작을 수행하는데 필요한 시간을 줄임으로써, 라이트/리드 동작 속도을 더 빠르게 할 수 있다. 본 실시예에 따른 기억부(1010)는 라이트/리드 동작 속도가 빠르므로 마이크로프로세서(1000)의 성능을 높일 수 있다.
연산부(1020)는 마이크로프로세서(1000)의 내부에서 연산을 수행하는 부분으로 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다.
제어부(1030)는 기억부(1010)나 연산부(1020) 및 마이크로프로세서(1000) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있으며, 이 경우 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 8은 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 8에 도시된 바와 같이, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서 이외의 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있으며 코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1130)를 포함할 수 있다. 본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로 기억부(1111), 연산부(1112), 제어부(1113)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등 각종 시스템 온 칩(System on Chip; SoC)일 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 프로세서(1100) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1112)는 하나 이상의 산술 놀리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다. 제어부(1113)는 기억부(1111)나 연산부(1112) 및 프로세서(1100) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와는 달리 저속의 외부 장치의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 어느 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 캐시 메모리부(1120)는 다수의 데이터 전달 라인(DATA<0:M>), 다수의 메모리 셀(MC)을 포함하는 다수의 컬럼(410<0:M>), 다수의 리던던시 메모리 셀(RMC)을 포함하고, 다수의 컬럼(410<0:M>) 중 하나 이상의 컬럼을 대체하기 위한 하나 이상의 리던던시 컬럼(420), 다수의 컬럼(410<0:M>) 중 대체되는 하나 이상의 컬럼의 컬럼 어드레스(FADD)를 저장하고, 저장된 컬럼 어드레스(FADD)에 응답하여 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>)를 생성하는 리페어 선택정보 생성부(430) 및 다수의 데이터 전달라인(DATA<0:M>) 중 자신에게 대응하는 데이터 전달라인, 다수의 컬럼(410<0:M>) 중 자신에게 대응하는 컬럼 및 하나 이상의 리던던시 컬럼(420)에 연결되고, 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>) 중 자신에게 대응하는 리페어 선택정보에 응답하여 자신에게 대응하는 컬럼 및 하나 이상의 리던던시 컬럼(420) 중 선택된 컬럼을 자신에게 대응하는 데이터 전달라인과 전기적으로 연결하는 다수의 리페어 선택부(440<0:M>)를 포함할 수 있다. 리페어 동작을 수행하는데 필요한 시간을 줄임으로써, 라이트/리드 동작 속도을 더 빠르게 할 수 있다. 본 실시예에 따른 캐시 메모리부(1120)는 라이트/리드 동작 속도가 빠르므로 프로세서(1100)의 성능을 높일 수 있다. 도 8에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성될 수 있으며, 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또한, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있으며 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성하여 처리 속도 보완을 위한 기능을 좀 더 강화시킬 수 있다.
버스 인터페이스(1430)는 코어부(1110)와 캐시 메모리부(1120)를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 하나로 다수의 코어부(1110)의 외부에 버스 인터페이스(1430)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신 할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170)를 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈을 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1430)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 관리하기 위한 것으로 각종 메모리 컨트롤러, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함 할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하여 영상, 음성 및 기타 형태로 전달되도록 외부 인터페이스 장치로 출력하는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.
도 9에 도시된 바와 같이, 시스템(1200)은 데이터를 처리하는 장치로 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있으며 프로세서(1210), 주기억 장치(1220), 보조기억 장치(1230), 인터페이스 장치(1240)를 포함할 수 있다. 본 실시예의 시스템은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템에 저장된 자료의 연산, 비교 등의 처리를 제어하는 시스템의 핵심적인 구성으로 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등으로 구성할 일 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램이나 자료를 이동시켜 실행시킬 수 있는 기억장소로 전원이 끊어져도 기억된 내용이 보존되며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 주기억장치는 다수의 데이터 전달 라인(DATA<0:M>), 다수의 메모리 셀(MC)을 포함하는 다수의 컬럼(410<0:M>), 다수의 리던던시 메모리 셀(RMC)을 포함하고, 다수의 컬럼(410<0:M>) 중 하나 이상의 컬럼을 대체하기 위한 하나 이상의 리던던시 컬럼(420), 다수의 컬럼(410<0:M>) 중 대체되는 하나 이상의 컬럼의 컬럼 어드레스(FADD)를 저장하고, 저장된 컬럼 어드레스(FADD)에 응답하여 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>)를 생성하는 리페어 선택정보 생성부(430) 및 다수의 데이터 전달라인(DATA<0:M>) 중 자신에게 대응하는 데이터 전달라인, 다수의 컬럼(410<0:M>) 중 자신에게 대응하는 컬럼 및 하나 이상의 리던던시 컬럼(420)에 연결되고, 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>) 중 자신에게 대응하는 리페어 선택정보에 응답하여 자신에게 대응하는 컬럼 및 하나 이상의 리던던시 컬럼(420) 중 선택된 컬럼을 자신에게 대응하는 데이터 전달라인과 전기적으로 연결하는 다수의 리페어 선택부(440<0:M>)를 포함할 수 있다. 리페어 동작을 수행하는데 필요한 시간을 줄임으로써, 라이트/리드 동작 속도을 더 빠르게 할 수 있다. 본 실시예에 따른 주기억장치(1220)는 라이트/리드 동작 속도가 빠르므로 시스템(1200)의 성능을 높일 수 있다. 더불어, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함 할 수 있다. 이와는 다르게, 주기억장치(1220)는 본 발명의 실시예에 따른 반도체 장치를 포함하지 않고 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함 할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있으며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 보조기억장치(1230)는 다수의 데이터 전달 라인(DATA<0:M>), 다수의 메모리 셀(MC)을 포함하는 다수의 컬럼(410<0:M>), 다수의 리던던시 메모리 셀(RMC)을 포함하고, 다수의 컬럼(410<0:M>) 중 하나 이상의 컬럼을 대체하기 위한 하나 이상의 리던던시 컬럼(420), 다수의 컬럼(410<0:M>) 중 대체되는 하나 이상의 컬럼의 컬럼 어드레스(FADD)를 저장하고, 저장된 컬럼 어드레스(FADD)에 응답하여 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>)를 생성하는 리페어 선택정보 생성부(430) 및 다수의 데이터 전달라인(DATA<0:M>) 중 자신에게 대응하는 데이터 전달라인, 다수의 컬럼(410<0:M>) 중 자신에게 대응하는 컬럼 및 하나 이상의 리던던시 컬럼(420)에 연결되고, 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>) 중 자신에게 대응하는 리페어 선택정보에 응답하여 자신에게 대응하는 컬럼 및 하나 이상의 리던던시 컬럼(420) 중 선택된 컬럼을 자신에게 대응하는 데이터 전달라인과 전기적으로 연결하는 다수의 리페어 선택부(440<0:M>)를 포함할 수 있다. 리페어 동작을 수행하는데 필요한 시간을 줄임으로써, 라이트/리드 동작 속도을 더 빠르게 할 수 있다. 본 실시예에 따른보조기억장치(1230)는 라이트/리드 동작 속도가 빠르므로 시스템(1200)의 성능을 높일 수 있다. 더불어, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템과 외부 장치의 명령 및 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID)들 및 통신장치일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 10에 도시된 바와 같이, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320) 및 외부 장치와 연결하는 인터페이스(1330)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 데이터 저장 시스템(1300)이 카드인 경우 USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환되는 인터페이스 일 수 있다. 디스크 형태일 경우 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus)와 호환되는 인터페이스일 수 있다.
본 실시예의 데이터 저장 시스템(1300)은 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 저장 장치(1310) 및 데이터를 임시로 저장하는 임시 저장 장치(1340)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 저장 장치(1310) 또는 임시 저장 장치(1340)는 다수의 데이터 전달 라인(DATA<0:M>), 다수의 메모리 셀(MC)을 포함하는 다수의 컬럼(410<0:M>), 다수의 리던던시 메모리 셀(RMC)을 포함하고, 다수의 컬럼(410<0:M>) 중 하나 이상의 컬럼을 대체하기 위한 하나 이상의 리던던시 컬럼(420), 다수의 컬럼(410<0:M>) 중 대체되는 하나 이상의 컬럼의 컬럼 어드레스(FADD)를 저장하고, 저장된 컬럼 어드레스(FADD)에 응답하여 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>)를 생성하는 리페어 선택정보 생성부(430) 및 다수의 데이터 전달라인(DATA<0:M>) 중 자신에게 대응하는 데이터 전달라인, 다수의 컬럼(410<0:M>) 중 자신에게 대응하는 컬럼 및 하나 이상의 리던던시 컬럼(420)에 연결되고, 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>) 중 자신에게 대응하는 리페어 선택정보에 응답하여 자신에게 대응하는 컬럼 및 하나 이상의 리던던시 컬럼(420) 중 선택된 컬럼을 자신에게 대응하는 데이터 전달라인과 전기적으로 연결하는 다수의 리페어 선택부(440<0:M>)를 포함할 수 있다. 리페어 동작을 수행하는데 필요한 시간을 줄임으로써, 라이트/리드 동작 속도을 더 빠르게 할 수 있다. 본 실시예에 따른 저장 장치(1310) 또는 임시 저장 장치(1340)는 라이트/리드 동작 속도가 빠르므로 데이터 저장 시스템(1300)의 성능을 높일 수 있다.
도 11는 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.
도 11에 도시된 바와 같이, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420) 및 외부 장치와 연결하는 인터페이스(1430)를 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 메모리(1410)는 다수의 데이터 전달 라인(DATA<0:M>), 다수의 메모리 셀(MC)을 포함하는 다수의 컬럼(410<0:M>), 다수의 리던던시 메모리 셀(RMC)을 포함하고, 다수의 컬럼(410<0:M>) 중 하나 이상의 컬럼을 대체하기 위한 하나 이상의 리던던시 컬럼(420), 다수의 컬럼(410<0:M>) 중 대체되는 하나 이상의 컬럼의 컬럼 어드레스(FADD)를 저장하고, 저장된 컬럼 어드레스(FADD)에 응답하여 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>)를 생성하는 리페어 선택정보 생성부(430) 및 다수의 데이터 전달라인(DATA<0:M>) 중 자신에게 대응하는 데이터 전달라인, 다수의 컬럼(410<0:M>) 중 자신에게 대응하는 컬럼 및 하나 이상의 리던던시 컬럼(420)에 연결되고, 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>) 중 자신에게 대응하는 리페어 선택정보에 응답하여 자신에게 대응하는 컬럼 및 하나 이상의 리던던시 컬럼(420) 중 선택된 컬럼을 자신에게 대응하는 데이터 전달라인과 전기적으로 연결하는 다수의 리페어 선택부(440<0:M>)를 포함할 수 있다. 리페어 동작을 수행하는데 필요한 시간을 줄임으로써, 라이트/리드 동작 속도을 더 빠르게 할 수 있다. 본 실시예에 따른 메모리(1410)는 라이트/리드 동작 속도가 빠르므로 메모리 시스템(1400)의 성능을 높일 수 있다. 더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환될 수 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 버퍼 메모리(1440)는 다수의 데이터 전달 라인(DATA<0:M>), 다수의 메모리 셀(MC)을 포함하는 다수의 컬럼(410<0:M>), 다수의 리던던시 메모리 셀(RMC)을 포함하고, 다수의 컬럼(410<0:M>) 중 하나 이상의 컬럼을 대체하기 위한 하나 이상의 리던던시 컬럼(420), 다수의 컬럼(410<0:M>) 중 대체되는 하나 이상의 컬럼의 컬럼 어드레스(FADD)를 저장하고, 저장된 컬럼 어드레스(FADD)에 응답하여 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>)를 생성하는 리페어 선택정보 생성부(430) 및 다수의 데이터 전달라인(DATA<0:M>) 중 자신에게 대응하는 데이터 전달라인, 다수의 컬럼(410<0:M>) 중 자신에게 대응하는 컬럼 및 하나 이상의 리던던시 컬럼(420)에 연결되고, 다수의 리페어 선택정보(RSIA<0:M>, RSIB<0:M>) 중 자신에게 대응하는 리페어 선택정보에 응답하여 자신에게 대응하는 컬럼 및 하나 이상의 리던던시 컬럼(420) 중 선택된 컬럼을 자신에게 대응하는 데이터 전달라인과 전기적으로 연결하는 다수의 리페어 선택부(440<0:M>)를 포함할 수 있다. 리페어 동작을 수행하는데 필요한 시간을 줄임으로써, 라이트/리드 동작 속도을 더 빠르게 할 수 있다. 본 실시예에 따른 버퍼 메모리(1440)는 라이트/리드 동작 속도가 빠르므로 메모리 시스템(1400)의 성능을 높일 수 있다. 더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
Claims (33)
- 다수의 데이터 전달 라인;
다수의 메모리 셀을 포함하는 다수의 컬럼;
다수의 리던던시 메모리 셀을 포함하고, 상기 다수의 컬럼 중 하나 이상의 컬럼을 대체하기 위한 하나 이상의 리던던시 컬럼;
상기 다수의 컬럼 중 대체되는 하나 이상의 컬럼의 컬럼 어드레스를 저장하고, 상기 저장된 컬럼 어드레스에 응답하여 다수의 리페어 선택정보를 생성하는 리페어 선택정보 생성부; 및
상기 다수의 데이터 전달라인 중 자신에게 대응하는 데이터 전달라인, 상기 다수의 컬럼 중 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼에 연결되고, 상기 다수의 리페어 선택정보 중 자신에게 대응하는 리페어 선택정보에 응답하여 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼 중 선택된 컬럼을 자신에게 대응하는 데이터 전달라인과 전기적으로 연결하는 다수의 리페어 선택부
를 포함하는 반도체 장치.
- ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서,
상기 리페어 선택부는
상기 자신에게 대응하는 컬럼이 대체되지 않은 경우 상기 자신에게 대응하는 컬럼 및 데이터 전달라인을 전기적으로 연결하고, 상기 자신에게 대응하는 컬럼이 대체된 경우 상기 하나 이상의 리던던시 컬럼 중 하나의 리던던시 컬럼과 상기 자신에게 대응하는 데이터 전달라인을 전기적으로 연결하는 반도체 장치.
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서,
다수의 데이터 입출력 라인;
상기 다수의 컬럼의 다수의 메모리 셀 및 상기 하나 이상의 리던던시 컬럼의 다수의 리던던시 메모리 셀 중 동일한 로우에 포함된 메모리 셀들에 연결되는 다수의 워드라인; 및
상기 다수의 데이터 입출력 라인 중 자신에게 대응하는 데이터 입출력 라인의 데이터를 버퍼링하여 상기 다수의 데이터 전달라인 중 자신에게 대응하는 데이터 전달라인으로 전달하거나, 상기 자신에게 대응하는 데이터 전달라인의 데이터를 버퍼링하여 상기 자신에게 대응하는 데이터 입출력 라인으로 전달하는 다수의 버퍼
를 더 포함하는 반도체 장치.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 3항에 있어서,
리드 동작시 상기 다수의 워드라인 중 로우 어드레스에 의하여 선택된 워드라인에 연결된 메모리 셀들의 데이터가 상기 다수의 데이터 전달라인을 통해 상기 다수의 버퍼로 저장되고, 상기 다수의 버퍼 중 컬럼 어드레스에 의하여 선택된 버퍼에 저장된 데이터는 상기 데이터 입출력 라인으로 전달되는 반도체 장치.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 3항에 있어서,
라이트 동작시 상기 다수의 버퍼 중 컬럼 어드레스에 의하여 선택된 버퍼에 저장된 데이터는 상기 데이터 입출력 라인의 데이터로 갱신되고, 상기 다수의 버퍼에 저장된 데이터는 상기 다수의 데이터 전달라인을 통해 상기 다수의 워드라인 중 로우 어드레스에 의하여 선택된 워드라인에 연결된 메모리 셀들에 저장되는 반도체 장치.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서,
상기 리페어 선택정보 생성부는
상기 대체되는 하나 이상의 컬럼의 컬럼 어드레스를 저장하는 컬럼 어드레스저장부; 및
상기 컬럼 어드레스 저장부에 저장된 컬럼 어드레스에 응답하여 상기 다수의 리페어 선택정보를 생성하는 정보 생성부
를 포함하는 반도체 장치.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서,
상기 다수의 메모리 셀은
저장된 값에 따라 다른 저항값을 갖는 반도체 장치.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서,
상기 다수의 메모리 셀은
자신에게 대응하는 메모리 셀이 선택되면 턴온되는 선택 트랜지스터; 및
저장된 데이터의 값에 따라 저항값이 결정되는 가변 저항 소자를 포함하고,
상기 가변 저항 소자는 금속 산화물, 상변화 물질 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함하는 반도체 장치.
- 다수의 데이터 전달 라인;
다수의 메모리 셀을 포함하는 다수의 컬럼;
다수의 리던던시 메모리 셀을 포함하고, 상기 다수의 컬럼 중 하나 이상의 컬럼을 대체하기 위한 하나 이상의 리던던시 컬럼;
상기 다수의 컬럼 중 대체되는 하나 이상의 컬럼의 컬럼 어드레스를 저장하고, 상기 저장된 컬럼 어드레스에 응답하여 다수의 리페어 선택정보를 생성하는 리페어 선택정보 생성부;
상기 다수의 데이터 전달라인 중 자신에게 대응하는 데이터 전달라인, 상기 다수의 컬럼 중 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼에 연결되고, 상기 다수의 리페어 선택정보 중 자신에게 대응하는 리페어 선택정보에 응답하여 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼 중 선택된 컬럼을 자신에게 대응하는 데이터 전달라인과 전기적으로 연결하는 다수의 리페어 선택부; 및
상기 다수의 데이터 전달라인 일부 또는 전부의 데이터의 에러를 정정하는 에러 정정부
를 포함하는 반도체 장치.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 9항에 있어서,
상기 리페어 선택부는
상기 자신에게 대응하는 컬럼이 대체되지 않은 경우 상기 자신에게 대응하는 컬럼 및 데이터 전달라인을 전기적으로 연결하고, 상기 자신에게 대응하는 컬럼이 대체된 경우 상기 하나 이상의 리던던시 컬럼 중 하나의 리던던시 컬럼과 상기 자신에게 대응하는 데이터 전달라인을 전기적으로 연결하는 반도체 장치.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 9항에 있어서,
다수의 데이터 입출력 라인;
상기 다수의 컬럼의 다수의 메모리 셀 및 상기 하나 이상의 리던던시 컬럼의 다수의 리던던시 메모리 셀 중 동일한 로우에 포함된 메모리 셀들에 연결되는 다수의 워드라인; 및
상기 다수의 데이터 입출력 라인 중 자신에게 대응하는 데이터 입출력 라인의 데이터를 버퍼링하여 상기 에러 정정부로 전달하거나 상기 에러 정정부에서 생성된 데이터를 버퍼링하여 상기 자신에게 대응하는 데이터 입출력 라인으로 전달하는 다수의 버퍼
를 더 포함하는 반도체 장치.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 11항에 있어서,
리드 동작시 상기 다수의 워드라인 중 로우 어드레스에 의하여 선택된 워드라인에 연결된 메모리 셀들의 데이터가 상기 다수의 데이터 전달라인을 통해 상기 에러 정정부로 전달되고, 상기 에러 정정부는 상기 다수의 데이터 전달라인의 데이터를 입력받아 에러 정정 디코딩을 수행하여 디코딩 데이터를 생성하고, 상기 디코딩데이터는 상기 다수의 버퍼로 저장되고, 상기 다수의 버퍼 중 컬럼 어드레스에 의하여 선택된 버퍼에 저장된 데이터는 상기 데이터 입출력 라인으로 전달되는 반도체 장치. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 11항에 있어서,
라이트 동작시 상기 다수의 버퍼 중 컬럼 어드레스에 의하여 선택된 버퍼에 저장된 데이터는 상기 데이터 입출력 라인의 데이터로 갱신되고, 상기 에러 정정부는 상기 다수의 버퍼에 저장된 데이터를 입력받아 에러 정정 인코딩을 수행하여 인코딩 데이터를 생성하고, 상기 인코딩 데이터는 상기 다수의 데이터 전달라인을 통해 상기 다수의 워드라인 중 로우 어드레스에 의하여 선택된 워드라인에 연결된 메모리 셀들에 저장되는 반도체 장치.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제 9항에 있어서,
상기 리페어 선택정보 생성부는
상기 대체되는 하나 이상의 컬럼의 컬럼 어드레스를 저장하는 컬럼 어드레스저장부; 및
상기 컬럼 어드레스 저장부에 저장된 컬럼 어드레스에 응답하여 상기 다수의 리페어 선택정보를 생성하는 정보 생성부
를 포함하는 반도체 장치.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 9항에 있어서,
상기 다수의 메모리 셀은
저장된 값에 따라 다른 저항값을 갖는 반도체 장치.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제 9항에 있어서,
상기 다수의 메모리 셀은
자신에게 대응하는 메모리 셀이 선택되면 턴온되는 선택 트랜지스터; 및
저장된 데이터의 값에 따라 저항값이 결정되는 가변 저항 소자를 포함하고,
상기 가변 저항 소자는 금속 산화물, 상변화 물질 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함하는 반도체 장치.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부;
상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고,
상기 기억부는
다수의 데이터 전달 라인;
다수의 메모리 셀을 포함하는 다수의 컬럼;
다수의 리던던시 메모리 셀을 포함하고, 상기 다수의 컬럼 중 하나 이상의 컬럼을 대체하기 위한 하나 이상의 리던던시 컬럼;
상기 다수의 컬럼 중 대체되는 하나 이상의 컬럼의 컬럼 어드레스를 저장하고, 상기 저장된 컬럼 어드레스에 응답하여 다수의 리페어 선택정보를 생성하는 리페어 선택정보 생성부; 및
상기 다수의 데이터 전달라인 중 자신에게 대응하는 데이터 전달라인, 상기 다수의 컬럼 중 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼에 연결되고, 상기 다수의 리페어 선택정보 중 자신에게 대응하는 리페어 선택정보에 응답하여 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼 중 선택된 컬럼을 자신에게 대응하는 데이터 전달라인과 전기적으로 연결하는 다수의 리페어 선택부
를 포함하는 마이크로 프로세서.
- ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈제 24항에 있어서,
상기 리페어 선택부는
상기 자신에게 대응하는 컬럼이 대체되지 않은 경우 상기 자신에게 대응하는 컬럼 및 데이터 전달라인을 전기적으로 연결하고, 상기 자신에게 대응하는 컬럼이 대체된 경우 상기 하나 이상의 리던던시 컬럼 중 하나의 리던던시 컬럼과 상기 자신에게 대응하는 데이터 전달라인을 전기적으로 연결하는 마이크로 프로세서.
- 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 캐시 메모리부는
다수의 데이터 전달 라인;
다수의 메모리 셀을 포함하는 다수의 컬럼;
다수의 리던던시 메모리 셀을 포함하고, 상기 다수의 컬럼 중 하나 이상의 컬럼을 대체하기 위한 하나 이상의 리던던시 컬럼;
상기 다수의 컬럼 중 대체되는 하나 이상의 컬럼의 컬럼 어드레스를 저장하고, 상기 저장된 컬럼 어드레스에 응답하여 다수의 리페어 선택정보를 생성하는 리페어 선택정보 생성부; 및
상기 다수의 데이터 전달라인 중 자신에게 대응하는 데이터 전달라인, 상기 다수의 컬럼 중 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼에 연결되고, 상기 다수의 리페어 선택정보 중 자신에게 대응하는 리페어 선택정보에 응답하여 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼 중 선택된 컬럼을 자신에게 대응하는 데이터 전달라인과 전기적으로 연결하는 다수의 리페어 선택부
를 포함하는 프로세서.
- ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈제 26항에 있어서,
상기 리페어 선택부는
상기 자신에게 대응하는 컬럼이 대체되지 않은 경우 상기 자신에게 대응하는 컬럼 및 데이터 전달라인을 전기적으로 연결하고, 상기 자신에게 대응하는 컬럼이 대체된 경우 상기 하나 이상의 리던던시 컬럼 중 하나의 리던던시 컬럼과 상기 자신에게 대응하는 데이터 전달라인을 전기적으로 연결하는 프로세서.
- 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 보조기억장치 및 상기 주기억장치 중 하나 이상은
다수의 데이터 전달 라인;
다수의 메모리 셀을 포함하는 다수의 컬럼;
다수의 리던던시 메모리 셀을 포함하고, 상기 다수의 컬럼 중 하나 이상의 컬럼을 대체하기 위한 하나 이상의 리던던시 컬럼;
상기 다수의 컬럼 중 대체되는 하나 이상의 컬럼의 컬럼 어드레스를 저장하고, 상기 저장된 컬럼 어드레스에 응답하여 다수의 리페어 선택정보를 생성하는 리페어 선택정보 생성부; 및
상기 다수의 데이터 전달라인 중 자신에게 대응하는 데이터 전달라인, 상기 다수의 컬럼 중 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼에 연결되고, 상기 다수의 리페어 선택정보 중 자신에게 대응하는 리페어 선택정보에 응답하여 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼 중 선택된 컬럼을 자신에게 대응하는 데이터 전달라인과 전기적으로 연결하는 다수의 리페어 선택부
를 포함하는 시스템.
- ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈제 28항에 있어서,
상기 리페어 선택부는
상기 자신에게 대응하는 컬럼이 대체되지 않은 경우 상기 자신에게 대응하는 컬럼 및 데이터 전달라인을 전기적으로 연결하고, 상기 자신에게 대응하는 컬럼이 대체된 경우 상기 하나 이상의 리던던시 컬럼 중 하나의 리던던시 컬럼과 상기 자신에게 대응하는 데이터 전달라인을 전기적으로 연결하는 시스템.
- 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은
다수의 데이터 전달 라인;
다수의 메모리 셀을 포함하는 다수의 컬럼;
다수의 리던던시 메모리 셀을 포함하고, 상기 다수의 컬럼 중 하나 이상의 컬럼을 대체하기 위한 하나 이상의 리던던시 컬럼;
상기 다수의 컬럼 중 대체되는 하나 이상의 컬럼의 컬럼 어드레스를 저장하고, 상기 저장된 컬럼 어드레스에 응답하여 다수의 리페어 선택정보를 생성하는 리페어 선택정보 생성부; 및
상기 다수의 데이터 전달라인 중 자신에게 대응하는 데이터 전달라인, 상기 다수의 컬럼 중 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼에 연결되고, 상기 다수의 리페어 선택정보 중 자신에게 대응하는 리페어 선택정보에 응답하여 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼 중 선택된 컬럼을 자신에게 대응하는 데이터 전달라인과 전기적으로 연결하는 다수의 리페어 선택부
를 포함하는 데이터 저장 시스템.
- ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈제 30항에 있어서,
상기 리페어 선택부는
상기 자신에게 대응하는 컬럼이 대체되지 않은 경우 상기 자신에게 대응하는 컬럼 및 데이터 전달라인을 전기적으로 연결하고, 상기 자신에게 대응하는 컬럼이 대체된 경우 상기 하나 이상의 리던던시 컬럼 중 하나의 리던던시 컬럼과 상기 자신에게 대응하는 데이터 전달라인을 전기적으로 연결하는 데이터 저장 시스템.
- 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 메모리 및 상기 버퍼 메모리 중 하나 이상은
다수의 데이터 전달 라인;
다수의 메모리 셀을 포함하는 다수의 컬럼;
다수의 리던던시 메모리 셀을 포함하고, 상기 다수의 컬럼 중 하나 이상의 컬럼을 대체하기 위한 하나 이상의 리던던시 컬럼;
상기 다수의 컬럼 중 대체되는 하나 이상의 컬럼의 컬럼 어드레스를 저장하고, 상기 저장된 컬럼 어드레스에 응답하여 다수의 리페어 선택정보를 생성하는 리페어 선택정보 생성부; 및
상기 다수의 데이터 전달라인 중 자신에게 대응하는 데이터 전달라인, 상기 다수의 컬럼 중 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼에 연결되고, 상기 다수의 리페어 선택정보 중 자신에게 대응하는 리페어 선택정보에 응답하여 자신에게 대응하는 컬럼 및 상기 하나 이상의 리던던시 컬럼 중 선택된 컬럼을 자신에게 대응하는 데이터 전달라인과 전기적으로 연결하는 다수의 리페어 선택부
를 포함하는 메모리 시스템.
- ◈청구항 33은(는) 설정등록료 납부시 포기되었습니다.◈제 32항에 있어서,
상기 리페어 선택부는
상기 자신에게 대응하는 컬럼이 대체되지 않은 경우 상기 자신에게 대응하는 컬럼 및 데이터 전달라인을 전기적으로 연결하고, 상기 자신에게 대응하는 컬럼이 대체된 경우 상기 하나 이상의 리던던시 컬럼 중 하나의 리던던시 컬럼과 상기 자신에게 대응하는 데이터 전달라인을 전기적으로 연결하는 메모리 시스템.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |