KR101877818B1 - 리페어 제어 회로 및 이를 이용한 반도체 집적회로 - Google Patents

리페어 제어 회로 및 이를 이용한 반도체 집적회로 Download PDF

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Abstract

테스트 타임 감소를 위한 리페어 제어 회로 및 이를 이용한 반도체 집적회로에 관한 것으로, 복수의 워드 라인이 배치된 복수의 메모리 블록; 복수의 메모리 블록 선택 신호에 응답하여 상기 복수의 워드 라인을 하나 또는 그 이상 구동하기 위한 복수의 워드 라인 드라이버; 및 여분 어드레스 및 상기 복수의 메모리 블록 선택 신호에 응답하여 생성한 리페어 어드레스와, 외부 어드레스를 비교하여 리페어 여부를 판단하도록 구성된 리페어 제어 회로를 포함한다.

Description

리페어 제어 회로 및 이를 이용한 반도체 집적회로{REPAIR CONTROL CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRCUIT USING THE SAME}
본 발명은 반도체 회로에 관한 것으로서, 특히 리페어 제어 회로 및 이를 이용한 반도체 집적회로에 관한 것이다.
종래의 반도체 집적회로(1)는 도 1에 도시된 바와 같이, 각각 복수의 메모리 셀로 이루어진 복수의 단위 메모리 블록(이하, 매트(MAT)), 복수의 비트 라인 센스 앰프(BLSA), 워드 라인 드라이버(10), 리페어 제어 회로(20)를 포함한다.
이때 리페어 제어 회로(20)는 도 2에 도시된 바와 같이, 리페어 어드레스 발생부(21), 비교부(22) 및 리페어부(23)를 포함한다.
리페어 어드레스 발생부(21)는 복수의 매트 선택 신호(MATSEL<0:n>) 및 뱅크 액티브 신호(ActiveBK)에 응답하여 리페어 컬럼 어드레스(CRADDR<0:n>)를 생성한다.
비교부(22)는 컬럼 어드레스(CADDR<0:n>)와 리페어 컬럼 어드레스(CRADDR<0:n>)가 서로 일치하면 리페어 신호(REP)를 활성화시킨다.
리페어부(23)는 리페어 신호(REP)가 활성화되면 리페어 컬럼 선택 신호(RYi<c>)를 활성화시킨다.
종래에는 테스트 타임의 감소를 위한 방법으로서, 복수의 워드 라인을 동시에 활성화시킴으로써 리드 명령 이후 컬럼 억세스 시간(tRCD), 컬럼 억세스 이후 프리차지 시간(tRTP)를 감소시키려 하였다.
즉, 도 1을 참조하면, 복수개의 워드 라인(WL<a>, WL<b>)을 동시에 활성화 시키는 방법을 사용하였다.
그러나 이 방법은 결함이 발생된 셀에 대한 리페어가 이루어진 이후에는 사용할 수 없으며, 그 이유를 설명하면 다음과 같다.
즉, 리페어가 이루어진 이후에 복수개의 워드 라인(WL<a>, WL<b>)이 액티브되면, 그에 따른 복수의 매트 선택 신호(MATSEL<0:n>)가 발생된다.
이때 하나의 매트 선택 신호(MATSEL<i>)에 따라 하나의 리페어 컬럼 어드레스(CRADDR<0:n>)에 해당하는 리페어 컬럼 선택 신호(RYi)가 생성되어야 한다.
그러나 복수의 매트 선택 신호 예를 들어, 2개의 매트 선택 신호(MATSEL<i, j>)가 동시에 발생됨에 따라 서로 다른 컬럼 어드레스에 해당하는 컬럼 선택 신호(Yi<a, b>)가 동시에 활성화되고, 그에 따라 컬럼 리페어 오류가 발생된다.
즉, 정상적인 컬럼 선택 신호 대신 잘못된 리페어 컬럼 선택 신호(RYi)가 활성화되어 테스트 동작에서 요구하는 데이터와는 전혀 다른 데이터가 출력되는 치명적인 문제가 발생된다.
따라서 종래의 복수의 워드 라인을 동시에 인에이블시켜 테스트하는 방식은 리페어 이후에는 사용될 수 없고, 결국 테스트 타임의 감소가 불가능하다.
본 발명의 실시예는 테스트 타임 감소가 가능한 리페어 제어 회로 및 이를 이용한 반도체 집적회로를 제공한다.
본 발명의 실시예는 여분 어드레스에 응답하여 선택 신호를 생성하도록 구성된 선택신호 생성부; 워드 라인과 연결된 복수의 메모리 블록들 중에서 하나 또는 그 이상을 선택하기 위한 복수의 메모리 블록 선택 신호를 상기 선택 신호에 응답하여 선택적으로 출력하도록 구성된 선택부; 및 상기 선택 신호 및 상기 선택부의 출력에 응답하여 리페어 어드레스를 생성하는 리페어 어드레스 생성부를 포함할 수 있다.
본 발명의 실시예는 복수의 워드 라인이 배치된 복수의 메모리 블록; 복수의 메모리 블록 선택 신호에 응답하여 상기 복수의 워드 라인을 하나 또는 그 이상 구동하기 위한 복수의 워드 라인 드라이버; 및 여분 어드레스 및 상기 복수의 메모리 블록 선택 신호에 응답하여 생성한 리페어 어드레스와, 외부 어드레스를 비교하여 리페어 여부를 판단하도록 구성된 리페어 제어 회로를 포함할 수 있다.
본 발명의 실시예는 결함이 발생된 셀에 대한 리페어가 이루어진 이후에도 복수개의 워드 라인을 동시에 활성화 시키는 방식의 테스트가 가능하여 테스트 타임을 감소시킬 수 있다.
도 1은 종래의 기술에 따른 반도체 집적회로(1)의 구성을 나타낸 블록도,
도 2는 도 1의 리페어 제어 회로(20)의 내부 구성을 나타낸 블록도,
도 3은 본 발명의 실시예에 따른 반도체 집적회로(100)의 구성을 나타낸 블록도,
도 4는 도 3의 리페어 제어 회로(200)의 내부 구성을 나타낸 블록도,
도 5는 도 4의 선택 신호 생성부(210)의 내부 구성을 나타낸 회로도,
도 6은 도 4의 선택부(220)의 내부 구성을 나타낸 회로도,
도 7은 도 4의 리페어 어드레스 생성부의 내부 구성(231)의 회로도,
도 8은 도 4의 리페어 어드레스 생성부의 내부 구성(232)의 회로도,
도 9는 본 발명의 실시예에 따른 리페어 제어 회로(200)의 동작 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 반도체 집적회로(100)의 구성을 나타낸 블록도이다.
본 발명의 실시예에 따른 반도체 집적회로(100)는 도 3에 도시된 바와 같이, 각각 복수의 메모리 셀로 이루어진 복수의 단위 메모리 블록(이하, 매트: MAT), 복수의 비트 라인 센스 앰프(BLSA), 복수의 워드 라인 드라이버(10), 복수의 리페어 제어 회로(200)를 포함한다.
이때 복수의 단위 메모리 블록은 제 1 그룹(110)과 제 2 그룹(120)으로 구분될 수 있다.
본 발명의 실시예에 따른 반도체 집적회로(100)는 결함이 발생된 셀에 대한 리페어가 이루어진 이후에도 복수의 워드 라인(WL<a>, WL<B>)을 동시에 활성화시키는 방식을 이용한 테스트가 가능하도록 한 것이다.
도 4는 도 3의 리페어 제어 회로(200)의 내부 구성을 나타낸 블록도이다.
도 4에 도시된 바와 같이, 리페어 제어 회로(200)는 선택 신호 생성부(210), 선택부(220), 리페어 어드레스 생성부(230), 비교부(240) 및 리페어부(250)를 포함한다.
선택 신호 생성부(210)는 뱅크 액티브 신호(ActiveBK) 및 컬럼 어드레스 즉, 여분 컬럼 어드레스(예를 들어, CA<12>)에 응답하여 선택 신호(SIOSEL_L, SIOSEL_H)를 생성하도록 구성된다.
선택부(220)는 선택 신호(SIOSEL_L, SIOSEL_H)에 응답하여 복수의 메모리 블록 선택 신호(이하, 복수의 매트 선택 신호)(MATSEL<0:n/2-1>, MATSEL<2/n:n>) 중에서 하나를 선택하여 최종 매트 선택 신호(MATINF<0:n>)로서 출력하도록 구성된다.
이때 MATSEL<0:n/2-1>에 따라 제 1 그룹(110)의 매트가 선택되고, MATSEL<2/n:n>에 따라 제 2 그룹(120)의 매트가 선택될 수 있다.
리페어 어드레스 생성부(230)는 최종 매트 선택 신호(MATINF<0:n>), 뱅크 액티브 신호(ActiveBK) 및 선택 신호(SIOSEL_L, SIOSEL_H)에 응답하여 리페어 컬럼 어드레스(CRADDR<0:n>)를 생성하도록 구성된다.
리페어 어드레스 생성부(230)는 제 1 및 제 2 블록(231, 232)으로 구분할 수 있다.
비교부(240)는 리페어 컬럼 어드레스(CRADDR<0:n>)와 외부에서 입력된 컬럼 어드레스(CADDR<0:n>)가 일치하면 리페어 신호(REP)를 활성화시키도록 구성된다.
리페어부(250)는 리페어 신호(REP)가 활성화되면 리페어 컬럼 선택 신호(RYi<c>)를 활성화시키도록 구성된다.
도 5는 도 4의 선택 신호 생성부(210)의 내부 구성을 나타낸 회로도이다.
도 5에 도시된 바와 같이, 선택 신호 생성부(210)는 복수의 인버터 및 복수의 낸드 게이트를 포함한다.
선택 신호 생성부(210)는 뱅크 액티브 신호(ActiveBK)와 여분 컬럼 어드레스(CA<12>)를 논리곱하여 선택 신호(SIOSEL_H)를 생성하고, 뱅크 액티브 신호(ActiveBK)와 반전된 여분 컬럼 어드레스(CA<12>)를 논리곱하여 선택 신호(SIOSEL_L)를 생성한다.
도 6은 도 4의 선택부(220)의 내부 구성을 나타낸 회로도이다.
도 6에 도시된 바와 같이, 선택부(220)는 복수의 낸드 게이트 및 복수의 인버터를 포함한다.
선택부(220)는 선택 신호(SIOSEL_L)와 복수의 매트 선택 신호(MATSEL<0:n/2-1>)를 논리곱하여 최종 매트 선택 신호(MATINF<0:n/2-1>)로서 출력하고, 선택 신호(SIOSEL_H)와 복수의 매트 선택 신호(MATSEL<2/n:n>)를 논리곱하여 최종 매트 선택 신호(MATINF<2/n:n>)로서 출력한다.
도 7은 도 4의 리페어 어드레스 생성부의 내부 구성(231)의 회로도이다.
도 7에 도시된 바와 같이, 리페어 어드레스 생성부(230)의 제 1 블록(231)은 복수의 오아 게이트, 복수의 낸드 게이트, 복수의 인버터 및 복수의 지연소자(DLY1 ~ DLY5)을 포함한다.
제 1 블록(231)은 선택 신호(SIOSEL_L, SIOSEL_H) 및 뱅크 액티브 신호(ActiveBK) 각각에 응답하여 정해진 시차를 두고 생성된 펄스 신호들을 이용하여 리페어 어드레스 제어 신호(ResetRA, SetRA)를 생성한다.
이때 리페어 어드레스 제어 신호(ResetRA, SetRA)의 천이는 선택 신호(SIOSEL_L, SIOSEL_H) 및 뱅크 액티브 신호(ActiveBK)에 의해 정해진다.
리페어 어드레스 제어 신호(ResetRA, SetRA)의 천이 타이밍은 지연소자들(DLY1 ~ DLY3)에 의해 정해진다.
리페어 어드레스 제어 신호(ResetRA, SetRA)의 펄스 폭은 지연소자들(DLY4, DLY5)에 의해 정해진다.
도 8은 도 4의 리페어 어드레스 생성부의 내부 구성(232)의 회로도이다.
도 8에 도시된 바와 같이, 리페어 어드레스 생성부(230)의 제 2 블록(232)은 복수의 인버터, 복수의 트랜지스터 및 복수의 퓨즈를 포함한다.
제 2 블록(232)은 리페어 어드레스 제어 신호(ResetRA)의 로우 레벨 구간 동안 최종 매트 선택 신호(MATINF<0:n>)에 해당하는 퓨즈의 컷팅 여부에 따라 리페어 컬럼 어드레스(CRADDR<0:n>)를 생성한다.
도 9는 본 발명의 실시예에 따른 리페어 제어 회로(200)의 동작 타이밍도이다.
도 9를 참조하여, 본 발명의 실시예에 따른 리페어 제어 동작을 설명하면 다음과 같다.
테스트 동작을 위해 뱅크 액티브 신호(ActiveBK)의 활성화 구간 동안 동시에 두 개의 워드 라인을 활성화시킨다.
뱅크 액티브 신호(ActiveBK)가 활성화된 상태에서, 로우 레벨의 여분 컬럼 어드레스(CA<12>)를 이용하여 선택 신호(SIOSEL_L)를 활성화시킨다.(도 5 참조)
활성화된 선택 신호(SIOSEL_L)를 이용하여 복수의 매트 선택 신호(MATSEL<0:n/2-1>, MATSEL<2/n:n>) 중에서 MATSEL<0:n/2-1를 선택하여 최종 매트 선택 신호(MATINF<0:n>)로서 출력한다.(도 6 참조)
한편, 선택 신호(SIOSEL_L)의 활성화 구간 동안 리페어 어드레스 제어 신호(ResetRA, SetRA)를 생성한다.(도 7 참조)
MATSEL<0:n/2-1를 선택하여 생성한 최종 매트 선택 신호(MATINF<0:n>)에 해당하는 퓨즈의 컷팅 여부 및 리페어 어드레스 제어 신호(ResetRA, SetRA)에 따라 리페어 컬럼 어드레스(CRADDR<0:n>)가 생성된다.(도 8 참조)
리페어 컬럼 어드레스(CRADDR<0:n>)와 컬럼 어드레스(CADDR<0:n>)가 일치할 경우, 리페어 신호(REP)가 활성화되고 그에 따라 리페어 컬럼 선택 신호(RYi<c>)를 활성화시켜 리페어 동작이 이루어지도록 한다.(도 4 참조)
이어서 여분 컬럼 어드레스(CA<12>)를 하이 레벨로 천이시켜 선택 신호(SIOSEL_H)를 활성화시킨다.(도 5 참조)
활성화된 선택 신호(SIOSEL_H)를 이용하여 복수의 매트 선택 신호(MATSEL<0:n/2-1>, MATSEL<2/n:n>) 중에서 MATSEL<2/n:n>를 선택하여 최종 매트 선택 신호(MATINF<0:n>)로서 출력한다.(도 6 참조)
한편, 선택 신호(SIOSEL_H)의 활성화 구간 동안 리페어 어드레스 제어 신호(ResetRA, SetRA)를 생성한다.(도 7 참조)
MATSEL<2/n:n>를 선택하여 생성한 최종 매트 선택 신호(MATINF<0:n>)에 해당하는 퓨즈의 컷팅 여부 및 리페어 어드레스 제어 신호(ResetRA, SetRA)에 따라 리페어 컬럼 어드레스(CRADDR<0:n>)가 생성된다.(도 8 참조)
리페어 컬럼 어드레스(CRADDR<0:n>)와 컬럼 어드레스(CADDR<0:n>)가 일치할 경우, 리페어 신호(REP)가 활성화되고 그에 따라 리페어 컬럼 선택 신호(RYi<c>)를 활성화시켜 리페어 동작이 이루어지도록 한다.(도 4 참조)
상술한 바와 같이, 본 발명의 실시예는 여분 컬럼 어드레스(CA<12>)를 이용하여 복수의 매트 선택 신호가 순차적으로 발생되도록 하고 그에 따라 복수의 매트 선택 신호 각각에 해당하는 정상적인 리페어 컬럼 어드레스(CRADDR<0:n>)가 발생하도록 하였다. 따라서 결함이 발생된 셀에 대한 리페어가 이루어진 이후에도 복수개의 워드 라인(WL<a>, WL<b>)을 동시에 활성화 시키는 방식의 테스트가 가능하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (15)

  1. 여분 어드레스에 응답하여 선택 신호를 생성하도록 구성된 선택신호 생성부;
    워드 라인과 연결된 복수의 메모리 블록들 중에서 하나 또는 그 이상을 선택하기 위한 복수의 메모리 블록 선택 신호를 상기 선택 신호에 응답하여 선택적으로 출력하도록 구성된 선택부; 및
    상기 선택 신호 및 상기 선택부의 출력에 응답하여 리페어 어드레스를 생성하는 리페어 어드레스 생성부를 포함하는 리페어 제어 회로.
  2. [청구항 2은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 선택신호 생성부는
    상기 여분 어드레스에 따라 상기 선택 신호를 서로 다른 레벨로 생성하도록 구성되는 리페어 제어 회로.
  3. [청구항 3은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 선택신호 생성부는
    뱅크 액티브 신호 및 상기 여분 어드레스에 응답하여 상기 선택 신호를 생성하도록 구성되는 리페어 제어 회로.
  4. [청구항 4은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 선택신호 생성부는
    뱅크 액티브 신호의 활성화 구간 동안 상기 여분 어드레스에 응답하여 상기 선택 신호의 값을 가변시키도록 구성되는 리페어 제어 회로.
  5. [청구항 5은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 리페어 어드레스와 외부 어드레스를 비교하여 리페어 신호를 생성하도록 구성된 비교부를 더 포함하는 리페어 제어 회로.
  6. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 여분 어드레스로서, 컬럼 어드레스를 사용하는 리페어 제어 회로.
  7. 복수의 워드 라인이 배치된 복수의 메모리 블록;
    복수의 메모리 블록 선택 신호에 응답하여 상기 복수의 워드 라인을 하나 또는 그 이상 구동하기 위한 복수의 워드 라인 드라이버; 및
    여분 어드레스 및 상기 복수의 메모리 블록 선택 신호에 응답하여 생성한 리페어 어드레스와, 외부 어드레스를 비교하여 리페어 여부를 판단하도록 구성된 리페어 제어 회로를 포함하는 반도체 집적회로.
  8. [청구항 8은(는) 설정등록료 납부시 포기되었습니다.]
    제 7 항에 있어서,
    뱅크 액티브 신호의 활성화 구간 내에서 상기 여분 어드레스의 값을 가변시키도록 구성된 반도체 집적회로.
  9. [청구항 9은(는) 설정등록료 납부시 포기되었습니다.]
    제 7 항에 있어서,
    상기 복수의 메모리 블록은
    제 1 그룹과 제 2 그룹으로 구분되고, 상기 복수의 메모리 블록 선택 신호 중에서 절반에 따라 상기 제 1 그룹의 메모리 블록이 선택되고, 나머지 절반에 따라 상기 제 2 그룹의 메모리 블록이 선택되는 반도체 집적회로.
  10. 삭제
  11. [청구항 11은(는) 설정등록료 납부시 포기되었습니다.]
    제 7 항에 있어서,
    상기 리페어 제어 회로는
    상기 여분 어드레스에 응답하여 선택 신호를 생성하도록 구성된 선택신호 생성부,
    상기 복수의 메모리 블록 선택 신호를 상기 선택 신호에 응답하여 선택적으로 출력하도록 구성된 선택부;
    상기 선택 신호 및 상기 선택부의 출력에 응답하여 상기 리페어 어드레스를 생성하는 리페어 어드레스 생성부; 및
    상기 리페어 어드레스와 상기 외부 어드레스를 비교하여 리페어 신호를 생성하도록 구성된 비교부를 포함하는 반도체 집적회로.
  12. 삭제
  13. [청구항 13은(는) 설정등록료 납부시 포기되었습니다.]
    제 11 항에 있어서,
    상기 선택신호 생성부는
    뱅크 액티브 신호 및 상기 여분 어드레스에 응답하여 상기 선택 신호를 생성하도록 구성되는 반도체 집적회로.
  14. [청구항 14은(는) 설정등록료 납부시 포기되었습니다.]
    제 11 항에 있어서,
    상기 선택신호 생성부는
    뱅크 액티브 신호의 활성화 구간 동안 상기 여분 어드레스에 응답하여 상기 선택 신호의 값을 가변시키도록 구성되는 반도체 집적회로.
  15. [청구항 15은(는) 설정등록료 납부시 포기되었습니다.]
    제 11 항에 있어서,
    상기 여분 어드레스로서, 컬럼 어드레스를 사용하는 반도체 집적회로.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102016543B1 (ko) 2013-02-28 2019-09-02 에스케이하이닉스 주식회사 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법
KR102152690B1 (ko) * 2014-06-26 2020-09-07 에스케이하이닉스 주식회사 래치 회로 및 이를 포함하는 반도체 장치
KR20160071769A (ko) * 2014-12-12 2016-06-22 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR20180081282A (ko) * 2017-01-06 2018-07-16 에스케이하이닉스 주식회사 반도체장치
CN109741782B (zh) * 2018-12-29 2020-10-16 西安紫光国芯半导体有限公司 一种dram的修复方法
CN112865781B (zh) * 2021-01-20 2022-04-12 长鑫存储技术有限公司 信号宽度修复电路、方法及电子设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080076394A (ko) * 2007-02-15 2008-08-20 주식회사 하이닉스반도체 리페어 회로 및 이를 구비하는 반도체 메모리 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1121042C (zh) * 1998-10-23 2003-09-10 联华电子股份有限公司 存储器元件的测试电路
KR100739253B1 (ko) * 2005-10-10 2007-07-12 주식회사 하이닉스반도체 반도체 메모리 소자의 리페어 회로
JP2008226389A (ja) * 2007-03-15 2008-09-25 Elpida Memory Inc 半導体記憶装置
KR100913971B1 (ko) * 2007-11-30 2009-08-26 주식회사 하이닉스반도체 안티퓨즈 리페어 제어 회로 및 그를 갖는 디램을 포함하는반도체 장치
KR101409375B1 (ko) * 2008-01-31 2014-06-18 삼성전자주식회사 반도체 메모리장치의 블록 디코딩 회로
JP5474332B2 (ja) * 2008-10-30 2014-04-16 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置及びその制御方法
KR101616093B1 (ko) * 2010-02-19 2016-04-27 삼성전자주식회사 리페어 동작을 수행하는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
KR101131557B1 (ko) * 2010-04-30 2012-04-04 주식회사 하이닉스반도체 반도체 메모리 장치의 리페어 회로 및 리페어 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080076394A (ko) * 2007-02-15 2008-08-20 주식회사 하이닉스반도체 리페어 회로 및 이를 구비하는 반도체 메모리 장치

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