JP2008226389A - 半導体記憶装置 - Google Patents

Abstract

【課題】 冗長メモリセルを用いることなく複数種のマージン性不良を救済できる半導体記憶装置を提供する。
【解決手段】 救済回路を備える半導体記憶装置において、前記救済回路が、複数種の不良に対応する複数の救済モードのうちのひとつを選択するためのモードフューズを備え、複数種類のマージン性不良を救済できる半導体記憶装置を提供する。すなわち物理的に壊れている場合は冗長置換で救済し、マージン不良の場合は、タイミング調整で救済する。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特に、不良セルを救済する救済回路を備えた半導体記憶装置に関する。

ＤＲＡＭやＳＲＡＭなどの半導体記憶装置では、各アドレスに対応するメモリセルが全て正常に動作する必要がある。これは、例えば、２５６Ｍビットの容量を持つ半導体記憶装置では、約２億６千万個ものメモリセルが正常に動作する必要があることを意味する。このような大量のメモリセルを含む半導体記憶装置を、全てのメモリセルが正常に動作するように製造することは実質上不可能である。

そこで、従来の半導体記憶装置では、予め予備の選択線やメモリセルを設けることにより冗長性を持たせておき、不良メモリセルが存在する場合には、その不良メモリセルを予備の冗長メモリセルで置換するようにしている。即ち、従来の半導体記憶装置では、図８に示すように、ウエハ検査により、正常メモリセルと不良メモリセルとを識別し、不良メモリセルを冗長メモリセルで置き換えるようにしている。

ここで、メモリセルの不良には、物理的に壊れている場合と、特定の動作条件でのみ不良となるいわゆるマージン性の不良の場合とがあることが知られている。物理的な不良は、例えばレチクル欠陥や、ウェハ拡散中の異物混入、あるいはプロセスマージンの不足などによって生じる。そして、このような物理的な原因による不良メモリセルは、上述したように、冗長メモリセルと置換する以外に救済する方法はない。

これに対し、マージン性の不良の場合は、いずれかの信号のタイミングを調整するだけで救済できる場合がある。そこで、従来の他の半導体記憶装置では、図９に示すように、ウェハ検査により不良メモリセルと判定されたセルに対し、信号タイミングの調整を行って再度試験を行い、正常に動作するものについては冗長メモリセルで置換せず、信号タイミングの調整で救済するようにしている（例えば、特許文献１又は２参照）。信号タイミングの調整を行ってもなお不良と判定されたメモリセルについては、上述したように冗長メモリセルで置換することにより救済する。

特開２００４−１６４７３７号公報（特に、段落００１５乃至００２３、図２乃至図４） 特開２００２−０７４９６１号公報（特に、段落００３１〜００３５、図１及び図４）

従来の不良メモリセルを全て冗長メモリセルで置き換える半導体記憶装置では、記憶容量（即ち、メモリセルの数）の増大にともない不良メモリセルの数も増大し、必要とされる冗長メモリセルの数も増加する。それゆえ、この様な従来の半導体記憶装置には、小型化が困難であるという問題点がある。

一方、信号タイミングを調整してマージン性不良による不良メモリセルを救済する従来の半導体記憶装置は、全ての不良メモリセルを冗長メモリセルに置き換える半導体記憶装置に比べ、必要とされる冗長メモリセルの数を低減することができ、小型化を図ることができる。しかしながら、この様な従来の半導体記憶装置は、ある特定の信号についてのみタイミングを変更できるように構成されており、複数種のマージン性不良に対応することができないという問題点がある。

そこで、本発明は、複数種のマージン性不良を救済できる半導体記憶装置を提供することを目的とする。

本発明の第１の要旨によれば、救済回路を備える半導体記憶装置において、前記救済回路が、複数種の不良に対応する複数の救済モードのうちのひとつを選択するためのモードフューズを備えていることを特徴とする。

また、本発明の第２の要旨によれば、第１の要旨に係る半導体記憶装置において、前記救済回路が、救済対象アドレスを指定するためのアドレスフューズと、該アドレスフューズにより指定されるアドレスと入力アドレスとを比較して比較結果を出力する比較部とを含むアドレス比較回路と、前記モードフューズを含み、前記比較結果を受けて前記モードフューズにより選択される救済モードに応じた救済信号を出力する調整回路と、を有することを特徴とする。

また、本発明の第３の要旨によれば、第２の要旨に係る半導体記憶装置において、前記モードフューズが、マージン性不良を救済するための信号タイミングの調整を行うタイミング調整フューズを兼ねていることを特徴とする。

さらに、本発明の第４の要旨によれば、第２又は第３の要旨に係る半導体記憶装置において、伝送遅延時間の異なる２つの経路と、前記救済信号に応じて前記２つの経路の一方の経路を導通させるゲート回路とをさらに備えることを特徴とする。

さらにまた、本発明の第５の要旨によれば、第１乃至第４のいずれか一つに記載の半導体記憶装置において、前記救済モードには、メインアンプ起動タイミング不良、書き込みマージン不足による不良及び読み出しマージン不足による不良のうちの少なくとも一つの不良を救済するモードが含まれることを特徴とする。

また、本発明の第６の要旨によれば、第１又は第２の半導体記憶装置において、前記救済モードには、物理的不良を救済するモードが含まれることを特徴とする。

本発明によれば、複数種の不良に対応する複数の救済モードのうちのひとつを選択するためのモードフューズを設けたことにより、複数種のマージン性の不良を救済することができ、冗長メモリセルの削減と半導体記憶装置の小型化を実現することができる。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

図１に、本発明の一実施の形態に係る半導体記憶装置の概略構成を示すブロック図を示す。

図１の半導体記憶装置は、メモリセルアレイ１１、ロウ（行）デコーダ１２、カラム（列）デコーダ１３、行デコーダ制御調整回路１４、列デコーダ制御調整回路１５、行救済判定回路１６、列救済判定回路１７、及び制御回路１８を備えている。本実施の形態では、行救済判定回路１６及び列救済判定回路１７と、行デコーダ制御調整回路１４及び列デコーダ制御調整回路１５に設けられた遅延調整回路（図４又は図５参照）とが救済回路を構成する。

行救済判定回路１６及び列救済判定回路１７は、それぞれ、複数のフューズが配列形成されたアドレスフューズ群１６１，１７１、及びモード・調整フューズ群１６２，１７２を有している。

アドレスフューズ群１６１、１７１の各フューズは、救済対象となるアドレスに応じて設定（切断）される。また、モード・調整フューズ群１６２，１７２の各フューズは、救済モード及び／又はタイミング調整量に応じて設定（切断）される。

行救済判定回路１６及び列救済判定回路１７は、後述するように、アドレスフューズ群１６１，１７１を含むアドレス比較回路と、モード・調整フューズ群１６２、１７２を含むモード・調整回路とを含む。行救済判定回路１６及び列救済判定回路１７は、入力されたアドレスがアドレスフューズ群１６１，１７１に設定されたアドレスに一致した場合に、モード・調整フューズ群１６２，１７２の設定に応じた救済信号（タイミング救済信号、物理救済信号）を出力する。タイミング調整を行うためのタイミング救済信号は、行デコーダ制御調整回路１４又は列デコーダ制御調整回路１５へ出力され、冗長メモリセルとの置換を行うための物理救済信号は行デコーダ１２又は列デコーダ１３あるいはこれらに対応する冗長デコーダに出力される。

行デコーダ制御調整回路１４及び列デコーダ制御調整回路１５は、制御回路１８の制御の下、行レコーダ１２及び列デコーダ１３を制御する信号の生成及び調整を行う。

次に、図２を参照して、信号タイミングの調整による不良メモリセルの救済原理について説明する。ここでは、カラム（列）選択線（ＹＳ）への起動信号立ち上がりに対し、メインアンプ（ＭＡ）への起動信号のタイミング調整を行う場合について説明するが、他の信号タイミングを調整する場合も同様である。

図２に示すように、メモリセルが正常な場合は、ＹＳ起動信号の立ち上がり後のＭＡ（１）のタイミングでメインアンプを起動するものとする。この場合、ＭＩＯの電位は、ＹＳ起動信号の立ち上がり後、次第に減少し、ＹＳ起動信号の立下りと同時に上昇に転じる。不良メモリセルの場合も、ＹＳ起動信号の立ち上がりと同時にＭＩＯの電位が下がり始めるが、所定の値に低下するまでに正常メモリセルに比べて時間を要する。このような場合に、メインアンプをＭＡ（１）のタイミングで起動させても、正常なメモリセル出力は得られない。しかしながら、メインアンプの起動タイミングをＭＡ（２）まで遅らせ、その時点でＭＩＯの電位が所定の値にまで低下していれば、正常なメモリセル出力が得られる。即ち、メインアンプの起動タイミングを変更することで不良メモリセルを冗長メモリセルで置換することなく救済することができる。本発明は、このタイミング調整をフューズを用いて実現する。

なお、カラム選択線の各々には、通常複数のメモリセル、例えば、×１６品であれば１６個のメモリセルが接続されている。そのため、カラム制御系の信号タイミングは、同一のカラム選択線に接続された全てのメモリセルにおいて共通となる。つまり、上述したように、あるメモリセルに対し、フューズを用いてメインアンプの起動タイミングを変更しようとすると、図３に示すように、そのメモリセルが接続されたカラム選択線に接続された全てのメモリセルについて、メインアンプの起動タイミングが変わってしまう。

しかしながら、信号タイミングの調整により救済可能な不良は、プロセス変動等に起因することが多い。そのため、あるメモリセルがマージン性の不良と判定されるような場合には、周囲のメモリセルも同じような特性を持つ傾向にある。また、半導体記憶装置は、ある程度のタイミングマージンを確保するように設計されている。それゆえ、上述のような信号タイミングの調整を行っても、半導体記憶装置は問題なく動作する可能性が高い。

信号タイミングを調整するには、例えば、図４に示すようなクロックドインバータを用いた遅延調整回路を用いることができる。

図４の遅延調整回路は、入力ＩＮと出力ＯＵＴとの間に、第１のクロックドインバータ４１を有する第１の経路と、第２のクロックドインバータ４２及び遅延回路４３を有する第２の経路とを有している。第１のクロックドインバータの反転クロック端子には信号Ｘが直接入力され、第２のクロックドインバータの反転クロック端子には信号ＸをＮＯＴ回路４４にて論理反転させた信号がそれぞれ入力される。

入力ＩＮに与えられた信号は、第１の経路又は第２の経路を通り、論理反転されて出力ＯＵＴへ到達する。詳述すると、入力ＩＮに与えられた信号は、制御入力Ｘが論理ローレベルのとき、第１の経路を通り、実質上遅延無しで出力ＯＵＴへ到達し、制御入力Ｘが論理ハイレベルのとき、第２の経路を通り、遅延回路４３で遅延されて出力ＯＵＴに到達する。このように、図４の遅延調整回路を用いれば、遅延回路４３に設定した時間だけ遅延させた信号と、遅延させていない信号とを選択的に出力させることができる。

遅延量を複数段階に調整可能とする場合には、図５に示すように遅延調整回路を多段接続することにより実現することができる。この場合、制御入力Ｘ１及びＸ２がともに論理ローレベルのとき、ＹＳＷ起動回路５１の出力が、実質的に遅延なくＭＡ起動回路５２へ供給される。制御入力Ｘ１及びＸ２のいずれか一方が論理ハイレベルのとき、ＹＳＷ起動回路５１の出力は、遅延回路５３又は５４で遅延され、ＭＡ起動回路５２へ供給される。制御入力Ｘ１及びＸ２の両方が論理ハイレベルのとき、ＹＳＷ起動回路５１の出力は、遅延回路５３及び５４の両方で遅延され、ＭＡ起動回路５２へ供給される。

なお、図５の構成において、一方の遅延回路を通過させた信号を基準とすれば、信号タイミングを遅らせることのみならず、進めることも可能である。

次に、図６を参照して、列救済判定回路１７について説明する。なお、行救済判定回路１６は、列救済判定回路１７と同様であるのでその説明を省略する。

図６に示すように、列救済判定回路１７は、複数の排他的論理和ゲート６１−１〜６１−ｎと、これら排他的論理和ゲート６１−１〜６１−ｎ及びイネーブル線６２に接続されたアンドゲート６３とを含むアドレス比較回路６４と、複数のアンドゲート６５−１，６５−２を含むモード選択・調整回路６６とを含む。

排他的論理和ゲート６１−１〜６１−ｎの各々の入力の一方に接続されたフューズは、アドレスフューズ群１７１に属するものであって、アドレスを指定するためのものである。また、アンドゲート６５−１，６５−２の各々の入力の一方の接続されたフューズは、モード・調整フューズ群１７２に属するものであって、救済モード及び／又は調整量を指定するためのものである。

なお、図６は、一のアドレスに対して２つのモード・調整信号（救済信号）を出力することが可能な例を示しているが、通常、列救済判定回路１７には、複数のアドレスに対応するため複数のアドレス比較回路６４及びモード選択・調整回路６６が設けられる。また、モード選択・調整回路６６は、さらに多くの救済モード及び調整量に対応するため、さらに多くのアンドゲート及びフューズの組を備えていてもよい。これら、モード選択・調整回路６６に含まれるアンドゲート及びフューズの組には、従来図７に示すように構成されていた物理的救済を行うための構成を実現するためのものを含めることができる。

アドレス比較回路６４は、ｎビットのアドレスデータＡ１〜Ａｎに対応している。フューズが切断されると、排他的論理和ゲート６１−１〜６１−ｎの一方の入力が論理ローレベルから論理ハイレベル（フローティングレベル）に変化する。イネーブル線６２についても同様である。

排他的論理和ゲート６１−１〜６１−ｎに接続されたフューズを、そのままにするか切断することにより、救済しようとするアドレスデータを論理反転させたのに等しいデータを排他的論理和ゲート６１−１〜６１−ｎの一方の入力に与えておく。この状態で、排他的論理和ゲート６１−１〜６１−ｎの他方に救済しようとするアドレスデータＡ１〜Ａｎが入力されると、全ての排他的論理和ゲート６１−１〜６１−ｎから論理ハイレベルが出力される。つまり、フューズにより設定されたアドレスに一致するアドレスデータＡ１〜Ａｎが入力されると、アンドゲート６３の出力が論理ローレベルから論理ハイレベルに変化し、それ以外のアドレスデータＡ１〜Ａｎが入力された場合、アンドゲート６３の出力は論理ローレベルのままとなる。

モード選択・調整回路６６では、フューズＦ１及びＦ２がともに切断されていない場合、アンドゲート６５−１，６５−２の出力は、アンドゲート６３の出力に関係なく論理ローレベルである。フューズＦ１、Ｆ２が切断されると、アンドゲート６５−１，６５−２の出力は、アンドゲート６３の出力に一致する。したがって、アンドゲート６５−１，６５−２が、それぞれ異なる種類の不良を救済するためのものであれば、フューズＦ１及びＦ２は、救済モードを選択するモードフューズとして機能する。また、アンドゲート６５−１，６５−２の出力が、ある特定の救済モードにおける信号タイミングの遅延量を調整するためのものであれば、フューズＦ１，Ｆ２は、タイミング調整フューズとして機能する。また、モード選択・調整回路６６に、３以上のアンドゲート及びフューズの組を設ければ、各フューズは、モードフューズ、タイミング調整フューズ、あるいはこれらを兼ねるフューズとして機能する。

モード選択・調整回路６６の構成は、上記構成に限られるものではなく、アンドゲート６３の出力変化に応じてその出力を変化させるものであって、さらにその出力をフューズの設定により変更できるものであればよい。例えば、ナンドゲート、排他的論理和ゲート、排他的論理和否定（ＮＥＯＲ）ゲートを用いてもよく、さらに目的に応じてオア回路やノット回路を組み合わせてもよい。

また、モード選択・調整回路６６の構成は、各救済モードに応じて異なる構成としてよい。例えば、ある救済モードでは、一つの救済信号が出力され、他の救済モードでは２以上の救済信号が出力されるようにしてよい。なお、救済モードには、メインアンプの起動タイミングの調整のほか、書き込みマージン不足による不良及び読み出しマージン不足による不良を救済するモードなどがある。

ウエハ検査を行った際に検出された不良メモリセルに対して、信号タイミングを調整して再度検査を行い、救済可能と判定されたならば、アドレス比較回路６４に含まれるアドレスフューズをそのアドレスに対応させるように設定（選択的に切断）する。また、モード選択・調整回路６６のフューズを、救済モード及びタイミング調整量に応じて設定（選択的に切断）する。その後、救済の対象であるアドレスのメモリセルの試験を行い、正常に動作すれば救済が確認される。

以上のように、本実施の形態に係る半導体記憶装置では、救済モードを選択するためのフューズを設けたことにより、複数種のマージン性の不良メモリセルを冗長メモリセルと置換することなく救済することができる。これにより、不良メモリセル救済のために用意しなければならない冗長メモリセルの数を減らすことができ、メモリチップ面積を縮小することができる。換言すると、本実施の形態に係る半導体記憶装置は、従来度同程度のチップ面積で、より多くの不良メモリセルの救済が可能になる。

本発明の一実施の形態に係る半導体記憶装置の概略構成を示すブロック図である。 図１の半導体記憶装置における、信号タイミング調整による不良メモリセルの救済原理を説明するための波形図である。 フューズによる信号タイミングの調整における問題点を説明するための図である。 図１の半導体記憶装置に用いられる遅延調整回路の一例を示す回路図である。 図４の遅延調整回路を多段接続した例を示す回路図である。 図１の半導体記憶装置に用いられる列救済判定回路を説明するための回路図である。 物理的救済を行うための構成を示すブロック図である。 従来の不良メモリセルの物理的救済を説明するための図である。 不良メモリセルの信号タイミング調整による救済を説明するための図である。

符号の説明

１１ メモリセルアレイ
１２ 行デコーダ
１３ 列デコーダ
１４ 行デコーダ制御調整回路
１５ 列デコーダ制御調整回路
１６ 行救済判定回路
１７ 列救済判定回路
１８ 制御回路
１６１，１７１ アドレスフューズ群
１６２，１７２ モード・調整フューズ群
４１ 第１のクロックドインバータ
４２ 第２のクロックドインバータ
４３ 遅延回路
５１ ＹＳＷ起動回路
５２ ＭＡ起動回路
５３，５４ 遅延回路
６１−１〜６１−ｎ 排他的論理和ゲート
６２ イネーブル線
６３ アンドゲート
６４ アドレス比較回路
６５−１，６５−２ アンドゲート
６６ モード選択・調整回路

Claims (6)

1. 救済回路を備える半導体記憶装置において、
   前記救済回路が、複数種の不良に対応する複数の救済モードのうちのひとつを選択するためのモードフューズを備えていることを特徴とする半導体記憶装置。
2. 請求項１に記載された半導体記憶装置において、
   前記救済回路が、救済対象アドレスを指定するためのアドレスフューズと、該アドレスフューズにより指定されるアドレスと入力アドレスとを比較して比較結果を出力する比較部とを含むアドレス比較回路と、
   前記モードフューズを含み、前記比較結果を受けて前記モードフューズにより選択される救済モードに応じた救済信号を出力する調整回路と、
   を有することを特徴とする半導体記憶装置。
3. 請求項２に記載された半導体記憶装置において、
   前記モードフューズが、マージン性不良を救済するための信号タイミングの調整を行うタイミング調整フューズを兼ねていることを特徴とする半導体記憶装置。
4. 請求項２又は３に記載の半導体記憶装置において、
   伝送遅延時間の異なる２つの経路と、前記救済信号に応じて前記２つの経路の一方の経路を導通させるゲート回路とをさらに備えることを特徴とする半導体記憶装置。
5. 請求項１乃至４のいずれか一つに記載の半導体記憶装置において、
   前記救済モードには、メインアンプ起動タイミング不良、書き込みマージン不足による不良及び読み出しマージン不足による不良のうちの少なくとも一つの不良を救済するモードが含まれることを特徴とする半導体記憶装置。
6. 請求項１又は２に記載の半導体記憶装置において、
   前記救済モードには、物理的不良を救済するモードが含まれることを特徴とする半導体記憶装置。

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