JPH10177792A - センスアンプタイミング回路 - Google Patents

センスアンプタイミング回路

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JPH10177792A
JPH10177792A JP9236670A JP23667097A JPH10177792A JP H10177792 A JPH10177792 A JP H10177792A JP 9236670 A JP9236670 A JP 9236670A JP 23667097 A JP23667097 A JP 23667097A JP H10177792 A JPH10177792 A JP H10177792A
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strobe signal
circuit
coupled
dummy
signal generation
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JP9236670A
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J Probsting Robert
ジェイ プローブスティング ロバート
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Townsend and Townsend and Crew LLP
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    • G11C7/227—Timing of memory operations based on dummy memory elements or replica circuits

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Abstract

(57)【要約】 【課題】 センスアンプタイミング回路を提供する。 【解決手段】 動的センスアンプの付勢タイミングを最
適化する回路技術が開示されている。ある実施形態で
は、プロセス変化を綿密に追跡する回路が、動的センス
アンプに関して最適化された付勢信号を生成するために
提供される。別の実施形態では、動的センスアンプに関
する付勢タイミングは、付勢信号に関する最適化タイミ
ングで到着するばかりでなく、製造業者が回路の作動に
おいて所定の量のマージンを保証することができるよう
に、チップ- バイ- チップ基にプログラマブルにさせ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般的には集積回路
に関し、特に、メモリ回路用のダイナミックセンスアン
プのためのタイミング回路に関する。
【０００２】
【従来の技術】メモリ回路の内容を読み出すとき、セン
スアンプはメモリセルにストアされている信号を検知し
且つ増幅するのに使用される。基本的には、動的と静的
という２つのタイプのセンスアンプがある。図１は、典
型的な静的センスアンプを示し、図２は動的センスアン
プ回路の例である。動的センスアンプの相互結合インバ
ータ202/204 と206/208 は正帰還をするラッチとして作
動する。正帰還のため、動的センスアンプは静的センス
アンプよりも本質的にかなり高速である。動的センスア
ンプはまた、電力を限度なく浪費し続ける静的センスア
ンプと比較すると、判断するとすぐにパワーをゼロに切
り替えるので、かなり少ない電力を消費する。
【０００３】更に、動的センスアンプは同期メモリ回路
のような所定のタイプの回路により適しており、（米国
特許第4,985,643 号に説明された）ポストチャージロジ
ック又は（米国特許第5,519,344 号に説明された）スキ
ュードロジックのような速度増加技術を使用することが
できる。これは、動的センスアンプの出力が、在来の回
路における静的センスアンプのレベル出力と比較して、
その伝播速度をこれらの技術を使用して速くさせること
ができるパルスであるという事実のためである。それゆ
え、電力及び速度の利点に関して動的センスアンプを使
用するのが望ましい。しかしながら、ストローブ動的セ
ンスアンプの大きな欠点は、図２に示したものの例で
は、その作動がストローブ信号のタイミングに対して高
感度であることである。正パルスがSTRBインプットに届
いたとき、センスアンプは、アンプが有しても良いいか
なるオフセット電圧に関してそのインプットで差動電圧
に基づいて決定し、該決定は不可逆適にラッチされる。
メモリ回路のコンテキストでは、例えば、あまりにも早
くストローブされるならば（即ち、そのインプットが現
れる十分大きな差動信号の前に）、センスアンプは誤っ
たデータをラッチするかもしれない。一方、あまりにも
遅くストローブされるならば（即ち、大きな信号が現れ
た後に）、時間は無駄に浪費され、貴重なアクセス時間
を加える。ストローブ信号に関する最適のタイミング
は、センスアンプが適当に作動するのに失敗するほどあ
まりにもアグレッシブではないアグレッシブで早いスト
ローブを要求する。
【０００４】メモリ回路では、動的センスアンプに関し
てストローブ信号のタイミングと衝突する多くの異なる
ファクタがある。センスアンプのインプットは、その容
量が作動速度に直接影響する相補型ビットラインのペア
に接続する。例えば、特定のダイでは、平均期待ビット
ライン容量より多くの容量がビットラインにあるなら
ば、信号はゆっくり発生する。従って、センスアンプは
長く待たなければならない（即ち、遅延ストローブ）。
反対に、ダイが平均よりも低いビットライン容量を示し
ている間は、センスアンプはより早くストローブされる
ことができる。メモリセルアクセストランジスタの寸法
の変化はまた、動的センスアンプに関する作動速度に直
接影響する。メモリセルアクセストランジスタは一般的
には、非常に狭いので（例えば、ミクロンの数分の
１）、非常に小さな寸法の変化でさえ、回路の速度に著
しい影響を与える。例えば、特に広いアクセストランジ
スタの場合では、信号をビットラインに早く発生させる
高電流が流れる。反対に、狭いアクセストランジスタは
信号を遅く発生させる。
【０００５】動的センスアンプのタイミング要求に直接
影響する他の要因は、ポリシリコンで作られたワードラ
インの抵抗である。ポリシリコンは抵抗が特に高く、即
ち、１つのダイから他のダイまでの抵抗が特に低い。ポ
リシリコンが高抵抗ならば、そのワードラインにおいて
信号がメモリセルに到着して信号を発生し始めるのに長
時間要する。ポリシリコンが低抵抗を示すならば、信号
はより速く現れる。全てのプロセス条件下でセンスアン
プの適当な作動を保証するために、信号が現れ始めた後
のセンスアンプストローブ信号の遅れる時間について
は、設計者は一般的には、非常に保守的であった。この
ことは勿論、メモリ回路に関して遅いアクセスタイムを
もたらす。一方、過度に進んだ設計は、より速いメモリ
回路をもたらすが、誤動作するパーツの数も著しく増加
する。従って、メモリ回路における動的センスアンプの
タイミングパフォーマンスを最適化する技術が必要であ
る。
【０００６】
【課題を解決するための手段】本発明は、動的センスア
ンプのタイミングパフォーマンスを最適化するための方
法及び回路を提供する。ある実施形態では、この発明
は、センスアンプに関して最適付勢信号を発生させるた
めに、プロセスの変化を綿密に追跡する回路を提供す
る。別の実施形態では、本発明は、動的センスアンプの
作動に関して最適タイミングで到達するようにチップ-
バイ- チップ基にプログラムされた回路を提供する。
【０００７】それゆえ、本発明はある実施形態では、第
１及び第２の差動インプットと、ストローブインプット
及びアウトプットと、ビットライン及びビットバーライ
ンとにそれぞれ結合された第１及び第２の差動インプッ
トと、ビットライン及びビットバーラインにそれぞれの
第１の複数のアクセストランジスタを介して結合された
複数のストレージセルと、第２の複数のアクセストラン
ジスタに結合されたワードラインと、を備えるセンスア
ンプを有する。回路は更に、複数のダミーアクセストラ
ンジスタに結合されたダミーワードラインを有し、該ダ
ミーワードラインは、あるワードライン及び第２の複数
のアクセストランジスタと、ダミービットラインに結合
されているダミーアクセストランジスタの選択されたグ
ループと、ダミービットラインに結合されたインプット
及びセンスアンプのストローブインプットに結合された
アウトプットを有するストローブドライバ回路と、を複
製する。従って、ストローブ信号を発生する回路は、そ
れが、作動速度に影響するプロセスの変化を追跡するよ
うに設計される。これは、センスアンプが、部分から部
分までのプロセスの変化にかかわらず、最適タイミング
でストローブされることを保証する。
【０００８】別の実施形態では、回路はダミーアクセス
トランジスタの選択されたグループのうちの選択された
ものをダミービットラインにプログラマブルに結合する
プログラマブルスイッチを更に含む。従って、ストロー
ブ信号のタイミングは、ダミーワードラインに結合する
ダミーアクセストランジスタの数をプログラムすること
によって各回路に関して適応される。以下の詳細な説明
及び図面を参照することにより、本発明の性質及び利点
をより理解することができるであろう。
【０００９】
【発明の実施の形態】図３を参照すると、スタティック
ランダムアクセスメモリ（ＳＲＡＭ）用のダイナミック
センスアンプ300 が示されている。本発明の本質はダイ
ナミックランダムアクセスメモリを含む他のタイプのメ
モリ回路に適用可能であることを理解すべきである。セ
ンスアンプ300 の差動インプットは、プレチャージ回路
302 を使用してＶccにプレチャージされたＢＩＴ及びＢ
ＩＴバーラインにそれぞれ接続される。典型的なＳＲＡ
Ｍセル304 がＢＩＴ及びＢＩＴバーに接続される。ＳＲ
ＡＭセル304 は、トランジスタ306 及び308 と、ロード
デバイス310 及び312 と、アクセストランジスタ314 及
び316 とから作られるストレージラッチを含む。メモリ
セルアクセストランジスタ314 及び316 のゲート電極は
ワードラインＷＬに接続する。ワードラインＷＬは、種
々のインバータに続くＮＡＮＤゲートから典型的に作ら
れるＷＬドライバ回路318 によって駆動される。
【００１０】作動中、ワードラインＷＬが選択されたと
き（即ち、論理的にハイになったとき）、アクセストラ
ンジスタ314 及び316 はターンオンになり、ＢＩＴ及び
ＢＩＴバーをメモリセル304 内部のラッチに接続する。
ラッチの内容に応じてＶccに予めプレチャージされてい
たＢＩＴ又はＢＩＴバーのいずれかの電圧は、電流が対
応するラッチトランジスタ（306 又は308 ）によって要
求されるとき、グランドに向かって落ち始める。従っ
て、差動電圧ΔＶがＢＩＴ及びＢＩＴバーを横切って発
生するように始まる。いったん、ΔＶがセンスアンプ30
0 によって検出可能なレベルに到達したならば、ストロ
ーブシグナルＳＴＲＢは感知オペレーションを起動する
ために適用される。従って、ＳＴＲＢの所望のタイミン
グは、ＷＬが求められた時から最小のΔＶを発生させる
のにかかる時間として決定される。設計者は典型的に
は、センスアンプによって必要とされ、次いで、ＷＬの
寄生的なロード、アクセストランジスタのサイズ、及
び、ＢＩＴ（又はＢＩＴバー）ラインの容量に基づいた
ＳＴＲＢ付勢に関するタイム値で到達する、最小のΔＶ
を計算する。
【００１１】アクセスタイムを最小にするために、セン
スアンプ300 によって要求される最小のΔＶに関しての
み十分な長さだけ待ち、ＳＴＲＢが生成されるまでの長
い時間は待たないようにすることが望ましい。上で議論
したように、ポリシリコンＷＬの抵抗率のばらつき、Ｂ
ＩＴ及びＢＩＴバーラインの容量性負荷、及び、アクセ
ストランジスタ314 及び316 の寸法はスピードに直接影
響し、アクセストランジスタ314 及び31において、ＢＩ
Ｔ及びＢＩＴバーラインの差動電圧が発生する。従っ
て、プロセスのばらつきのために、ＳＴＲＢの最小の遅
延はダイからダイまで変化する。従来技術では、ＳＴＲ
Ｂはいくらかのインバータによって典型的にはＷＬを遅
延させることによって発生させ、ΔＶをプロセスのばら
つきに関するいくらかのマージンに加えて十分に発生さ
せる。結果として、最も速いアクセスタイム（即ち、不
必要な時間を浪費する）あるいは、プロセスのばらつき
の最も高い歩留まりのいずれも生じない、劣等な折衷が
生じる。
【００１２】その代わりとして、本発明は回路技術を提
供し、それによってＳＴＲＢを発生する回路は、最適の
ＳＴＲＢタイミングが各ダイで維持されるようにプロセ
スのばらつきを追跡する。図３を参照すると、ワードラ
インＷＬを複製するポリシリコン（又は、伝導材料の他
の組み合わせ）で作られたダミーワードラインＤＷＬ
が、ＷＬドライバ回路318 で駆動される。ダミーワード
ラインＤＷＬはダミーアクセストランジスタ320-1 乃至
320-n を駆動し、ここでn はワードラインＷＬに接続さ
れるアクセストランジスタ（314 316 ）の数と全く同じ
である。ＤＷＬの容量性の負荷をＷＬの容量性の負荷と
正確に合わせるために、ダミーアクセストランジスタ32
0 のソース及びドレインの両方は、示すようにＶccとグ
ランドにそれぞれ交互に接続されるのが好ましい。ダミ
ートランジスタ320 の選ばれたグループ以外は、互いに
及びダミービットラインＤＢＬに接続されたそれらのド
レインターミナルと、グランドに接続されたそれらのソ
ースターミナルを有する。ダミープレチャージ回路322
はＤＢＬをＶccにプレチャージする。ＤＢＬはまた、ト
ランジスタ324 のゲートターミナルに接続し、そのドレ
インターミナルはストローブパルスドライバ回路326 に
接続する。ストローブパルスドライバ326 の出力はシグ
ナルＳＴＲＢをセンスアンプ300 のＳＴＲＢインプット
に供給する。
【００１３】この回路は、プロセスパラメータの重要な
変化上で最適のＳＴＲＢタイミングを維持するために、
ビットラインΔＶを発生させるのにかかる時間に影響を
及ぼすこれらのメモリ回路要素を複製する。従って、Ｄ
ＷＬはＷＬと同じ抵抗及び同じ容量を示す。同様に、Ｂ
ＩＴ又はＢＩＴバーライン及びダミーアクセストランジ
スタ320 がトランジスタ314/316 にアクセスするために
サイズ及びレイアウトが同じであり、従って、プロセス
のばらつきに亘って全く同じ変化を受けるとき、ダミー
アクセストランジスタ320 に接続するＤＢＬは（トラン
ジスタ324 を含む）同じ容量性負荷を有する。並列にＤ
ＢＬに接続されたダミーアクセストランジスタ320 の数
は設計者によって選択される。ある実施形態では、各Ｗ
Ｌが、例えば、３２個のメモリセル（即ち、６４個のア
クセストランジスタ）に接続する場合、１つが、例え
ば、負荷の４分の１に、即ち、１６個のダミートランジ
スタ320 に並列に接続することができる。従って、ＷＬ
及びＤＷＬがともに付勢されたとき、同一の負荷及びア
クセストランジスタの寸法が与えられ、ＤＢＬはＢＩＴ
（又はＢＩＴバー）の１６倍の電流でグランドにプルダ
ウンされる。これは、知られているいかなる比率であっ
ても良い。例えば、寸法が同じである変わりに、回路
は、ＤＢＬの負荷容量がＢＩＴ（又は、ＢＩＴバー）の
ものの２倍であるように、若しくは、並列に接続された
ダミートランジスタの数が変更されても良いように設計
される。
【００１４】作動中、ＷＬが付勢されているとき、プレ
チャージ回路302 はターンオフになり、アクセストラン
ジスタ314 及び316 はターンオンになり、ΔＶはＢＩＴ
及びＢＩＴバーを横切って発生し始める。ダミーワード
ラインＤＷＬはまた、付勢され、並列に接続されたダミ
ーアクセストランジスタ320 をオンにする。従って、Δ
Ｖが生成し始めるとき、ＤＢＬの電圧はグランドにプル
ダウンされる。メモリセル304 が論理的にゼロ（即ち、
グランド）にストアされ、ＤＢＬの負荷容量がＢＩＴの
負荷容量の２倍（即ち、ＣDBL ＝２ＣBIT ）であり、１
６個の並列に接続されたダミートランジスタ320 がある
と仮定すると、ＤＢＬの電圧はＢＩＴの電圧の８倍速く
グランドの方に移動する。数を簡単にするために、トラ
ンジスタ324 のしきい値電圧Ｖt は約 -800 mV、センス
アンプ300 のために必要な最小のΔＶは100mV であると
更に仮定する。それゆえ、ＤＢＬの電圧がＶccより下 8
00mVに到達するとき、ＢＩＴの電圧は８分の１即ち100m
V 、即ち所要のΔＶだけ移動させられる。この時に、ト
ランジスタ324 はターンオンになり、ノード328 をＶcc
にプルする。例えば、幾らかのバッファインバータを含
むＳＴＲＢパルスドライバ326 は、ノード328 の信号に
応じてＳＴＲＢパルスを供給する。ＳＴＲＢパルスドラ
イバ326 によって導入された遅延は、例えばワードライ
ンドライバ回路318 の論理パスにより早く計上すること
ができる。即ち、ＳＴＲＢパルスドライバ326 が、例え
ば更なる４つのゲート遅延を導入するならば、ＷＬドラ
イバ回路318 は通常のワードラインＷＬより早く、４つ
のゲート遅延をＤＷＬに付勢することができる。結果と
して、ＳＴＲＢのタイミング（センスアンプ300 の付
勢）は通常はΔＶのタイミングに応じて、且つ、ΔＶの
タイミングを追跡している。
【００１５】センスアンプΔＶとＳＴＲＢ信号との間の
追跡は、ＤＷＬによって複製されるＷＬを横切るポリシ
リコン抵抗の変化を考慮に入れる。従って、特定のダイ
で、ポリシリコン抵抗が、現れるΔＶに関してより長く
かかるように高ければ（即ち、ＷＬの遅延が長い）、ポ
リシリコンＤＷＬはダウンＳＴＲＢを同様に示す。ま
た、アクセストランジスタ314/316 が所定のダイで特に
強く且つＢＩＴラインをより大きな電流で駆動するなら
ば、ダミーアクセストランジスタ320 は同様に強く、Ｓ
ＴＲＢを対応して早く生成する。それゆえ、ΔＶを早く
又は遅く生成させる要因に関連したプロセスはまた、Ｓ
ＴＲＢを同一の仕方で早く又は遅くさせる。従って、本
発明の回路は動的センスアンプの起動信号に関して最適
タイミングを保証する。
【００１６】本発明の第２の実施形態では、並列に接続
されたダミートランジスタ３２０の数はプログラマブル
にされる。これは、ＳＴＲＢのタイミングの微調整に更
なる制御を提供する。図４を参照すると、通常のＷＬを
複製するＤＷＬと、通常のアクセストランジスタを複製
するダミーアクセストランジスタ320-1 乃至320-n とを
含むダミー回路構成要素が示されている。この実施形態
では、図３に示す実施形態のように、選択されたたくさ
んのダミーアクセストランジスタ320 は並列に接続され
る。しかしながら、図４に示した実施形態では、並列に
接続されたダミーアクセストランジスタ320 の選択され
たグループに関して、プログラマブルスイッチ又はトラ
ンジスタ400 はそれらのソースターミナルとグランドと
の間に挿入される。プログラマブルスイッチ400 は遅延
プログラミング論理ブロック402よってプログラムされ
る。トランジスタ400 が伝導状態にプログラムされてい
るとき、その対応するダミートランジスタ320 は、ター
ンオンされたとき、ダウンＤＢＬを引く電流に寄与す
る。従って、更なるプログラマブルトランジスタ400は
ターンオンされ、ＳＴＲＢはより早く生成され、逆もま
た同様である。
【００１７】一方、図４の実施形態は、プログラマブル
スイッチを有する幾らかのトランジスタ320 とグランド
に直接接続する幾らかのトランジスタ320 とを示し、全
ての数を含むいかなる数の並列接続トランジスタ320 が
プログラム可能である。図で示す目的のために、20個の
並列接続トランジスタ320 があると仮定し、そのうちの
10個がプログラマブルであり、比較的大きな寸法のトラ
ンジスタ400-i をプログラマブルスイッチとして使用す
る。例えば、ターンオンのときＤＢＬをグランドに接地
するデフォルトで16個の並列接続トランジスタ320 に関
してターンオンされる６個のプログラマブルトランジス
タ400 を有するように回路を予めプログラムすることが
できる。製造業者によって各ダイをテストする間、より
早い作動に関してテストするためにターンオンされた多
数のプログラマブルダミートランジスタ320 を有するよ
うにこの回路をプログラムすることができる。例えば、
４個の追加のプログラマブルトランジスタ400 を伝導状
態に論理的にプログラムすることができる。次いで、Ｄ
ＢＬを下に引く20個のダミートランジスタ320 を有する
センスアンプの作動に関してチェックするために回路を
テストする。このより速いＳＴＲＢが正しい結果をもた
らすならば、更なるダミートランジスタ320をプログラ
ミングトランジスタ400 によって並列に接続することが
できる。このプログラム及びテストプロセスは、ＳＴＲ
Ｂに関して可能な限り最速のタイミングが決定されるま
で繰り返される。回路の作動が、例えば19個の導電性ダ
ミートランジスタ320 では作用するけれども、20個では
作用しないようにテストされるならば、回路は合計18個
のトランジスタに関して最終的にビルトインマージンを
与えるようにプログラムされる。
【００１８】従って、本発明のこの実施形態は、ＳＴＲ
Ｂのタイミングを微調整するための機構を提供するだけ
でなく、回路の作動において幾らかのマージンがあるこ
とを設計者が保証することを可能にする。例えば、各ダ
ミートランジスタ320 の寄与は、例えば0.1nsec だけＳ
ＴＲＢの速度を増加させることができる。従って、テス
ト中に、ダイは限界的には0.8nsec で作動することもあ
るかもしれないが、0.9nsec で確実な性能を奏すること
になるであろう。この回路のプログラミングは、テスト
中にレーザプログラムヒューズによって利用できる論理
インプットを通して、或いは、他の周知のプログラミン
グ技術で行うことができる。トランジスタ320 の所望の
数がいったん決定されたならば、部品を最適のタイミン
グ用に永久にレーザプログラムすることができる。更な
る特徴として、回路は、ＳＲＡＭのようなメモリ回路の
多くのタイプにおいて典型的に存在する不当なコマンド
を受け取ることに備えることができる。従って、完成製
品での最終テストでは、回路を、例えば特定の不当なコ
マンドに対応して速度の程度を速く又は遅くするように
変更することができる。即ち、製品が、例えば、18個の
並列接続伝導性ダミートランジスタ320 を有して出荷さ
れたならば、19個のトランジスタに関してプログラムす
ることができ、次いでテストすることができる。このこ
とにより製造業者は、たとえ感知がわずかに速く行われ
ても、18個のトランジスタを有する回路の作動を保証す
ることができる。このことは最終テストでさえ、幾らか
の保証されたマージンを提供する。
【００１９】この発明の特定の実施形態はＳＲＡＭに関
連して説明されているが、この発明の本質的な教示及び
それの利点は、ＤＲＡＭのような他のタイプのメモリ回
路にも当てはまる。当業者に知られているように、ＤＲ
ＡＭでは、カラムデコードラインを選択的にアサートす
ることは、（ＳＲＡＭでのアクセストランジスタに対応
し、ここで典型的にはパストランジスタと呼ぶ）カラム
デコードトランジスタをターンオンし、これによって相
補型インプット／アウトプット（Ｉ／Ｏ）ラインの間に
ΔＶを生ぜしめる。２つのタイプのメモリ回路の間にパ
ラレルを引くことにより、本質においては、ＤＲＡＭビ
ットラインセンスアンプは（典型的にはここではラッチ
と呼ぶ）ＳＲＡＭメモリセルに対応し、ＤＲＡＭカラム
デコードラインは（典型的にはここではコントロールラ
インと呼ぶ）ＳＲＡＭワードラインに対応し、ＤＲＡＭ
Ｉ／Ｏラインは（典型的にはここではデータラインと
呼ぶ）ＳＲＡＭビットラインに対応する。従って、ＤＲ
ＡＭはＳＲＡＭと同じセンスアンプタイミングの問題を
示す。それゆえ、本発明によって教示された同様な技術
をＤＲＡＭセンスアンプオペレーションのタイミングを
最適化するために採用することができる。
【００２０】結論として、本発明は動的センスアンプの
作動タイミングを最適化するための回路技術を提供す
る。ある実施形態では、プロセス変化を綿密に追跡する
回路が動的センスアンプに関して最適化された起動信号
を生成するために提供される。別の実施形態では、動的
センスアンプに関する起動タイミングは、起動信号に関
して最適のタイミングで到達するだけでなく、製造業者
が回路の作動における所定の量のマージンを保証する事
ができるように、チップ- バイ- チップ基にプログラム
可能である。上記は本発明の特定の実施形態の完全な説
明であるが、種々の修正及び変形を採用することができ
る。例えば、図３に示した好ましい実施形態は変化を回
路にひとまとめになっているワードライン( 一般的には
制御ライン) 抵抗、ビットライン( 一般的はデータライ
ン) 容量、及び、アクセス（一般的にはパス）トランジ
スタのカレントドライブにアドレス指定する。当業者
は、似ているが僅かに変更された回路構成が、個々に又
はいかなる組み合わせで上記要素のうちのいずれか１つ
にアドレス指定するのに用いられることができることを
理解するであろう。それゆえ、本発明の範囲は説明され
た実施形態に限定されず、その代わりに以下の特許請求
の範囲によって定義される。
【図面の簡単な説明】
【図１】典型的な静的センスアンプを示す。
【図２】典型的な動的センスアンプの回路図である。
【図３】本発明のある実施形態による、センスアンプス
トローブ信号生成回路を図示する簡略化された回路図で
ある。
【図４】本発明のセンスアンプ回路の第２のプログラム
可能な実施形態を示す。
【符号の説明】
３００ 動的センスアンプ ３０２ プレチャージ回路 ３０４ ＳＲＡＭセル ３０６ トランジスタ ３０８ トランジスタ ３１０ ロードデバイス ３１２ ロードデバイス ３１４ メモリセルアクセストランジスタ ３１６ メモリセルアクセストランジスタ ３１８ ＷＬドライバ回路 ３２０ ダミーアクセストランジスタ ３２２ ダミープレチャージ回路 ３２４ トランジスタ ３２６ ＳＴＲＢパルスドライバ ４００ プログラマブルスイッチ（トランジスタ） ４０２ 遅延プログラミングロジック

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 第１及び第２の差動インプットと、スト
    ローブインプット及びアウトプットと、データ及びデー
    タバーラインに各々結合される第１及び第２の差動イン
    プットとを有するセンスアンプと、 それぞれの複数のパストランジスタを介して、データ及
    びデータバーラインに結合される複数のラッチと、 複数のパストランジスタに結合される制御ラインと、 センスアンプのストローブインプットに結合されるアウ
    トプットを有するストローブ信号生成回路と、を有し、 ストローブ信号生成回路が、制御ラインの抵抗の変化に
    よってストローブ信号の遅延が変化するようにストロー
    ブ信号をそのアウトプットに生成させる、ことを特徴と
    する回路。
  2. 【請求項２】 ストローブ信号生成回路が、制御ライン
    を実質的に複製する物理特性を有するダミー制御ライン
    を有する、請求項１に記載の回路。
  3. 【請求項３】 ストローブ信号生成回路が、複数のパス
    トランジスタを実質的に複製するものであり、ダミー制
    御ラインに結合される複数のダミーパストランジスタを
    更に有し、 ストローブ信号の遅延が複数のパストランジスタのカレ
    ントドライブにおける変化によって変化する、請求項２
    に記載の回路。
  4. 【請求項４】 ストローブ信号生成回路が、データライ
    ンを実質的に複製するものであり、選択された複数のダ
    ミーパストランジスタに結合されるダミーデータライン
    を更に有し、 ストローブ信号の遅延がデータラインの容量における変
    化によって変化する、請求項３に記載の回路。
  5. 【請求項５】 ダミー制御ラインが、複数のダミーパス
    トランジスタのゲートターミナルに結合し、複数のダミ
    ーパストランジスタの選択されたグループが、ダミーデ
    ータラインに結合された第１のターミナルと、グランド
    に接地された第２のターミナルとを各々有する、請求項
    ４に記載の回路。
  6. 【請求項６】 複数のパストランジスタのカレントドラ
    イブが減少したとき、或いは、データラインの容量が増
    加したとき、ストローブ信号の遅延は、制御ラインの抵
    抗が増加するに連れて増加する、請求項５に記載の回
    路。
  7. 【請求項７】 ストローブ信号生成回路は、使用者がス
    トローブ信号の遅延を変更することができる、ユーザプ
    ログラマブルエレメントを更に有する、請求項１に記載
    の回路。
  8. 【請求項８】 ストローブ信号生成回路は、使用者がス
    トローブ信号の遅延を変更することができる、ユーザプ
    ログラマブルエレメントを更に有する、請求項５に記載
    の回路。
  9. 【請求項９】 ユーザプログラマブルエレメントは、複
    数のダミーパストランジスタ選択された多数の選択され
    たグループとグランドとの間に各々挿入された複数のプ
    ログラマブルパストランジスタを有する、請求項８に記
    載の回路。
  10. 【請求項１０】 制御ラインに結合される第１のアウト
    プットとダミー制御ラインに結合される第２のアウトプ
    ットとを備える制御ラインドライバ回路を更に有する、
    請求項５に記載の回路。
  11. 【請求項１１】 データ及びデータバーラインに結合さ
    れる第１のプレチャージ回路と、ダミーデータラインに
    結合される第２のプレチャージ回路とを更に有する、請
    求項１０に記載の回路。
  12. 【請求項１２】 ストローブ信号生成回路はドライバ回
    路を更に備え、 ダミーデータラインに結合されるゲートターミナルを有
    するドライバトランジスタと、 ドライバトランジスタのソース／ドレインに結合される
    インプットと、センスアンプのストローブインプットに
    結合されるアウトプットとを備えるパルスドライバ回路
    と、を有する、前記ストローブ信号生成回路。
  13. 【請求項１３】 第１及び第２の差動インプットと、ス
    トローブインプット及びアウトプットと、データ及びデ
    ータバーラインに各々結合される第１及び第２の差動イ
    ンプットとを備えるセンスアンプと、 各複数のパストランジスタを介してデータ及びデータバ
    ーラインに結合される複数のラッチと、 複数のパストランジスタに結合される制御ラインと、 センスアンプのストローブインプットに結合されるアウ
    トプットを備えるストローブ信号生成回路と、を有し、 ストローブ信号生成回路が、ストローブ信号の遅延が複
    数のパストランジスタのカレントドライブにおける変化
    によって変化するように、ストローブ信号をそのアウト
    プットで生成させる、前記回路。
  14. 【請求項１４】 ストローブ信号生成回路が、複数のパ
    ストランジスタを実質的に複製する物理特性を備える複
    数のダミーパストランジスタを有する、請求項１３に記
    載の回路。
  15. 【請求項１５】 ストローブ信号生成回路が、選択され
    た複数のダミーパストランジスタに結合されるダミーデ
    ータラインを更に有し、ダミーデータラインがデータラ
    インを実質的に複製し、 ストローブ信号の遅延がデータラインの容量における変
    化によって変化する、請求項１４に記載の回路。
  16. 【請求項１６】 ストローブ信号生成回路は、使用者が
    ストローブ信号の遅延を変更することができるようにユ
    ーザプログラマブルエレメントを更に有する、請求項１
    ３に記載の回路。
  17. 【請求項１７】 第１及び第２の差動インプットと、ス
    トローブインプット及びアウトプットと、データ及びデ
    ータバーラインにそれぞれ結合される第１及び第２の差
    動インプットとを備えるセンスアンプと、 各複数のパストランジスタを介してデータ及びデータバ
    ーラインに結合される複数のラッチと、 複数のパストランジスタに結合される制御ラインと、 センスアンプのストローブインプットに結合されるアウ
    トプットを有するストローブ信号生成回路と、を有し、 ストローブ信号生成回路が、ストローブ信号の遅延がデ
    ータラインの容量における変化によって変化するように
    ストローブ信号をそのアウトプットで生成する、ように
    なった回路。
  18. 【請求項１８】 前記ストローブ信号生成回路が、デー
    タラインを実質的に複製する物理特性を備えるダミーデ
    ータラインを有する、請求項１７に記載の回路。
  19. 【請求項１９】 ストローブ信号生成回路が、制御ライ
    ンを実質的に複製するダミーコントロールを更に有し、 ストローブ信号の遅延が、制御ラインの抵抗における変
    化によって変化する、請求項１８に記載の回路。
  20. 【請求項２０】 ストローブ信号生成回路は、使用者が
    ストローブ信号の遅延を変更することができる、ユーザ
    プログラマブルエレメントを更に有する、請求項１７に
    記載の回路。
  21. 【請求項２１】 差動インプットと、ストローブインプ
    ット及びアウトプットとを備え、ストローブインプット
    に受信されるストローブ信号によって付勢され、動的セ
    ンスアンプと、 前記動的センスアンプのストローブインプットに結合さ
    れるアウトプットと、インプットと、前記インプットに
    結合されるプログラマブルエレメントと、 前記ストローブ信号生成回路のインプットに結合される
    アウトプットを備えるタイミング制御ロジックと、を有
    し、 前記タイミング制御ロジックが前記ストローブ信号生成
    回路においてプログラマブルエレメントをプログラムす
    ることによってストローブ信号のタイミングを変更する
    ようになった回路。
  22. 【請求項２２】 ストローブ信号生成回路は複数のアウ
    トプット及び複数のプログラマブルエレメントを有し、
    タイミング制御ロジックは複数のアウトプットを有す
    る、請求項２１に記載の回路。
  23. 【請求項２３】 動的センスアンプの差動インプットに
    結合するアウトプットを持ったデータパスを備える差動
    信号生成回路を更に有し、差動信号生成回路が、そのタ
    イミングがデータパスの物理特性における変化によって
    変化する差動信号を生成し、 ストローブ信号生成回路が、差動信号のタイミングにお
    ける変化に応じてストローブ信号のタイミングを変化さ
    せる、請求項２１に記載の回路。
JP9236670A 1996-09-03 1997-09-02 センスアンプタイミング回路 Pending JPH10177792A (ja)

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