JPH10177792A - センスアンプタイミング回路 - Google Patents
センスアンプタイミング回路Info
- Publication number
- JPH10177792A JPH10177792A JP9236670A JP23667097A JPH10177792A JP H10177792 A JPH10177792 A JP H10177792A JP 9236670 A JP9236670 A JP 9236670A JP 23667097 A JP23667097 A JP 23667097A JP H10177792 A JPH10177792 A JP H10177792A
- Authority
- JP
- Japan
- Prior art keywords
- strobe signal
- circuit
- coupled
- dummy
- signal generation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 22
- 230000001934 delay Effects 0.000 claims description 4
- 230000007423 decrease Effects 0.000 claims description 2
- 230000000704 physical effect Effects 0.000 claims 1
- 230000015654 memory Effects 0.000 abstract description 27
- 210000004027 cell Anatomy 0.000 abstract description 18
- 230000008878 coupling Effects 0.000 abstract description 2
- 238000010168 coupling process Methods 0.000 abstract description 2
- 238000005859 coupling reaction Methods 0.000 abstract description 2
- 210000000352 storage cell Anatomy 0.000 abstract description 2
- 240000007320 Pinus strobus Species 0.000 description 16
- 230000008569 process Effects 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 230000003068 static effect Effects 0.000 description 7
- 238000012360 testing method Methods 0.000 description 5
- 230000004913 activation Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000013100 final test Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/08—Control thereof
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/227—Timing of memory operations based on dummy memory elements or replica circuits
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
適化する回路技術が開示されている。ある実施形態で
は、プロセス変化を綿密に追跡する回路が、動的センス
アンプに関して最適化された付勢信号を生成するために
提供される。別の実施形態では、動的センスアンプに関
する付勢タイミングは、付勢信号に関する最適化タイミ
ングで到着するばかりでなく、製造業者が回路の作動に
おいて所定の量のマージンを保証することができるよう
に、チップ- バイ- チップ基にプログラマブルにさせ
る。
Description
に関し、特に、メモリ回路用のダイナミックセンスアン
プのためのタイミング回路に関する。
スアンプはメモリセルにストアされている信号を検知し
且つ増幅するのに使用される。基本的には、動的と静的
という2つのタイプのセンスアンプがある。図1は、典
型的な静的センスアンプを示し、図2は動的センスアン
プ回路の例である。動的センスアンプの相互結合インバ
ータ202/204 と206/208 は正帰還をするラッチとして作
動する。正帰還のため、動的センスアンプは静的センス
アンプよりも本質的にかなり高速である。動的センスア
ンプはまた、電力を限度なく浪費し続ける静的センスア
ンプと比較すると、判断するとすぐにパワーをゼロに切
り替えるので、かなり少ない電力を消費する。
のような所定のタイプの回路により適しており、(米国
特許第4,985,643 号に説明された)ポストチャージロジ
ック又は(米国特許第5,519,344 号に説明された)スキ
ュードロジックのような速度増加技術を使用することが
できる。これは、動的センスアンプの出力が、在来の回
路における静的センスアンプのレベル出力と比較して、
その伝播速度をこれらの技術を使用して速くさせること
ができるパルスであるという事実のためである。それゆ
え、電力及び速度の利点に関して動的センスアンプを使
用するのが望ましい。しかしながら、ストローブ動的セ
ンスアンプの大きな欠点は、図2に示したものの例で
は、その作動がストローブ信号のタイミングに対して高
感度であることである。正パルスがSTRBインプットに届
いたとき、センスアンプは、アンプが有しても良いいか
なるオフセット電圧に関してそのインプットで差動電圧
に基づいて決定し、該決定は不可逆適にラッチされる。
メモリ回路のコンテキストでは、例えば、あまりにも早
くストローブされるならば(即ち、そのインプットが現
れる十分大きな差動信号の前に)、センスアンプは誤っ
たデータをラッチするかもしれない。一方、あまりにも
遅くストローブされるならば(即ち、大きな信号が現れ
た後に)、時間は無駄に浪費され、貴重なアクセス時間
を加える。ストローブ信号に関する最適のタイミング
は、センスアンプが適当に作動するのに失敗するほどあ
まりにもアグレッシブではないアグレッシブで早いスト
ローブを要求する。
てストローブ信号のタイミングと衝突する多くの異なる
ファクタがある。センスアンプのインプットは、その容
量が作動速度に直接影響する相補型ビットラインのペア
に接続する。例えば、特定のダイでは、平均期待ビット
ライン容量より多くの容量がビットラインにあるなら
ば、信号はゆっくり発生する。従って、センスアンプは
長く待たなければならない(即ち、遅延ストローブ)。
反対に、ダイが平均よりも低いビットライン容量を示し
ている間は、センスアンプはより早くストローブされる
ことができる。メモリセルアクセストランジスタの寸法
の変化はまた、動的センスアンプに関する作動速度に直
接影響する。メモリセルアクセストランジスタは一般的
には、非常に狭いので(例えば、ミクロンの数分の
1)、非常に小さな寸法の変化でさえ、回路の速度に著
しい影響を与える。例えば、特に広いアクセストランジ
スタの場合では、信号をビットラインに早く発生させる
高電流が流れる。反対に、狭いアクセストランジスタは
信号を遅く発生させる。
影響する他の要因は、ポリシリコンで作られたワードラ
インの抵抗である。ポリシリコンは抵抗が特に高く、即
ち、1つのダイから他のダイまでの抵抗が特に低い。ポ
リシリコンが高抵抗ならば、そのワードラインにおいて
信号がメモリセルに到着して信号を発生し始めるのに長
時間要する。ポリシリコンが低抵抗を示すならば、信号
はより速く現れる。全てのプロセス条件下でセンスアン
プの適当な作動を保証するために、信号が現れ始めた後
のセンスアンプストローブ信号の遅れる時間について
は、設計者は一般的には、非常に保守的であった。この
ことは勿論、メモリ回路に関して遅いアクセスタイムを
もたらす。一方、過度に進んだ設計は、より速いメモリ
回路をもたらすが、誤動作するパーツの数も著しく増加
する。従って、メモリ回路における動的センスアンプの
タイミングパフォーマンスを最適化する技術が必要であ
る。
ンプのタイミングパフォーマンスを最適化するための方
法及び回路を提供する。ある実施形態では、この発明
は、センスアンプに関して最適付勢信号を発生させるた
めに、プロセスの変化を綿密に追跡する回路を提供す
る。別の実施形態では、本発明は、動的センスアンプの
作動に関して最適タイミングで到達するようにチップ-
バイ- チップ基にプログラムされた回路を提供する。
1及び第2の差動インプットと、ストローブインプット
及びアウトプットと、ビットライン及びビットバーライ
ンとにそれぞれ結合された第1及び第2の差動インプッ
トと、ビットライン及びビットバーラインにそれぞれの
第1の複数のアクセストランジスタを介して結合された
複数のストレージセルと、第2の複数のアクセストラン
ジスタに結合されたワードラインと、を備えるセンスア
ンプを有する。回路は更に、複数のダミーアクセストラ
ンジスタに結合されたダミーワードラインを有し、該ダ
ミーワードラインは、あるワードライン及び第2の複数
のアクセストランジスタと、ダミービットラインに結合
されているダミーアクセストランジスタの選択されたグ
ループと、ダミービットラインに結合されたインプット
及びセンスアンプのストローブインプットに結合された
アウトプットを有するストローブドライバ回路と、を複
製する。従って、ストローブ信号を発生する回路は、そ
れが、作動速度に影響するプロセスの変化を追跡するよ
うに設計される。これは、センスアンプが、部分から部
分までのプロセスの変化にかかわらず、最適タイミング
でストローブされることを保証する。
トランジスタの選択されたグループのうちの選択された
ものをダミービットラインにプログラマブルに結合する
プログラマブルスイッチを更に含む。従って、ストロー
ブ信号のタイミングは、ダミーワードラインに結合する
ダミーアクセストランジスタの数をプログラムすること
によって各回路に関して適応される。以下の詳細な説明
及び図面を参照することにより、本発明の性質及び利点
をより理解することができるであろう。
ランダムアクセスメモリ(SRAM)用のダイナミック
センスアンプ300 が示されている。本発明の本質はダイ
ナミックランダムアクセスメモリを含む他のタイプのメ
モリ回路に適用可能であることを理解すべきである。セ
ンスアンプ300 の差動インプットは、プレチャージ回路
302 を使用してVccにプレチャージされたBIT及びB
ITバーラインにそれぞれ接続される。典型的なSRA
Mセル304 がBIT及びBITバーに接続される。SR
AMセル304 は、トランジスタ306 及び308 と、ロード
デバイス310 及び312 と、アクセストランジスタ314 及
び316 とから作られるストレージラッチを含む。メモリ
セルアクセストランジスタ314 及び316 のゲート電極は
ワードラインWLに接続する。ワードラインWLは、種
々のインバータに続くNANDゲートから典型的に作ら
れるWLドライバ回路318 によって駆動される。
き(即ち、論理的にハイになったとき)、アクセストラ
ンジスタ314 及び316 はターンオンになり、BIT及び
BITバーをメモリセル304 内部のラッチに接続する。
ラッチの内容に応じてVccに予めプレチャージされてい
たBIT又はBITバーのいずれかの電圧は、電流が対
応するラッチトランジスタ(306 又は308 )によって要
求されるとき、グランドに向かって落ち始める。従っ
て、差動電圧ΔVがBIT及びBITバーを横切って発
生するように始まる。いったん、ΔVがセンスアンプ30
0 によって検出可能なレベルに到達したならば、ストロ
ーブシグナルSTRBは感知オペレーションを起動する
ために適用される。従って、STRBの所望のタイミン
グは、WLが求められた時から最小のΔVを発生させる
のにかかる時間として決定される。設計者は典型的に
は、センスアンプによって必要とされ、次いで、WLの
寄生的なロード、アクセストランジスタのサイズ、及
び、BIT(又はBITバー)ラインの容量に基づいた
STRB付勢に関するタイム値で到達する、最小のΔV
を計算する。
スアンプ300 によって要求される最小のΔVに関しての
み十分な長さだけ待ち、STRBが生成されるまでの長
い時間は待たないようにすることが望ましい。上で議論
したように、ポリシリコンWLの抵抗率のばらつき、B
IT及びBITバーラインの容量性負荷、及び、アクセ
ストランジスタ314 及び316 の寸法はスピードに直接影
響し、アクセストランジスタ314 及び31において、BI
T及びBITバーラインの差動電圧が発生する。従っ
て、プロセスのばらつきのために、STRBの最小の遅
延はダイからダイまで変化する。従来技術では、STR
Bはいくらかのインバータによって典型的にはWLを遅
延させることによって発生させ、ΔVをプロセスのばら
つきに関するいくらかのマージンに加えて十分に発生さ
せる。結果として、最も速いアクセスタイム(即ち、不
必要な時間を浪費する)あるいは、プロセスのばらつき
の最も高い歩留まりのいずれも生じない、劣等な折衷が
生じる。
供し、それによってSTRBを発生する回路は、最適の
STRBタイミングが各ダイで維持されるようにプロセ
スのばらつきを追跡する。図3を参照すると、ワードラ
インWLを複製するポリシリコン(又は、伝導材料の他
の組み合わせ)で作られたダミーワードラインDWL
が、WLドライバ回路318 で駆動される。ダミーワード
ラインDWLはダミーアクセストランジスタ320-1 乃至
320-n を駆動し、ここでn はワードラインWLに接続さ
れるアクセストランジスタ(314 316 )の数と全く同じ
である。DWLの容量性の負荷をWLの容量性の負荷と
正確に合わせるために、ダミーアクセストランジスタ32
0 のソース及びドレインの両方は、示すようにVccとグ
ランドにそれぞれ交互に接続されるのが好ましい。ダミ
ートランジスタ320 の選ばれたグループ以外は、互いに
及びダミービットラインDBLに接続されたそれらのド
レインターミナルと、グランドに接続されたそれらのソ
ースターミナルを有する。ダミープレチャージ回路322
はDBLをVccにプレチャージする。DBLはまた、ト
ランジスタ324 のゲートターミナルに接続し、そのドレ
インターミナルはストローブパルスドライバ回路326 に
接続する。ストローブパルスドライバ326 の出力はシグ
ナルSTRBをセンスアンプ300 のSTRBインプット
に供給する。
変化上で最適のSTRBタイミングを維持するために、
ビットラインΔVを発生させるのにかかる時間に影響を
及ぼすこれらのメモリ回路要素を複製する。従って、D
WLはWLと同じ抵抗及び同じ容量を示す。同様に、B
IT又はBITバーライン及びダミーアクセストランジ
スタ320 がトランジスタ314/316 にアクセスするために
サイズ及びレイアウトが同じであり、従って、プロセス
のばらつきに亘って全く同じ変化を受けるとき、ダミー
アクセストランジスタ320 に接続するDBLは(トラン
ジスタ324 を含む)同じ容量性負荷を有する。並列にD
BLに接続されたダミーアクセストランジスタ320 の数
は設計者によって選択される。ある実施形態では、各W
Lが、例えば、32個のメモリセル(即ち、64個のア
クセストランジスタ)に接続する場合、1つが、例え
ば、負荷の4分の1に、即ち、16個のダミートランジ
スタ320 に並列に接続することができる。従って、WL
及びDWLがともに付勢されたとき、同一の負荷及びア
クセストランジスタの寸法が与えられ、DBLはBIT
(又はBITバー)の16倍の電流でグランドにプルダ
ウンされる。これは、知られているいかなる比率であっ
ても良い。例えば、寸法が同じである変わりに、回路
は、DBLの負荷容量がBIT(又は、BITバー)の
ものの2倍であるように、若しくは、並列に接続された
ダミートランジスタの数が変更されても良いように設計
される。
チャージ回路302 はターンオフになり、アクセストラン
ジスタ314 及び316 はターンオンになり、ΔVはBIT
及びBITバーを横切って発生し始める。ダミーワード
ラインDWLはまた、付勢され、並列に接続されたダミ
ーアクセストランジスタ320 をオンにする。従って、Δ
Vが生成し始めるとき、DBLの電圧はグランドにプル
ダウンされる。メモリセル304 が論理的にゼロ(即ち、
グランド)にストアされ、DBLの負荷容量がBITの
負荷容量の2倍(即ち、CDBL =2CBIT )であり、1
6個の並列に接続されたダミートランジスタ320 がある
と仮定すると、DBLの電圧はBITの電圧の8倍速く
グランドの方に移動する。数を簡単にするために、トラ
ンジスタ324 のしきい値電圧Vt は約 -800 mV、センス
アンプ300 のために必要な最小のΔVは100mV であると
更に仮定する。それゆえ、DBLの電圧がVccより下 8
00mVに到達するとき、BITの電圧は8分の1即ち100m
V 、即ち所要のΔVだけ移動させられる。この時に、ト
ランジスタ324 はターンオンになり、ノード328 をVcc
にプルする。例えば、幾らかのバッファインバータを含
むSTRBパルスドライバ326 は、ノード328 の信号に
応じてSTRBパルスを供給する。STRBパルスドラ
イバ326 によって導入された遅延は、例えばワードライ
ンドライバ回路318 の論理パスにより早く計上すること
ができる。即ち、STRBパルスドライバ326 が、例え
ば更なる4つのゲート遅延を導入するならば、WLドラ
イバ回路318 は通常のワードラインWLより早く、4つ
のゲート遅延をDWLに付勢することができる。結果と
して、STRBのタイミング(センスアンプ300 の付
勢)は通常はΔVのタイミングに応じて、且つ、ΔVの
タイミングを追跡している。
追跡は、DWLによって複製されるWLを横切るポリシ
リコン抵抗の変化を考慮に入れる。従って、特定のダイ
で、ポリシリコン抵抗が、現れるΔVに関してより長く
かかるように高ければ(即ち、WLの遅延が長い)、ポ
リシリコンDWLはダウンSTRBを同様に示す。ま
た、アクセストランジスタ314/316 が所定のダイで特に
強く且つBITラインをより大きな電流で駆動するなら
ば、ダミーアクセストランジスタ320 は同様に強く、S
TRBを対応して早く生成する。それゆえ、ΔVを早く
又は遅く生成させる要因に関連したプロセスはまた、S
TRBを同一の仕方で早く又は遅くさせる。従って、本
発明の回路は動的センスアンプの起動信号に関して最適
タイミングを保証する。
されたダミートランジスタ320の数はプログラマブル
にされる。これは、STRBのタイミングの微調整に更
なる制御を提供する。図4を参照すると、通常のWLを
複製するDWLと、通常のアクセストランジスタを複製
するダミーアクセストランジスタ320-1 乃至320-n とを
含むダミー回路構成要素が示されている。この実施形態
では、図3に示す実施形態のように、選択されたたくさ
んのダミーアクセストランジスタ320 は並列に接続され
る。しかしながら、図4に示した実施形態では、並列に
接続されたダミーアクセストランジスタ320 の選択され
たグループに関して、プログラマブルスイッチ又はトラ
ンジスタ400 はそれらのソースターミナルとグランドと
の間に挿入される。プログラマブルスイッチ400 は遅延
プログラミング論理ブロック402よってプログラムされ
る。トランジスタ400 が伝導状態にプログラムされてい
るとき、その対応するダミートランジスタ320 は、ター
ンオンされたとき、ダウンDBLを引く電流に寄与す
る。従って、更なるプログラマブルトランジスタ400は
ターンオンされ、STRBはより早く生成され、逆もま
た同様である。
スイッチを有する幾らかのトランジスタ320 とグランド
に直接接続する幾らかのトランジスタ320 とを示し、全
ての数を含むいかなる数の並列接続トランジスタ320 が
プログラム可能である。図で示す目的のために、20個の
並列接続トランジスタ320 があると仮定し、そのうちの
10個がプログラマブルであり、比較的大きな寸法のトラ
ンジスタ400-i をプログラマブルスイッチとして使用す
る。例えば、ターンオンのときDBLをグランドに接地
するデフォルトで16個の並列接続トランジスタ320 に関
してターンオンされる6個のプログラマブルトランジス
タ400 を有するように回路を予めプログラムすることが
できる。製造業者によって各ダイをテストする間、より
早い作動に関してテストするためにターンオンされた多
数のプログラマブルダミートランジスタ320 を有するよ
うにこの回路をプログラムすることができる。例えば、
4個の追加のプログラマブルトランジスタ400 を伝導状
態に論理的にプログラムすることができる。次いで、D
BLを下に引く20個のダミートランジスタ320 を有する
センスアンプの作動に関してチェックするために回路を
テストする。このより速いSTRBが正しい結果をもた
らすならば、更なるダミートランジスタ320をプログラ
ミングトランジスタ400 によって並列に接続することが
できる。このプログラム及びテストプロセスは、STR
Bに関して可能な限り最速のタイミングが決定されるま
で繰り返される。回路の作動が、例えば19個の導電性ダ
ミートランジスタ320 では作用するけれども、20個では
作用しないようにテストされるならば、回路は合計18個
のトランジスタに関して最終的にビルトインマージンを
与えるようにプログラムされる。
Bのタイミングを微調整するための機構を提供するだけ
でなく、回路の作動において幾らかのマージンがあるこ
とを設計者が保証することを可能にする。例えば、各ダ
ミートランジスタ320 の寄与は、例えば0.1nsec だけS
TRBの速度を増加させることができる。従って、テス
ト中に、ダイは限界的には0.8nsec で作動することもあ
るかもしれないが、0.9nsec で確実な性能を奏すること
になるであろう。この回路のプログラミングは、テスト
中にレーザプログラムヒューズによって利用できる論理
インプットを通して、或いは、他の周知のプログラミン
グ技術で行うことができる。トランジスタ320 の所望の
数がいったん決定されたならば、部品を最適のタイミン
グ用に永久にレーザプログラムすることができる。更な
る特徴として、回路は、SRAMのようなメモリ回路の
多くのタイプにおいて典型的に存在する不当なコマンド
を受け取ることに備えることができる。従って、完成製
品での最終テストでは、回路を、例えば特定の不当なコ
マンドに対応して速度の程度を速く又は遅くするように
変更することができる。即ち、製品が、例えば、18個の
並列接続伝導性ダミートランジスタ320 を有して出荷さ
れたならば、19個のトランジスタに関してプログラムす
ることができ、次いでテストすることができる。このこ
とにより製造業者は、たとえ感知がわずかに速く行われ
ても、18個のトランジスタを有する回路の作動を保証す
ることができる。このことは最終テストでさえ、幾らか
の保証されたマージンを提供する。
連して説明されているが、この発明の本質的な教示及び
それの利点は、DRAMのような他のタイプのメモリ回
路にも当てはまる。当業者に知られているように、DR
AMでは、カラムデコードラインを選択的にアサートす
ることは、(SRAMでのアクセストランジスタに対応
し、ここで典型的にはパストランジスタと呼ぶ)カラム
デコードトランジスタをターンオンし、これによって相
補型インプット/アウトプット(I/O)ラインの間に
ΔVを生ぜしめる。2つのタイプのメモリ回路の間にパ
ラレルを引くことにより、本質においては、DRAMビ
ットラインセンスアンプは(典型的にはここではラッチ
と呼ぶ)SRAMメモリセルに対応し、DRAMカラム
デコードラインは(典型的にはここではコントロールラ
インと呼ぶ)SRAMワードラインに対応し、DRAM
I/Oラインは(典型的にはここではデータラインと
呼ぶ)SRAMビットラインに対応する。従って、DR
AMはSRAMと同じセンスアンプタイミングの問題を
示す。それゆえ、本発明によって教示された同様な技術
をDRAMセンスアンプオペレーションのタイミングを
最適化するために採用することができる。
作動タイミングを最適化するための回路技術を提供す
る。ある実施形態では、プロセス変化を綿密に追跡する
回路が動的センスアンプに関して最適化された起動信号
を生成するために提供される。別の実施形態では、動的
センスアンプに関する起動タイミングは、起動信号に関
して最適のタイミングで到達するだけでなく、製造業者
が回路の作動における所定の量のマージンを保証する事
ができるように、チップ- バイ- チップ基にプログラム
可能である。上記は本発明の特定の実施形態の完全な説
明であるが、種々の修正及び変形を採用することができ
る。例えば、図3に示した好ましい実施形態は変化を回
路にひとまとめになっているワードライン( 一般的には
制御ライン) 抵抗、ビットライン( 一般的はデータライ
ン) 容量、及び、アクセス(一般的にはパス)トランジ
スタのカレントドライブにアドレス指定する。当業者
は、似ているが僅かに変更された回路構成が、個々に又
はいかなる組み合わせで上記要素のうちのいずれか1つ
にアドレス指定するのに用いられることができることを
理解するであろう。それゆえ、本発明の範囲は説明され
た実施形態に限定されず、その代わりに以下の特許請求
の範囲によって定義される。
トローブ信号生成回路を図示する簡略化された回路図で
ある。
可能な実施形態を示す。
Claims (23)
- 【請求項1】 第1及び第2の差動インプットと、スト
ローブインプット及びアウトプットと、データ及びデー
タバーラインに各々結合される第1及び第2の差動イン
プットとを有するセンスアンプと、 それぞれの複数のパストランジスタを介して、データ及
びデータバーラインに結合される複数のラッチと、 複数のパストランジスタに結合される制御ラインと、 センスアンプのストローブインプットに結合されるアウ
トプットを有するストローブ信号生成回路と、を有し、 ストローブ信号生成回路が、制御ラインの抵抗の変化に
よってストローブ信号の遅延が変化するようにストロー
ブ信号をそのアウトプットに生成させる、ことを特徴と
する回路。 - 【請求項2】 ストローブ信号生成回路が、制御ライン
を実質的に複製する物理特性を有するダミー制御ライン
を有する、請求項1に記載の回路。 - 【請求項3】 ストローブ信号生成回路が、複数のパス
トランジスタを実質的に複製するものであり、ダミー制
御ラインに結合される複数のダミーパストランジスタを
更に有し、 ストローブ信号の遅延が複数のパストランジスタのカレ
ントドライブにおける変化によって変化する、請求項2
に記載の回路。 - 【請求項4】 ストローブ信号生成回路が、データライ
ンを実質的に複製するものであり、選択された複数のダ
ミーパストランジスタに結合されるダミーデータライン
を更に有し、 ストローブ信号の遅延がデータラインの容量における変
化によって変化する、請求項3に記載の回路。 - 【請求項5】 ダミー制御ラインが、複数のダミーパス
トランジスタのゲートターミナルに結合し、複数のダミ
ーパストランジスタの選択されたグループが、ダミーデ
ータラインに結合された第1のターミナルと、グランド
に接地された第2のターミナルとを各々有する、請求項
4に記載の回路。 - 【請求項6】 複数のパストランジスタのカレントドラ
イブが減少したとき、或いは、データラインの容量が増
加したとき、ストローブ信号の遅延は、制御ラインの抵
抗が増加するに連れて増加する、請求項5に記載の回
路。 - 【請求項7】 ストローブ信号生成回路は、使用者がス
トローブ信号の遅延を変更することができる、ユーザプ
ログラマブルエレメントを更に有する、請求項1に記載
の回路。 - 【請求項8】 ストローブ信号生成回路は、使用者がス
トローブ信号の遅延を変更することができる、ユーザプ
ログラマブルエレメントを更に有する、請求項5に記載
の回路。 - 【請求項9】 ユーザプログラマブルエレメントは、複
数のダミーパストランジスタ選択された多数の選択され
たグループとグランドとの間に各々挿入された複数のプ
ログラマブルパストランジスタを有する、請求項8に記
載の回路。 - 【請求項10】 制御ラインに結合される第1のアウト
プットとダミー制御ラインに結合される第2のアウトプ
ットとを備える制御ラインドライバ回路を更に有する、
請求項5に記載の回路。 - 【請求項11】 データ及びデータバーラインに結合さ
れる第1のプレチャージ回路と、ダミーデータラインに
結合される第2のプレチャージ回路とを更に有する、請
求項10に記載の回路。 - 【請求項12】 ストローブ信号生成回路はドライバ回
路を更に備え、 ダミーデータラインに結合されるゲートターミナルを有
するドライバトランジスタと、 ドライバトランジスタのソース/ドレインに結合される
インプットと、センスアンプのストローブインプットに
結合されるアウトプットとを備えるパルスドライバ回路
と、を有する、前記ストローブ信号生成回路。 - 【請求項13】 第1及び第2の差動インプットと、ス
トローブインプット及びアウトプットと、データ及びデ
ータバーラインに各々結合される第1及び第2の差動イ
ンプットとを備えるセンスアンプと、 各複数のパストランジスタを介してデータ及びデータバ
ーラインに結合される複数のラッチと、 複数のパストランジスタに結合される制御ラインと、 センスアンプのストローブインプットに結合されるアウ
トプットを備えるストローブ信号生成回路と、を有し、 ストローブ信号生成回路が、ストローブ信号の遅延が複
数のパストランジスタのカレントドライブにおける変化
によって変化するように、ストローブ信号をそのアウト
プットで生成させる、前記回路。 - 【請求項14】 ストローブ信号生成回路が、複数のパ
ストランジスタを実質的に複製する物理特性を備える複
数のダミーパストランジスタを有する、請求項13に記
載の回路。 - 【請求項15】 ストローブ信号生成回路が、選択され
た複数のダミーパストランジスタに結合されるダミーデ
ータラインを更に有し、ダミーデータラインがデータラ
インを実質的に複製し、 ストローブ信号の遅延がデータラインの容量における変
化によって変化する、請求項14に記載の回路。 - 【請求項16】 ストローブ信号生成回路は、使用者が
ストローブ信号の遅延を変更することができるようにユ
ーザプログラマブルエレメントを更に有する、請求項1
3に記載の回路。 - 【請求項17】 第1及び第2の差動インプットと、ス
トローブインプット及びアウトプットと、データ及びデ
ータバーラインにそれぞれ結合される第1及び第2の差
動インプットとを備えるセンスアンプと、 各複数のパストランジスタを介してデータ及びデータバ
ーラインに結合される複数のラッチと、 複数のパストランジスタに結合される制御ラインと、 センスアンプのストローブインプットに結合されるアウ
トプットを有するストローブ信号生成回路と、を有し、 ストローブ信号生成回路が、ストローブ信号の遅延がデ
ータラインの容量における変化によって変化するように
ストローブ信号をそのアウトプットで生成する、ように
なった回路。 - 【請求項18】 前記ストローブ信号生成回路が、デー
タラインを実質的に複製する物理特性を備えるダミーデ
ータラインを有する、請求項17に記載の回路。 - 【請求項19】 ストローブ信号生成回路が、制御ライ
ンを実質的に複製するダミーコントロールを更に有し、 ストローブ信号の遅延が、制御ラインの抵抗における変
化によって変化する、請求項18に記載の回路。 - 【請求項20】 ストローブ信号生成回路は、使用者が
ストローブ信号の遅延を変更することができる、ユーザ
プログラマブルエレメントを更に有する、請求項17に
記載の回路。 - 【請求項21】 差動インプットと、ストローブインプ
ット及びアウトプットとを備え、ストローブインプット
に受信されるストローブ信号によって付勢され、動的セ
ンスアンプと、 前記動的センスアンプのストローブインプットに結合さ
れるアウトプットと、インプットと、前記インプットに
結合されるプログラマブルエレメントと、 前記ストローブ信号生成回路のインプットに結合される
アウトプットを備えるタイミング制御ロジックと、を有
し、 前記タイミング制御ロジックが前記ストローブ信号生成
回路においてプログラマブルエレメントをプログラムす
ることによってストローブ信号のタイミングを変更する
ようになった回路。 - 【請求項22】 ストローブ信号生成回路は複数のアウ
トプット及び複数のプログラマブルエレメントを有し、
タイミング制御ロジックは複数のアウトプットを有す
る、請求項21に記載の回路。 - 【請求項23】 動的センスアンプの差動インプットに
結合するアウトプットを持ったデータパスを備える差動
信号生成回路を更に有し、差動信号生成回路が、そのタ
イミングがデータパスの物理特性における変化によって
変化する差動信号を生成し、 ストローブ信号生成回路が、差動信号のタイミングにお
ける変化に応じてストローブ信号のタイミングを変化さ
せる、請求項21に記載の回路。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US2582396P | 1996-09-03 | 1996-09-03 | |
US60/025823 | 1996-09-03 | ||
US08/890584 | 1997-07-09 | ||
US08/890,584 US5936905A (en) | 1996-09-03 | 1997-07-09 | Self adjusting delay circuit and method for compensating sense amplifier clock timing |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10177792A true JPH10177792A (ja) | 1998-06-30 |
Family
ID=26700205
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9236670A Pending JPH10177792A (ja) | 1996-09-03 | 1997-09-02 | センスアンプタイミング回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5936905A (ja) |
JP (1) | JPH10177792A (ja) |
KR (1) | KR100487098B1 (ja) |
GB (1) | GB2317249B (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007018584A (ja) * | 2005-07-06 | 2007-01-25 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2008199038A (ja) * | 1999-01-20 | 2008-08-28 | Sony Corp | 半導体装置およびその構成方法 |
JP2008226389A (ja) * | 2007-03-15 | 2008-09-25 | Elpida Memory Inc | 半導体記憶装置 |
JP2009539204A (ja) * | 2006-06-01 | 2009-11-12 | クゥアルコム・インコーポレイテッド | ダミーsramセルのための方法および装置 |
JP2010508616A (ja) * | 2006-10-25 | 2010-03-18 | クゥアルコム・インコーポレイテッド | 設定可能な遅延のトラッキングを備えたメモリデバイス |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6075733A (en) * | 1998-11-23 | 2000-06-13 | Lsi Logic Corporation | Technique for reducing peak current in memory operation |
US6462998B1 (en) | 1999-02-13 | 2002-10-08 | Integrated Device Technology, Inc. | Programmable and electrically configurable latch timing circuit |
US6356485B1 (en) | 1999-02-13 | 2002-03-12 | Integrated Device Technology, Inc. | Merging write cycles by comparing at least a portion of the respective write cycle addresses |
US6031775A (en) * | 1999-03-01 | 2000-02-29 | Motorola Inc. | Dynamic sense amplifier in a memory capable of limiting the voltage swing on high-capacitance global data lines |
US6282137B1 (en) * | 1999-09-14 | 2001-08-28 | Agere Systems Guardian Corp. | SRAM method and apparatus |
US6611465B2 (en) * | 2000-02-02 | 2003-08-26 | Broadcom Corporation | Diffusion replica delay circuit |
US8164362B2 (en) | 2000-02-02 | 2012-04-24 | Broadcom Corporation | Single-ended sense amplifier with sample-and-hold reference |
DE10051613C2 (de) * | 2000-10-18 | 2002-10-24 | Infineon Technologies Ag | Schaltungsanordnung zur Generierung von Leseverstärker-Steuersignalen |
US20030118138A1 (en) * | 2001-12-21 | 2003-06-26 | James Chow | High speed differential data sampling circuit |
US6714464B2 (en) * | 2002-06-26 | 2004-03-30 | Silicon Graphics, Inc. | System and method for a self-calibrating sense-amplifier strobe |
US7227798B2 (en) * | 2002-10-07 | 2007-06-05 | Stmicroelectronics Pvt. Ltd. | Latch-type sense amplifier |
US6950368B2 (en) * | 2003-02-25 | 2005-09-27 | Micron Technology, Inc. | Low-voltage sense amplifier and method |
EP1630815B1 (en) * | 2004-08-24 | 2011-10-05 | Infineon Technologies AG | Memory circuit with supply voltage flexibility and supply voltage adapted performance |
US7215587B2 (en) | 2005-07-05 | 2007-05-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tracking circuit for a memory device |
KR100650844B1 (ko) * | 2005-12-07 | 2006-11-27 | 주식회사 하이닉스반도체 | 데이터 입력 마진을 보장하는 반도체 메모리 장치의 데이터입력 회로 및 그 데이터 입력 동작 방법 |
US8477549B1 (en) * | 2010-12-22 | 2013-07-02 | Lattice Semiconductor Corporation | Triggered sense amplifier |
FR2985839B1 (fr) * | 2012-01-16 | 2014-02-07 | Soitec Silicon On Insulator | Circuit et procede pour detecter une difference de tension sur une paire de lignes de signal duales, en particulier par un transistor d'egalisation |
US8787099B2 (en) | 2012-06-20 | 2014-07-22 | Lsi Corporation | Adjusting access times to memory cells based on characterized word-line delay and gate delay |
US8773927B2 (en) | 2012-09-07 | 2014-07-08 | Lsi Corporation | Adjusting bit-line discharge time in memory arrays based on characterized word-line delay and gate delay |
KR102689654B1 (ko) | 2019-07-10 | 2024-07-31 | 삼성전자주식회사 | 메모리 장치 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4425633A (en) * | 1980-10-06 | 1984-01-10 | Mostek Corporation | Variable delay circuit for emulating word line delay |
JPS6177198A (ja) * | 1984-09-21 | 1986-04-19 | Toshiba Corp | 半導体記憶装置 |
US4804871A (en) * | 1987-07-28 | 1989-02-14 | Advanced Micro Devices, Inc. | Bit-line isolated, CMOS sense amplifier |
JP2614514B2 (ja) * | 1989-05-19 | 1997-05-28 | 三菱電機株式会社 | ダイナミック・ランダム・アクセス・メモリ |
US5440506A (en) * | 1992-08-14 | 1995-08-08 | Harris Corporation | Semiconductor ROM device and method |
US5424985A (en) * | 1993-06-30 | 1995-06-13 | Sgs-Thomson Microelectronics, Inc. | Compensating delay element for clock generation in a memory device |
JP2707953B2 (ja) * | 1993-09-14 | 1998-02-04 | 日本電気株式会社 | 半導体メモリ回路 |
US5682353A (en) * | 1996-06-13 | 1997-10-28 | Waferscale Integration Inc. | Self adjusting sense amplifier clock delay circuit |
-
1997
- 1997-07-09 US US08/890,584 patent/US5936905A/en not_active Expired - Lifetime
- 1997-08-22 GB GB9717907A patent/GB2317249B/en not_active Expired - Fee Related
- 1997-09-01 KR KR1019970045365A patent/KR100487098B1/ko not_active IP Right Cessation
- 1997-09-02 JP JP9236670A patent/JPH10177792A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008199038A (ja) * | 1999-01-20 | 2008-08-28 | Sony Corp | 半導体装置およびその構成方法 |
JP2007018584A (ja) * | 2005-07-06 | 2007-01-25 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JP2009539204A (ja) * | 2006-06-01 | 2009-11-12 | クゥアルコム・インコーポレイテッド | ダミーsramセルのための方法および装置 |
JP2010508616A (ja) * | 2006-10-25 | 2010-03-18 | クゥアルコム・インコーポレイテッド | 設定可能な遅延のトラッキングを備えたメモリデバイス |
JP2008226389A (ja) * | 2007-03-15 | 2008-09-25 | Elpida Memory Inc | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
KR19980024243A (ko) | 1998-07-06 |
US5936905A (en) | 1999-08-10 |
GB2317249A (en) | 1998-03-18 |
GB9717907D0 (en) | 1997-10-29 |
KR100487098B1 (ko) | 2005-08-23 |
GB2317249B (en) | 2001-04-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH10177792A (ja) | センスアンプタイミング回路 | |
US4355377A (en) | Asynchronously equillibrated and pre-charged static ram | |
KR100381968B1 (ko) | 고속동작용디램 | |
US6104653A (en) | Equilibration circuit and method using a pulsed equilibrate signal and a level equilibrate signal | |
KR0122108B1 (ko) | 반도체 메모리 장치의 비트라인 센싱회로 및 그 방법 | |
US7420835B2 (en) | Single-port SRAM with improved read and write margins | |
US20090109766A1 (en) | Efficient sense command generation | |
US6052307A (en) | Leakage tolerant sense amplifier | |
US10622085B2 (en) | Testing a semiconductor device including a voltage detection circuit and temperature detection circuit that can be used to generate read assist and/or write assist in an SRAM circuit portion and method therefor | |
JPH04229493A (ja) | 半導体超lsi−rom及びその製造方法 | |
JPH08227586A (ja) | 集積回路メモリ装置 | |
US20020110021A1 (en) | Non-volatile semiconductor memory device having improved sense amplification configuration | |
US7173875B2 (en) | SRAM array with improved cell stability | |
US5742552A (en) | Timing control for clocked sense amplifiers | |
US6473356B1 (en) | Low power read circuitry for a memory circuit based on charge redistribution between bitlines and sense amplifier | |
JPH09190697A (ja) | 不揮発性半導体メモリの読出回路 | |
JPH06203566A (ja) | スタティック・ランダムアクセスメモリ | |
KR100383007B1 (ko) | 반도체 기억 장치 | |
US20050122812A1 (en) | Semiconductor device having sense amplifier driver that controls enabling timing | |
US6898136B2 (en) | Semiconductor memory device, capable of reducing power consumption | |
US11423973B2 (en) | Contemporaneous sense amplifier timings for operations at internal and edge memory array mats | |
KR100554848B1 (ko) | 어드레스 억세스 타임 조절 회로를 구비한 반도체 메모리소자 | |
KR100418578B1 (ko) | 반도체 메모리 장치의 비트라인 감지증폭기 제어회로 | |
US7054210B2 (en) | Write/precharge flag signal generation circuit and circuit for driving bit line isolation circuit in sense amplifier using the same | |
JP4452529B2 (ja) | タイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置及びその制御方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040902 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20040902 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20040902 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071009 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071015 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080115 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080118 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080415 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080616 |