JP2008199038A - 半導体装置およびその構成方法 - Google Patents

Abstract

【課題】信頼性が高くフレキシブルに効率良くレプリカ回路を構成可能な半導体装置およびその方法を提供する。
【解決手段】伝送パスを有する半導体回路１１と、半導体回路１１のクリティカルパスの遅延時間をモニターするレプリカ回路１６とをし、レプリカ回路１６が、遅延値が調整可能な遅延素子を有する。
【選択図】図１２

Description

本発明は、半導体回路のクリティカルパス遅延をモニターするためのレプリカ回路を有する半導体装置およびその方法に関するものである。

近年、半導体回路では、低電力化のために、電源電圧Ｖ_DDを下げる方法が一般的に取られている。
これは、半導体回路（ＬＳＩ）の消費電力のＡＣ成分は電源電圧の２乗に比例するため、ＬＳＩの低電力化には電源電圧を下げることがもっとも効果的であるからである。

このような観点から、近年、ＬＳＩの動作周波数やプロセスばらつき等に対して電源電圧をダイナミックに制御し、常に最低電圧を供給する方法が報告されている。

このような方法を採用した制御回路では、ＬＳＩのクリティカルパスと同じ電源電圧−遅延特性を持ったレプリカ回路を設計し、そのレプリカ回路の遅延が動作周波数の１周期以上にならないように電源電圧を制御する。

そして、通常、図２３に示すように、レプリカ回路１にチップのクリティカルパスよりいくらかの遅延素子２をマージンとして追加し、動作を保証するため、クリティカルパスの遅延よりも大きい遅延を得ている。

しかしながら、上述した従来の装置では、固定の遅延マージンを作り込んでしまうことから、設計時と実デバイスのずれや必要なマージンを保証するために、より過大なマージン値を設定しなければならなくなる。また、予想よりマージンが小さく誤動作する可能性もある。

また、レプリカやマージン遅延部を単純にトランジスタゲートだけで遅延値に合わせて構成した場合は、実デバイスに含まれる配線抵抗Ｒおよび配線容量Ｃに基づくＲＣ遅延のように、図２４に示すようなトランジスタとは異なる遅延特性の影響で電圧や温度による遅延の変化でチップのクリティカルパスとトラッキングが取れなくなる可能性もある。
従来のように遅延素子を作りこんでしまった場合は、チップ製造後に調整ができず、遅延値に不具合があった場合は設計変更により作り直す必要があった。
また、ＲＣ遅延やメモリ遅延は一般にカスタム設計化され、レプリカ系のユニット設計に通常の自動配置配線等の設計手法が使えず、効率が悪くなるという問題があった。

そこで、より信頼性が高くフレキシブルに効率良く設計可能なレプリカ系の回路構成が必要とされていた。

本発明は、かかる事情に鑑みてなされたものであり、その目的は、信頼性が高くフレキシブルに効率良くレプリカ回路を構成可能な半導体装置およびその方法を提供することにある。

上記目的を達成するため、本発明は、伝送パスを有する半導体回路と、上記半導体回路のクリティカルパスの遅延時間をモニターするレプリカ回路とを有する半導体装置であって、上記レプリカ回路の入力側と出力側との間の少なくともいずれかに配置され、遅延値が調整可能な遅延素子を有する。

また、本発明の半導体装置は、伝送パスを有する半導体回路と、上記半導体回路の上記クリティカルパスとして採用された伝送パスと等価な電源電圧−遅延特性をもった回路により構成され、基準信号を伝播して上記半導体回路のクリティカルパスをモニターするレプリカ回路と、上記レプリカ回路の入力側と出力側との間の少なくともいずれかに配置され、遅延量が調整可能な遅延素子と、上記レプリカ回路のモニター結果に基づいた値の電源電圧を生成して、上記半導体回路および上記レプリカ回路に供給する電圧制御回路とを有する。

また、本発明は、伝送パスを有する半導体回路と、上記半導体回路のクリティカルパスの遅延時間をモニターするレプリカ回路とを有する半導体装置であって、上記レプリカ回路が、遅延値が調整可能な遅延素子を有する。

また、本発明は、伝送パスを有する半導体回路と、基準信号を伝播して上記半導体回路のクリティカルパスの遅延時間をモニターするレプリカ回路とを有する半導体装置であって、上記レプリカ回路が、遅延素子を含む複数のレプリカ部と、選択信号を受けて上記複数のレプリカ部を、上記基準信号の入力に対して並列または直列に接続する接続選択手段と、上記複数のレプリカ部の出力からより遅延量の大きい遅延素子の出力信号をモニター用信号として選択する選択手段とを有する。

また、本発明の半導体装置は、伝送パスを有する半導体回路と、上記半導体回路の上記クリティカルパスとして採用された伝送パスと等価な電源電圧−遅延特性を有し、遅延値が調整可能な遅延素子により構成され、基準信号を伝播して上記半導体回路のクリティカルパスをモニターするレプリカ回路と、上記レプリカ回路のモニター結果に基づいた値の電源電圧を生成して、上記半導体回路および上記レプリカ回路に供給する電圧制御回路とを有する。

また、本発明の半導体装置は、伝送パスを有する半導体回路と、上記半導体回路の上記クリティカルパスとして採用された伝送パスと等価な電源電圧−遅延特性を有し、遅延素子を含む複数のレプリカ部と、選択信号を受けて上記複数のレプリカ部を、上記基準信号の入力に対して並列または直列に接続する接続選択手段と、上記複数のレプリカ部の出力からより遅延量の大きい遅延素子の出力信号をモニター用信号として選択する選択手段とを有し、基準信号を伝播して上記半導体回路のクリティカルパスをモニターするレプリカ回路と、上記レプリカ回路のモニター結果に基づいた値の電源電圧を生成して、上記半導体回路および上記レプリカ回路に供給する電圧制御回路とを有する。

また、本発明では、上記遅延素子は、異なる遅延特性を有する遅延要素を含み、設定により遅延値が調整可能である。
また、上記遅延要素の異なる遅延特性は、トランジスタゲートの遅延特性、配線抵抗Ｒおよび配線容量Ｃに基づくＲＣ遅延特性、およびメモリの遅延特性である。

また、本発明では、レジスタと、上記調整可能な遅延素子の遅延値を、上記レジスタへの設定データに基づいて調整する手段とを有する。

また、本発明では、上記接続選択手段は、上記複数のレプリカ部を、上記レジスタへの設定データに基づいて並列または直列に接続する。

また、本発明では、外部信号の入力端子と、上記調整可能な遅延素子の遅延値を、上記入力端子に入力された外部信号に基づいて調整する手段とを有する。

また、本発明では、上記接続選択手段は、上記複数のレプリカ部を、入力端子に入力された外部信号に基づいて並列または直列に接続する。

また、本発明では、上記異なる遅延特性を有する遅延要素がスタンダードセル化され、上記調整可能な遅延素子、または、レプリカ回路、またはその両方がそれら遅延要素のスタンダードセルで配置されて構成されている。

また、本発明は、伝送パスを有する半導体回路と、上記半導体回路のクリティカルパスの遅延時間をモニターするレプリカ回路とを有する半導体装置の構成方法であって、遅延値が調整可能な遅延素子を、上記レプリカ回路の入力側と出力側との間の当該レプリカ回路内を含む少なくともいずれかに配置し、製造後に、上記遅延素子の遅延値を、上記半導体回路のクリティカルパス遅延にマージンをもって動作する値に調整する。

また、本発明は、伝送パスを有する半導体回路と、上記半導体回路のクリティカルパスの遅延時間をモニターするレプリカ回路とを有する半導体装置の構成方法であって、上記レプリカ回路を、遅延値が調整可能な遅延素子により形成し、製造後に、上記遅延素子の遅延値を、上記半導体回路のクリティカルパス遅延にマージンをもって動作する値に調整する。

また、本発明は、伝送パスを有する半導体回路と、上記半導体回路のクリティカルパスの遅延時間をモニターするレプリカ回路とを有する半導体装置の構成方法であって、上記レプリカ回路を、複数の遅延素子の接続形態を変更可能に形成し、製造後に、上記複数の遅延素子を並列または直列に接続して、上記レプリカ回路の遅延値を、上記半導体回路のクリティカルパス遅延にマージンをもって動作する値に調整する。

また、本発明では、上記遅延素子を遅延値が調整可能に形成し、製造後に、上記遅延素子の遅延値を設定する。

本発明によれば、レプリカ回路は、半導体回路においてクリティカルパスとして選定されたパスと等価な遅延特性の回路として構成され、レプリカ回路の入力側と出力側との間のいずれかに調整可能な遅延素子が設けられる。
そして、たとえばチップを製造した後に、レジスタあるいは外部信号に基づいて、遅延素子の遅延値が、レプリカ回路を含むレプリカシステムが、半導体回路（ＬＳＩ）のクリティカルパス遅延にマージンを持って確実に動作する値に調整される。

また、本発明によれば、レプリカ回路は、たとえば半導体回路においてクリティカルパスとして選定されたパスと等価な遅延特性を有し、少なく一つの調整可能な遅延素子により構成される。
そして、たとえばチップを製造した後に、レジスタあるいは外部信号に基づいて、遅延素子の遅延値が、レプリカ回路を含むレプリカシステムが、半導体回路（ＬＳＩ）のクリティカルパス遅延にマージンを持って確実に動作する値に調整される。

また、本発明によれば、基準信号がレプリカ回路を伝播され、電圧制御回路において、元の基準信号と遅延素子を含むレプリカ回路の出力信号との位相が比較され、レプリカ回路の出力信号が元の基準信号により１周期以上遅れている場合には電圧値が大きくなり、１周期以上進んでいる場合には電圧値が小さくなるように制御されて、電源電圧が半導体回路およびレプリカ回路に供給される。

以上説明したように、本発明によれば、調整可能な遅延素子を備えることにより過大なマージン設定を防ぐことができ、また予想よりマージンが小さい場合にこれを増やすことで誤動作を防ぐことも可能になる。

また、本発明によれば、遅延素子の組み合わせによって遅延値を任意に設定可能なレプリカ回路を備えることにより、汎用的に使用可能なレプリカ回路を構成することができ、また同時に半導体回路の動作電圧マージンの設定を柔軟に行うことが可能となる。

また、遅延調整素子を遅延特性の異なる遅延要素で構成したので、これらにより遅延値・特性を調整することで電圧や温度の変化によりトラッキングが取れず不良になることを防ぐことができる。

また、調整可能な遅延素子をレジスタや入力端子への外部信号の入力により変更できるようにすることにより、チップ製造後に遅延値やマージンを調整することができるようになる。

また、遅延特性の異なる遅延素子をスタンダードセルとして用意してそれらでレプリカや遅延調整ユニットをスタンダードセルで配置、構成することで、設計の効率化が図れる利点がある。

また、レプリカ部を複数用意し、それらを並列動作または直列動作または並列/ 直列併用動作を選択できることによって、半導体回路本体のクリティカルパスの構成により近づけることが可能になる。

第１実施形態
図１は、本発明に係るレプリカ回路を採用した半導体装置の第１の実施形態を示すブロック図である。
本半導体装置は、レプリカ回路を、半導体回路の電源電圧Ｖ_DDをダイナミックに変更し、常に最低動作電圧を供給するように制御する電源電圧制御系回路に適用した例を示す図である。

本半導体装置１０は、半導体回路（ＬＳＩ）１１、レプリカ回路１２、調整可能な遅延素子１２Ａ、位相比較器１３、チャージポンプ１４、およびＤＣ−ＤＣコンバータ１５により構成されている。
そして、位相比較器１３、チャージポンプ１４、およびＤＣ−ＤＣコンバータ１５により電圧制御回路が構成される。

半導体回路１１は、ＤＣ−ＤＣコンバータ１５により電源電圧Ｖ_DDが供給され、たとえば図２に示すように、複数の伝送パスを有する同期系回路であって、信号送信側のフリップフロップ（ＦＦ）１１１−１，１１１−２，１１１−３、受信側のフリップフロップ１１２−１，１１２−２，１１２−３、送信側と受信側のフリップフロップを接続する主伝送経路（伝送パス）１１３，１１４，１１５、分岐パス１１３−１、１１５−１、所定のしきい値電圧を有する伝送素子としてのゲート素子１１６−１〜１１６−１１により構成されている。

主伝送パス１１３は、信号送信側フリップフロップ１１１−１の出力と受信側フリップフロップ１１２−１の入力との間に接続されている。そして、主伝送パス１１３の分岐点１１３ａから分岐パス１１３−１が分岐され、この分岐パス１１３−１がゲート素子１１６−６の一方の入力端子に接続されている。
そして、フリップフロップ１１１−１の出力と分岐点１１３ａとの間の主伝送パス１１３にゲート素子１１６−１，１１６−２が配置され、分岐点１１３ａと受信側フリップフロップ１１２−１の入力との間の主伝送パス１１３にゲート素子１１６−３が配置されている。

主伝送パス１１４は、信号送信側フリップフロップ１１１−２の出力と受信側フリップフロップ１１２−２の入力との間に接続されている。
そして、フリップフロップ１１１−２の出力と受信側フリップフロップ１１２−２の入力との間の主伝送パス１１４にゲート素子１１６−４〜１１６−９が配置されている。
具体的には、ゲート素子１１６−５の一方の入力がゲート素子１１６−４の出力に接続され、ゲート素子１１６−５の出力がゲート素子１１６−６の他方の入力に接続され、ゲート素子１１６−６の出力側にゲート素子１１６−７〜１１６−９が接続されている。

主伝送パス１１５は、信号送信側フリップフロップ１１１−３の出力と受信側フリップフロップ１１２−３の入力との間に接続されている。そして、主伝送パス１１５の分岐点１１５ａから分岐パス１１５−１が分岐され、この分岐パス１１５−１がゲート素子１１６−５の他方の入力端子に接続されている。
そして、フリップフロップ１１１−３の出力と分岐点１１５ａとの間の主伝送パス１１５にゲート素子１１６−１０，１１６−１１が配置されている。

なお、ゲート素子１１６−１〜１１６−１１は、たとえば絶縁ゲート型電界効果トランジスタ、すなわちＭＩＳ( Metal Insulator Semiconductor)系回路を用いて構成されている。

図１の同期系半導体回路１１では、遅延値が最大の遅延パス（クリティカルパス）は、フリップフロップ１１１−３→主伝送パス１１５→ゲート素子１１６−１０，１１６−１１→分岐パス１１５−１→ゲート素子１１６−５→主伝送パス１１４→ゲート素子１１６−６〜１１６−９→フリップフロップ１１２−２の伝送パスである。
したがって、原則的には、このパスを構成する素子、パスを基準にレプリカ回路１２が構成される。

レプリカ回路１２は、半導体回路１１で、上述したようにクリティカルパスとして選定されたパス構成と等価な電源電圧−遅延特性をもつ回路として構成されており、ＤＣ−ＤＣコンバータ１５による電源電圧Ｖ_DDの供給を受けて動作し、所定周期の基準信号ＳＩＮを入力してゲート処理等して伝播させる。
レプリカ回路１２は、図２の場合を例にとると、上述したように、フリップフロップ１１１−３→主伝送パス１１５→ゲート素子１１６−１０，１１６−１１→分岐パス１１５−１→ゲート素子１１６−５→主伝送パス１１４→ゲート素子１１６−６〜１１６−９→フリップフロップ１１２−２と等価な回路で構成される。

そして、本第１の実施形態では、レプリカ回路１２の出力側に、遅延量が調整可能な遅延素子１２Ａが接続されている。
この調整可能な遅延素子１２Ａは、その遅延値は、調整信号ＳＡＤＪを受けてレプリカ回路１２を含むレプリカシステムが、半導体回路（ＬＳＩ）１１のクリティカルパス遅延にマージンを持って確実に動作する値に調整され、この遅延値をもってレプリカ回路１２の出力信号を伝播させ、伝播後の信号を遅延信号Ｓ１２Ａとして位相比較器１３に出力する。

なお、図１の例では調整可能な遅延素子１２Ａの配置位置は、レプリカ回路１２の出力側に配置しているが、このレプリカ回路１２と遅延素子１２Ａとの位置関係は、これに限定されるものではなく、たとえばレプリカ回路１２の入力側あるいはレプリカ回路１２中に位置していても勿論よい。

図３は、調整可能な遅延素子の構成例を示す回路図である。
この遅延素子１２Ａは、図３に示すように、遅延ゲートＧＴ１〜ＧＴ４、およびセレクタ１２１により構成されている。
セレクタ１２１には、遅延ゲートＧＴ１〜ＧＴ４の各出力端子が接続されており、供給される調整信号ＳＡＤＪによって、遅延量が異なるゲートの出力信号を選択する。これにより、必要なマージン遅延値に調整することができる。
そして、セレクタ１２１は、選択した遅延ゲート出力を遅延信号Ｓ１２Ａとして出力する。

また、この調整可能な遅延素子１２Ａは、たとえばチップを製造した後に所定の方法で調整信号ＳＡＤＪが供給され、所望の値に設定される。
この調整信号ＳＡＤＪは、たとえば図４または図５に示すように構成により供給可能である。

図４に示す構成は、レジスタ１２２を用いた例である。
すなわち、レジスタ１２２に対して、たとえば外部からＤＭＡで直接アクセスして、あるいは内部の何らかの制御回路から選択すべき遅延値（ゲート出力）データを設定して調整信号ＳＡＤＪとして与える構成例である。

また、図５に示す構成は、セレクタ１２１を、外部ピン（外部信号の入力端子）１２４，１２５，１２６への信号設定によりデコーダ１２３を介して制御する例である。
なお、本発明が、デコーダ１２３がないケースも含むことは明白である。またこれら構成例に限定されるものではないことは勿論である。

位相比較器１３は、基準信号ＳＩＮと遅延素子１２Ａの出力遅延信号Ｓ１２Ａとの位相を比較し、遅延信号Ｓ１２Ａが基準信号ＳＩＮより１周期以上遅れている場合にはアップ信号ＵＰを生成し、１周期以上進んでいる場合にはダウン信号ＤＮを生成してチャージポンプ１４に出力する。

チャージポンプ１４は、位相比較器１３によりアップ信号ＵＰを受けた場合には、ＤＣ−ＤＣコンバータ１５による電源電圧Ｖ_DDを大きくし、ダウン信号ＤＮを受けた場合にはＤＣ−ＤＣコンバータ１５による電源電圧Ｖ_DDを小さくするように指示する信号Ｓ１４をＤＣ−ＤＣコンバータ１５に出力する。

ＤＣ−ＤＣコンバータ１５は、チャージポンプ１４の出力信号Ｓ１４を受けて、この信号Ｓ１４が指示するように電源電圧Ｖ_DDの値を調整して、半導体回路１１およびレプリカ回路１２に供給する。

次に、上記構成による動作を説明する。
レプリカ回路１２は、半導体回路１１においてクリティカルパスとして選定されたパス構成と等価な遅延特性の回路として構成され、レプリカ回路１２のたとえば出力側と位相比較器１３との間に調整可能な遅延素子１２Ａが設けられる。
そして、たとえばチップを製造した後に、レジスタ１２２あるいはデコーダ１２３を通して調整信号ＳＡＤＪが遅延素子１２Ａを構成するセレクタ１２１に与えられる。
これにより、遅延素子１２Ａの遅延値は、調整信号ＳＡＤＪを受けてレプリカ回路１２を含むレプリカシステムが、半導体回路（ＬＳＩ）１１のクリティカルパス遅延にマージンを持って確実に動作する値に調整される。

このように、遅延値が調整された半導体装置においては、レプリカ回路１２に所定周期の基準信号ＳＩＮが入力される。そして、基準信号ＳＩＮはレプリカ回路１２で、ゲート処理等を受けて所定時間遅延され、さらに遅延値が調整された遅延素子１２Ａで設定量だけ遅延されて遅延信号Ｓ１２Ａとして位相比較器１３に出力される。

位相比較器１３では、基準信号ＳＩＮと遅延素子１２Ａの出力遅延信号Ｓ１２Ａとが入力され、両信号の位相が比較される。
比較の結果、遅延信号Ｓ１２Ａが基準信号ＳＩＮより１周期以上遅れている場合にはアップ信号ＵＰが生成されてチャージポンプ回路１４に出力される。
一方、遅延信号Ｓ１２Ａが基準信号ＳＩＮより１周期以上進んでいる場合にはダウン信号ＤＮが生成されてチャージポンプ１４に出力される。

チャージポンプ１４においては、位相比較器１３によりアップ信号ＵＰを受けた場合には、ＤＣ−ＤＣコンバータ１５による電源電圧Ｖ_DDを大きくして、処理速度が速くなるように（遅延が小さくなるように）指示する信号Ｓ１４が生成されてＤＣ−ＤＣコンバータ１５に出力される。
一方、位相比較器１３によりダウン信号ＤＮを受けた場合には、ＤＣ−ＤＣコンバータ１５による電源電圧Ｖ_DDを小さくして、処理速度が遅くなるように（遅延が大きくなるように）指示する信号Ｓ１４が生成され、ＤＣ−ＤＣコンバータ１５に出力される。

そして、ＤＣ−ＤＣコンバータ１５において、チャージポンプ１４の出力信号Ｓ１４を受けて、この信号Ｓ１４が指示するように電源電圧Ｖ_DDの値が調整されて、半導体回路１１およびレプリカ回路１２に供給される。

以上説明したように、本第１の実施形態によれば、半導体回路１１においてクリティカルパスとして選定されたパス構成と等価な遅延特性の回路としてレプリカ回路１２を構成し、レプリカ回路１２のたとえば出力側と位相比較器１３との間に調整可能な遅延素子１２Ａを設け、たとえばチップを製造した後に、遅延素子１２Ａの遅延値を、レプリカ回路１２を含むレプリカシステムが、半導体回路（ＬＳＩ）１１のクリティカルパス遅延にマージンを持って確実に動作する値に調整可能に構成したので、過大なマージン設定を防ぐことができ、また予想よりマージンが小さい場合にこれを増やすことで誤動作を防ぐことも可能になる。

また、調整可能な遅延素子１２Ａの遅延値を、レジスタや外部ピンの設定により変更できるようにすることにより、チップ製造後に遅延値やマージンを調整することができるようになるという利点がある。

なお、上述した説明では、調整可能な遅延素子１２Ａを、図３に示すように、遅延ゲートＧＴ１〜ＧＴ４、およびセレクタ１２１により構成した例としたが、遅延素子の構成はこれに限定されるものではなく、種々の態様が可能である。

たとえば、図６に示すように、調整可能な遅延素子１２Ａを、トランジスタゲート遅延やＲＣ遅延やメモリ遅延等の異なる遅延特性を有する遅延要素により構成することも可能である。
図６において、１２Ｂがトランジスタゲート遅延と同じ遅延特性を持った調整可能な遅延要素を示し、１２Ｃが同じくＲＣ遅延特性を持った調整可能な遅延要素を示し、１２Ｄがメモリの遅延特性を持った調整可能な遅延要素を示している。

図７は、異なる遅延特性の遅延要素で構成した遅延素子の具体的な構成例を示す回路図である。

図７に示すように、トランジスタゲート遅延と同じ遅延特性を持った調整可能な遅延要素１２Ｂは、直列に接続された遅延ゲートＧＴＢ１〜ＧＴＢ３、およびセレクタ１２１Ｂにより構成されている。
セレクタ１２１Ｂには、遅延ゲートＧＴＢ１〜ＧＴＢ３の各出力端子およびレプリカ回路１２の出力端子が接続されており、供給される調整信号ＳＡＤＪＢによって、遅延量が異なるゲートの出力信号を選択する。
なお、トランジスタゲート遅延特性を持つ遅延ゲートＧＴＢ１〜ＧＴＢ３は、たとえば図８に示すように、２つのインバータＩＮＶ１，ＩＮＶ２を直列に接続してなるバッファにより構成される。

ＲＣ遅延特性を持った調整可能な遅延要素１２Ｃは、直列に接続された遅延ゲートＧＴＣ１〜ＧＴＣ３、およびセレクタ１２１Ｃにより構成されている。
セレクタ１２１Ｃには、遅延ゲートＧＴＣ１〜ＧＴＣ３の各出力端子、遅延要素１２Ｂの遅延ゲートＧＴＢ３の出力端子、およびセレクタ１２１Ｂを介してレプリカ回路１２の出力端子が接続されており、供給される調整信号ＳＡＤＪＣによって、遅延量が異なるゲートの出力信号を選択する。
なお、ＲＣ遅延特性を持つ遅延ゲートＧＴＣ１〜ＧＴＣ３は、たとえば図９に示すように、いわゆるＲＣユニットにより構成される。

メモリの遅延特性を持った調整可能な遅延要素１２Ｄは、並列に接続された遅延ゲートＧＴＤ１〜ＧＴＤ３、およびセレクタ１２１Ｄにより構成されている。
セレクタ１２１Ｄには、遅延ゲートＧＴＤ１〜ＧＴＤ３の各出力端子、および遅延要素１２Ｃのセレクタ１２１Ｃの出力端子が接続されており、供給される調整信号ＳＡＤＪＤによって、遅延量が異なるゲートの出力信号を選択する。

なお、メモリの遅延特性を持つ遅延ゲートＧＴＤ１〜ＧＴＤ３は、たとえば図１０に示すように、いわゆるビット線の放電特性をエミュレートするユニットを用い、負荷の値を変えたものを選択できるように構成される。
基本的には、遅延ゲートＧＴＤ１は、図１０（Ａ）に示すように、電源電圧Ｖ_DDと接地ラインとの間に接続したｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１およびｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１、インバータＩＮＶ３、並びにＮＭＯＳトランジスタのソース・ドレイン同士を接続してなる負荷容量ＬＣ１により構成される。
そして、図１０（Ｂ）に示すように、負荷容量を１つ増やして遅延ゲートＧＴＤ２が構成され、図１０（Ｃ）に示すように、負荷容量をさらに１つ増やして遅延ゲートＧＴＤ３が構成される。

このような構成を有する遅延素子は、各セレクタ１２１Ｂ，１２１Ｃ，１２１Ｄへの調整信号ＳＡＤＪＢ，ＳＡＤＪＣ，ＳＡＤＪＤにより遅延量が選択的に組み合わされて、実デバイスのクリティカルパスに対する遅延調整やマージン調整が行われる。

このように、遅延素子を遅延特性の異なる遅延要素で構成し、これらにより遅延値・特性を調整することで電圧や温度の変化によりトラッキングが取れず不良になることを防ぐことができる利点がある。

なお、各遅延要素の構成は、上述した構成に限定されるものではなく、また、遅延要素は、トランジスタゲート遅延、ＲＣ遅延、およびメモリ遅延の３種類に限るものではなく、トランジスタ遅延も様々な回路構成のものが適用できる。

また、図１１に示すように、上述した異なる遅延特性の遅延素子をスタンダードセル化することも可能である。
図１１において、ＳＣＢがスタンダードセルブロックを示している。
また、たとえばＲＣ遅延ユニットＲＣＵは、所定パターンにより構成され、これらを複数用いて構成することで所望のＲＣ遅延を得られる。
このように、クリティカルパスや遅延特性の異なる遅延ユニットをスタンダードセル化して使用することで、通常のＣＡＤにより自動配置配線を利用して遅延ユニットの設計が可能になり、ひいては設計の効率化を図れる利点がある。

第２実施形態
図１２は、本発明に係るレプリカ回路を採用した半導体装置の第２の実施形態を示すブロック図である。
本第２の実施形態に係る半導体装置は、第１の実施形態に係る半導体装置と同様に、レプリカ回路を、半導体回路の電源電圧Ｖ_DDをダイナミックに変更し、常に最低動作電圧を供給するように制御する電源電圧制御系回路に適用した例を示す図である。

本第２の実施形態が上述した第１の実施形態と異なる点は、調整可能な遅延素子を、レプリカ回路の外部（第１の実施形態ではレプリカ回路の出力側）に別個に配置する代わりに、レプリカ回路１６を、調整可能な遅延素子１６０により構成し、設定によって遅延要素の組み合わせを任意に変更可能にし、その組み合わせによって所望の遅延特性を実現できるように構成したことにある。

具体的には、図１２に示すように、本第２の実施形態に係るレプリカ回路１６は、直列に接続された遅延要素としての複数のゲート遅延素子１６１−１〜１６１−ｎ、およびセレクタ１６２を含む調整可能の遅延素子１６０により構成し、所望の遅延値となるゲート遅延素子段数をセレクタ１６２で選択するように構成されている。

ゲート遅延素子１６１−１〜１６１−ｎは、たとえば図８に示すように、２つのインバータＩＮＶ１，ＩＮＶ２を直列に接続してなるバッファ、あるいはＮＡＮＤゲートやＮＯＲゲート、あるいは複合ゲート等により構成することが可能である。
また、セレクタ１６２には、基準信号ＳＩＮの入力ライン、各ゲート遅延素子１６１−１〜１６１−ｎの出力ノードが接続されている。

また、この調整可能な遅延素子１６０により構成されたレプリカ回路１６には、たとえばチップを製造した後に所定の方法で調整信号ＳＡＤＪＥが供給され、所望の値に設定される。
この調整信号ＳＡＤＪＥは、たとえば図１３または図１４に示すように構成により供給可能である。

図１３に示す構成は、レジスタ１６３を用いた例である。
すなわち、レジスタ１６３に対して、たとえば外部からＤＭＡで直接アクセスして、あるいは内部の何らかの制御回路から選択すべき遅延値（ゲート出力）データを設定して調整信号ＳＡＤＪＥとして与える構成例である。

また、図１４に示す構成は、セレクタ１６１を、外部ピン（外部信号の入力端子）１６４，１６５，１６６への信号設定によりデコーダ１６７を介して制御する例である。
なお、本発明が、デコーダ１６７がないケースも含むことは明白である。またこれら構成例に限定されるものではないことは勿論である。

この半導体装置１０Ａにおいては、レプリカ回路１６は、調整可能な遅延素子により構成される。
そして、たとえばチップを製造した後に、レジスタ１６３あるいはデコーダ１６７を通して調整信号ＳＡＤＪＥがレプリカ回路１６を構成するセレクタ１６２に供給される。
これにより、レプリカ回路１６を含むレプリカシステムが、半導体回路（ＬＳＩ）１１のクリティカルパス遅延にマージンを持って確実に動作する値に調整される。

このように、遅延値が調整された半導体装置１０Ａにおいては、レプリカ回路１６に所定周期の基準信号ＳＩＮが入力される。そして、基準信号ＳＩＮはレプリカ回路１６で、ゲート処理等を受けて所定時間遅延され、さらに遅延値が調整された設定量だけ遅延されて遅延信号Ｓ１６として位相比較器１３に出力される。

位相比較器１３では、基準信号ＳＩＮとレプリカ回路１６の出力遅延信号Ｓ１６とが入力され、両信号の位相が比較される。
比較の結果、遅延信号Ｓ１６が基準信号ＳＩＮより１周期以上遅れている場合にはアップ信号ＵＰが生成されてチャージポンプ回路１４に出力される。
一方、遅延信号Ｓ１６が基準信号ＳＩＮより１周期以上進んでいる場合にはダウン信号ＤＮが生成されてチャージポンプ１４に出力される。

チャージポンプ１４においては、位相比較器１３によりアップ信号ＵＰを受けた場合には、ＤＣ−ＤＣコンバータ１５による電源電圧Ｖ_DDを大きくして、処理速度が速くなるように（遅延が小さくなるように）指示する信号Ｓ１４が生成されてＤＣ−ＤＣコンバータ１５に出力される。
一方、位相比較器１３によりダウン信号ＤＮを受けた場合には、ＤＣ−ＤＣコンバータ１５による電源電圧Ｖ_DDを小さくして、処理速度が遅くなるように（遅延が大きくなるように）指示する信号Ｓ１４が生成され、ＤＣ−ＤＣコンバータ１５に出力される。

そして、ＤＣ−ＤＣコンバータ１５において、チャージポンプ１４の出力信号Ｓ１４を受けて、この信号Ｓ１４が指示するように電源電圧Ｖ_DDの値が調整されて、半導体回路１１およびレプリカ回路１６に供給される。

以上説明したように、本第２の実施形態によれば、レプリカ回路１６を、調整可能な遅延素子により構成し、たとえばチップを製造した後に、レプリカ回路１６を構成する遅延素子の遅延値を、レプリカ回路１６を含むレプリカシステムが、半導体回路（ＬＳＩ）１１のクリティカルパス遅延にマージンを持って確実に動作する値に調整可能に構成したので、過大なマージン設定を防ぐことができ、また予想よりマージンが小さい場合にこれを増やすことで誤動作を防ぐことも可能になる。
また、汎用的に使用可能なレプリカ回路を構成することができ、また半導体回路１１の動作電圧マージンの設定を柔軟に行うことが可能となる。

また、レプリカ回路１６を構成する調整可能な遅延素子の遅延値を、レジスタや外部ピンの設定により変更できるようにすることにより、チップ製造後に遅延値やマージンを調整することができるようになるという利点がある。

第３実施形態
図１５は、本発明に係る半導体装置の第３の実施形態を説明するための図であって、当該半導体装置を構成するレプリカ回路の他の構成例を示す回路図である。

本第３の実施形態に係るレプリカ回路が上述した第２の実施形態に係るレプリカ回路と異なる点は、調整可能な遅延素子１６０の後段に、さらに調整可能な遅延素子１７０を縦続接続したことにある。

遅延素子１７０は、直列に接続された要素素子としての複数のＲＣ遅延素子１７１−１〜１７１−ｎ、およびセレクタ１７２を有し、所望の遅延値となるＲＣ遅延素子段数をセレクタ１７２で選択するように構成されている。

ＲＣ遅延素子１７１−１〜１７１−ｎは、たとえばアルミニウム配線等により構成される。
また、セレクタ１７２には、前段の遅延素子１６０のセレクタ１６２の出力、および各ＲＣ遅延素子１７１−１〜１７１−ｎの接続ノードが接続されている。

図１６は、ゲート遅延とＲＣ遅延の比率と電圧遅延特性の関係を示す図である。
図１６において、〈１〉で示す曲線はＲＣ成分が小さい場合の電圧遅延特性を示し、〈２〉で示す曲線はＲＣ成分が〈１〉の場合より大きい場合（ＲＣ成分が中程度の場合）の電圧遅延特性を示し、〈３〉で示す曲線はＲＣ成分が〈２〉の場合より大きい場合の電圧遅延特性を示している。
図１６に示すように、ゲート遅延とＲＣ遅延の比率を変化させることによって所望の電圧- 遅延特性を得ることができる。
そこで、本第３の実施形態の係るレプリカ回路１６Ａにおいて、所望の遅延値でかつ所望のゲート遅延／ＲＣ遅延比率となるゲート遅延素子段数およびＲＣ遅延素子段数が、たとえばレジスタやデコーダを介した制御によりセレクタ１６２および１７２でそれぞれ選択される。

本第３の実施形態によれば、上述した第２の実施形態の効果と同様の効果を得ることができる。

なお、本第３の実施形態では、ゲート遅延素子チェーンの後段にＲＣ遅延素子チェーンを接続した構成例を示しているが、本発明はこの位置関係に限定されるものではなく、ＲＣ遅延素子チェーンの後段にゲート遅延素子チェーンを接続しても本発明の範囲にあることはいうまでもない。

第４実施形態
図１７は、本発明に係る半導体装置の第４の実施形態を説明するための図であって、当該半導体装置を構成するレプリカ回路の他の構成例を示す回路図である。

本第４の実施形態に係るレプリカ回路が上述した第３の実施形態に係るレプリカ回路と異なる点は、調整可能な遅延素子１７０の後段に、さらに調整可能な遅延素子１８０を縦続接続したことにある。

遅延素子１８０は、並列に接続された要素素子としての複数の負荷の値が異なるメモリ遅延素子１８１−１〜１８１−３、およびセレクタ１８２を有し、所望の遅延値となるメモリ遅延素子をセレクタ１８２で選択するように構成されている。

メモリ遅延素子１８１−１〜１８１−ｎは、たとえば図１０に示すように、ビット線の放電特性をエミュレートするユニットを用い、負荷の値を変えたものを選択できるように構成される。
また、セレクタ１８２には、前段の遅延素子１７０のセレクタ１７２の出力、および各メモリ遅延素子１８１−１〜１８１−ｎの出力ノードが接続されている。

本第４の実施形態によれば、上述した第３の実施形態の効果と同様の効果を得ることができる。

なお、第４の実施形態においても、ゲート遅延素子チェーン、ＲＣ遅延素子チェーン、メモリ遅延素子の位置関係はこれ限定されるものではない。

第５実施形態
図１８は、本発明に係る半導体装置の第５の実施形態を説明するための図であって、当該半導体装置を構成するレプリカ回路の他の構成例を示す回路図である。

本第５の実施形態に係るレプリカ回路が上述した第３の実施形態に係るレプリカ回路と異なる点は、縦続接続された遅延要素としてのゲート遅延素子およびＲＣ遅延素子からなる２つのレプリカ部１６Ａ−１，１６Ａ−２を、接続選択手段としてのセレクタ１９１を介し基準信号ＳＩＮの入力に対して並列または縦続接続させ、かつ２つのレプリカ部１６Ａ−１，１６Ａ−２の出力を選択手段としてのＡＮＤゲート１９２を介してレプリカ出力Ｓ１６Ｃを得るように構成したことにある。
選択手段としてのＡＮＤゲート１９２は、複数のレプリカ部の出力からより遅延量の大きい遅延素子の出力信号をモニター用信号である遅延信号Ｓ１６Ｃとして選択し出力する。

また、レプリカ部１６Ａ−１，１６Ａ−２は、独立にゲート遅延素子段数、ＲＣ延素子段数を設定できる。

このような構成において、セレクタ１９１でレプリカ入力である基準信号ＳＩＮを選択した場合、２つのレプリカ部１６Ａ−１，１６Ａ−２は並列に動作する。
このように並列に動作させるには、以下の場合に適している。
すなわち、半導体回路（ＬＳＩ）１１本体のクリティカルパスが動作電圧によって入れ替わるような場合、ＬＳＩの電圧−遅延特性に不連続点が発生する。
このような場合、１つのレプリカではＬＳＩの電圧−遅延特性に対して最適なトラッキングを取ることが難しくなる。
そこで、２つ用意したレプリカ部１６Ａ−１，１６Ａ−２をそれぞれのクリティカルパスに合わせこむことで、レプリカの電圧−遅延特性をＬＳＩ本体の特性に対して最適に合わせこむことが可能となる。

また、セレクタ１９１でレプリカ部１６Ａ−１の出力信号Ｓ１６Ａ−１を選択した場合、２つのレプリカ部１６Ａ−１，１６Ａ−２は直列（縦続）接続され、１つのレプリカとして動作する。
このように直列に接続して１つのレプリカとして動作させるには、以下の場合に適している。
すなわち、ＬＳＩ本体のクリティカルパスが、ゲート＋長い配線＋ゲート＋長い配線のような構成の場合（たとえば長い配線に対してリピータバッファが挿入された場合など）、２つのレプリカを直列に接続し、それぞれのレプリカでゲート遅延素子段数とＲＣ遅延素子段数を独立に設定することで、レプリカをよりＬＳＩ本体のクリティカルパスの構成に近づけることが可能となる。
また、ゲート遅延成分およびＲＣ遅延成分の設定範囲を２倍に広げることも可能となる。

以上のように、本第５の実施形態によれば、上述した第３の実施形態の効果に加えて、ＬＳＩ本体のクリティカルパスの構成により近づけることが可能になるという効果を得ることができる。

なお、図１８では、第３の実施形態に係る図１５に示すレプリカ回路を２つ用いた場合を例に説明したが、第４の実施形態に係る図１７に示すレプリカを適用しても同様の効果が得られることは言うまでもない。

第６実施形態
図１９は、本発明に係る半導体装置の第６の実施形態を説明するための図であって、当該半導体装置を構成するレプリカ回路の他の構成例を示す回路図である。

本第６の実施形態に係るレプリカ回路が上述した第５の実施形態に係るレプリカ回路と異なる点は、縦続接続された遅延要素としてのゲート遅延素子およびＲＣ遅延素子からなるレプリカ部を、ｍ（ｍ≧３）個用い、これらレプリカ部１６Ａ−１〜１６Ａ−ｍを、セレクタ１９１−１〜１９１−m-1 を介し、基準信号ＳＩＮの入力に対して並列または直列（縦続）接続させて、並列動作および／または直列動作させ、かつｍ個のレプリカ部１６Ａ−１，１６Ａ−２の出力を選択手段としてのｍ入力ＡＮＤゲート１９３を介してレプリカ出力である遅延信号Ｓ１６Ｄを得るように構成したことにある。

本第６の実施形態によれば、上述した第５の実施形態の効果と同様の効果を得ることができることはもとより、ゲート＋長い配線＋ゲート＋長い配線＋…といったレプリカを複数構成し、それらを並列動作させて不連続点を持った特性にも対応することが可能となる。

なお、図１９では、第３の実施形態に係る図１５に示すレプリカ回路をｍ個用いた場合を例に説明したが、第４の実施形態に係る図１７に示すレプリカを適用しても同様の効果が得られることは言うまでもない。

第７実施形態
図２０は、本発明に係る半導体装置の第７の実施形態を説明するための図であって、当該半導体装置を構成するレプリカ回路の他の構成例を示す回路図である。

本第７の実施形態では、調整可能なレプリカ回路群はチップを製造した後に、所望の値に設定することができる具体的な構成例を示している。
図２０は、レジスタを用いて調整可能なレプリカ回路群の遅延値を変更できるようにした構成例を示す回路図である。
この回路では、上述した第２〜第６の実施形態において示したように、遅延素子の段数や接続方法がセレクタで選択されるが、これをレジスタ１９４で設定する。
このレジスタ１９４に設定した情報を各レプリカ部１６Ａ−１〜１６Ａ−ｍに対応して設けたデコーダ１９５−１〜１９５−ｍでデコードしてセレクタに供給する。
レジスタ１９４は、たとえば外部からＤＭＡで直接アクセスされてもよいし、内部の何らかの制御回路から設定を行っても良い。

なお、レプリカ回路の遅延値の設定は、図２０に示すようにレジスタを使用せず、たとえば図５および図１５に示すように、外部ピンの信号設定によって制御することも可能である。

第８実施形態
図２１は、本発明に係るレプリカ回路を採用した半導体装置の第８の実施形態を示すブロック図である。

本第８の実施形態が上述した第２から第７の実施形態と異なる点は、アップ信号およびダウン信号を出力する位相比較器およびこれらのアップ信号およびダウン信号に応じた信号を出力するチャージポンプを用いる代わりに、基準信号ＳＩＮと遅延素子１２Ａの出力遅延信号Ｓ１２Ａとの位相を比較し、その差分に相当するデジタルの位相差情報信号Ｓ２０を出力する位相差検出回路２０、位相差情報信号Ｓ２０を受けて累算するとともに、電源電圧Ｖ_DDの調整を指示するＮビットの信号Ｓ２１を出力する累算器２１、およびＮビット信号Ｓ２１をデジタル信号からアナログ信号Ｓ２２に変換してＤＣ−ＤＣコンバータ１５に供給するＮビットＤＡ（デジタル−アナログ）コンバータ２２を設けたことにある。

なお、レプリカ回路１６の構成としては、たとえば図１２、図１５、図１７、図１８、図１９、図２０に示すものを適用可能である。
また、図２１のように位相差検出回路２０、累算器２１、およびＤＡコンバータ２２を用いた構成は、図１に示す第１の実施形態のように、レプリカ回路１２の外部に遅延素子１２Ａを配置する構成にも適用可能である。

本第８の実施形態によれば、上述した各実施形態の効果と同様の効果を得ることができる。

第９実施形態
図２２は、本発明に係るレプリカ回路を採用した半導体装置の第９の実施形態を示すブロック図である。

本第９の実施形態が上述した第８の実施形態と異なる点は、累算器２１を用いる代わりに、プロセッサ２３を用いたことにある。
この場合、たとえばプログラムにより任意の値に設定される設定値と位相差情報信号Ｓ２０の差を、電源電圧Ｖ_DDの調整を指示するＮビットの信号Ｓ２３として出力する。

本第９の実施形態によれば、上述した各実施形態の効果と同様の効果を得ることができる。

本発明に係るレプリカ回路を採用した半導体装置の第１の実施形態を示すブロック図である。 本発明に係る半導体回路の構成例を示す回路図である。 本発明に係る調整可能な遅延素子の構成例を示す回路図である。 第１の実施形態に係る調整可能な遅延素子を構成するセレクタに調整信号を供給する構成例を示す回路図である。 第１の実施形態に係る調整可能な遅延素子を構成するセレクタに調整信号を供給する他の構成例を示す回路図である。 本発明に係る調整可能な遅延素子を、トランジスタゲート遅延やＲＣ遅延やメモリ遅延等の異なる遅延特性を有する遅延要素により構成した場合の概念図である。 トランジスタゲート遅延特性を持つ遅延ゲートの構成例を示す回路図である。 メモリの遅延特性を持つ遅延ゲートの構成例を示す回路図である。 ＲＣ遅延特性を持つ遅延ゲートの構成例を示す回路図である。 異なる遅延特性の遅延要素で構成した遅延素子の具体的な構成例を示す回路図である。 異なる遅延特性の遅延素子をスタンダードセル化した例を説明するための図である。 本発明に係るレプリカ回路を採用した半導体装置の第２の実施形態を示すブロック図である。 第２の実施形態に係る調整可能な遅延素子を構成するセレクタに調整信号を供給する構成例を示す回路図である。 第２の実施形態に係る調整可能な遅延素子を構成するセレクタに調整信号を供給する他の構成例を示す回路図である。 本発明に係る半導体装置の第３の実施形態を説明するための図であって、当該半導体装置を構成するレプリカ回路の他の構成例を示す回路図である。 ゲート遅延とＲＣ遅延の比率と電圧遅延特性の関係を示す図である。 本発明に係る半導体装置の第４の実施形態を説明するための図であって、当該半導体装置を構成するレプリカ回路の他の構成例を示す回路図である。 本発明に係る半導体装置の第５の実施形態を説明するための図であって、当該半導体装置を構成するレプリカ回路の他の構成例を示す回路図である。 本発明に係る半導体装置の第６の実施形態を説明するための図であって、当該半導体装置を構成するレプリカ回路の他の構成例を示す回路図である。 本発明に係る半導体装置の第７の実施形態を説明するための図であって、レジスタを用いて調整可能なレプリカ回路群の遅延値を変更できるようにした構成例を示す回路図である。 本発明に係るレプリカ回路を採用した半導体装置の第８の実施形態を示すブロック図である。 本発明に係るレプリカ回路を採用した半導体装置の第９の実施形態を示すブロック図である。 固定の遅延マージン用遅延素子を接続したレプリカ系回路を示す図である。 トランジスタ遅延とＲＣ遅延の電圧依存性を示す図である。

符号の説明

１０，１０Ａ，１０Ｂ，１０Ｃ…半導体装置、１１…半導体回路、１２，１６，１６Ａ〜１６Ｅ…レプリカ回路、１２Ａ…調整可能な遅延素子、１２Ｂ…トランジスタゲート遅延特性を持った調整可能な遅延要素、１２Ｃ…ＲＣ遅延特性を持った調整可能な遅延要素、１２Ｄ…メモリの遅延特性を持った調整可能な遅延要素、１３…位相比較器、１４…チャージポンプ、１５…ＤＣ−ＤＣコンバータ、１６Ａ−１〜１６Ａ−ｍ…レプリカ部、２０…位相差検出回路、２１…累算器、２２…ＮビットＤＡコンバータ、２３…プロセッサ、１１１−１〜１１１−３…信号送信側フリップフロップ、１１２−２〜１１２−３…受信側フリップフロップ、１１３，１１４，１１５…主伝送パス、１１３−１，１１５−１…分岐パス、１６−１〜１６−１１…ゲート素子、１２１，１２１Ｂ，１２１Ｃ，１２１Ｄ…セレクタ、１６０，１７０，１８０…調整可能な遅延素子、１９１−１〜１９１−ｍ…セレクタ（接続選択手段）、１９２，１９３…ＡＮＤゲート（選択手段）、ＧＴ１〜ＧＴ４…遅延ゲート、ＧＴＢ１〜ＧＴＢ３…トランジスタゲート遅延特性を持つ遅延ゲート、ＧＴＣ１〜ＧＴＣ３…ＲＣ遅延特性を持つ遅延ゲート、ＧＴＤ１〜ＧＴＤ３…メモリの遅延特性を持つ遅延ゲート。

Claims (15)

1. 伝送パスを有する半導体回路と、上記半導体回路のクリティカルパスの遅延時間をモニターするレプリカ回路とを有する半導体装置であって、
   上記レプリカ回路が、遅延値が調整可能な遅延素子を
   有する半導体装置。
2. 上記調整可能な遅延素子が、異なる遅延特性を有する遅延要素を含む
   請求項１記載の半導体装置。
3. 上記遅延要素の異なる遅延特性は、トランジスタゲートの遅延特性、配線抵抗Ｒおよび配線容量Ｃに基づくＲＣ遅延特性、およびメモリの遅延特性である
   請求項１記載の半導体装置。
4. レジスタと、
   上記調整可能な遅延素子の遅延値を、上記レジスタへの設定データに基づいて調整する手段と
   を有する請求項１記載の半導体装置。
5. レジスタと、
   上記調整可能な遅延素子の遅延値を、上記レジスタへの設定データに基づいて調整する手段と
   を有する請求項２記載の半導体装置。
6. 外部信号の入力端子と、
   上記調整可能な遅延素子の遅延値を、上記入力端子に入力された外部信号に基づいて調整する手段と
   を有する請求項１記載の半導体装置。
7. 外部信号の入力端子と、
   上記調整可能な遅延素子の遅延値を、上記入力端子に入力された外部信号に基づいて調整する手段と
   を有する請求項２記載の半導体装置。
8. 伝送パスを有する半導体回路と、
   上記半導体回路の上記クリティカルパスとして採用された伝送パスと等価な電源電圧−遅延特性を有し、遅延値が調整可能な遅延素子により構成され、基準信号を伝播して上記半導体回路のクリティカルパスをモニターするレプリカ回路と、
   上記レプリカ回路のモニター結果に基づいた値の電源電圧を生成して、上記半導体回路および上記レプリカ回路に供給する電圧制御回路と
   を有する半導体装置。
9. 上記調整可能な遅延素子が、異なる遅延特性を有する遅延要素を含む
   請求項８記載の半導体装置。
10. 上記遅延要素の異なる遅延特性は、トランジスタゲートの遅延特性、配線抵抗Ｒおよび配線容量Ｃに基づくＲＣ遅延特性、およびメモリの遅延特性である
    請求項９記載の半導体装置。
11. レジスタと、
    上記調整可能な遅延素子の遅延値を、上記レジスタへの設定データに基づいて調整する手段と
    を有する請求項８記載の半導体装置。
12. レジスタと、
    上記調整可能な遅延素子の遅延値を、上記レジスタへの設定データに基づいて調整する手段と
    を有する請求項９記載の半導体装置。
13. 外部信号の入力端子と、
    上記調整可能な遅延素子の遅延値を、上記入力端子に入力された外部信号に基づいて調整する手段と
    を有する請求項８記載の半導体装置。
14. 外部信号の入力端子と、
    上記調整可能な遅延素子の遅延値を、上記入力端子に入力された外部信号に基づいて調整する手段と
    を有する請求項９記載の半導体装置。
15. 伝送パスを有する半導体回路と、上記半導体回路のクリティカルパスの遅延時間をモニターするレプリカ回路とを有する半導体装置の構成方法であって、
    上記レプリカ回路を、遅延値が調整可能な遅延素子により形成し、
    製造後に、上記遅延素子の遅延値を、上記半導体回路のクリティカルパス遅延にマージンをもって動作する値に調整する
    半導体装置の構成方法。

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