JP3208322B2 - 可変遅延線回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、入力された信号
を外部からの制御データに応じて遅延して出力する可変
遅延線回路に関し、より特定的には、ゲートアレイなど
のＡＳＩＣ（特定用途向けＩＣ）により実現される可変
遅延線回路に関する。

【０００２】

【従来の技術】パーソナルコンピュータ等からモニタ装
置に対して出力されるＶＧＡ（VideoGraphics Array）
などの信号出力標準や、ＶＧＡの上位互換の信号出力標
準であるＳＶＧＡなどの規格による映像信号を、外部の
液晶モニタ装置に取込む際などに、それぞれの信号出力
標準規格に応じた画素周波数で映像信号をサンプリング
しなければならない場合がある。

【０００３】この場合において、サンプリングクロック
と映像信号との位相が最適に調整されていないと、うま
くサンプリングを行なうことができず、サンプリング結
果にジッタなどが現われることがある。

【０００４】したがって、サンプリングクロックと映像
信号との位相調整を行なうために、入力する信号の遅延
量を外部からの制御信号に応じて変化させることが可能
な可変遅延線回路が必要となる。

【０００５】

【発明が解決しようとする課題】図９は、従来の可変遅
延線回路５００の構成を示す概略ブロック図である。

【０００６】従来の可変遅延線回路５００は、互いにカ
スケード接続された複数の遅延バッファ回路５０２〜５
１０と、各遅延バッファ回路の出力点からの分岐出力を
受け、外部から与えられる遅延量指定データＤｄをデコ
ードして、対応する分岐出力を選択するデコーダ回路５
２０とを含む。

【０００７】ここで、上記のような可変遅延線回路５０
０は、たとえば、ゲートアレイなどのＡＳＩＣにおいて
提供される遅延バッファマクロを利用することで構成す
ることが可能である。

【０００８】次に、従来の可変遅延線回路５００の動作
について簡単に説明する。互いにカスケード接続された
遅延バッファ回路、たとえばインバータ回路５０２〜５
１０のうち、初段のインバータ回路５０２は、遅延させ
るべき入力信号ＩＮを受ける。このインバータ回路５０
２の出力は、順次インバータ回路５０４、５０６、５０
８および５１０に伝達されていく。

【０００９】デコーダ回路５２０は、インバータ回路５
０２〜５１０からの分岐出力を受けて、遅延量指定デー
タＤｄに応じて、対応する分岐出力を遅延信号ＯＵＴと
して出力する。

【００１０】したがって、遅延量指定データＤｄの値を
変化させることにより、入力信号ＩＮを任意の量遅延さ
せて、遅延信号ＯＵＴとして取出すことが可能である。

【００１１】しかしながら、この従来の可変遅延線回路
５００の構成においては、各遅延バッファ回路の性能の
ばらつきや遅延特性のドリフトなどにより、最終的に出
力される遅延信号ＯＵＴの遅延量は大きく影響を受け
る。

【００１２】たとえば、ゲートアレイにより可変遅延線
回路５００を構成した場合を例にとると、その遅延量は
一般に、以下の式で表現される。

【００１３】 （遅延量）＝（標準遅延量）×Ｋｔ×Ｋｖ×Ｋｐ …（１） ここで、Ｋｔ、ＫｖおよびＫｐは、それぞれ各遅延バッ
ファ回路の遅延時間に対する温度係数、電圧係数および
プロセス係数である。

【００１４】これらの係数値の代表的な値を図１０に示
す。図１０（ａ）は、温度係数Ｋｔの外部環境温度に対
する変化を、（ｂ）は、電圧係数Ｋｖの電源電圧に対す
る変化を、（ｃ）は、プロセス係数Ｋｐのプロセス変動
（たとえば、日変動等）の最大および最小値をそれぞれ
示す。

【００１５】図１０に示した各係数の変動に基づくと、
同じゲートアレイのセル上に形成された可変遅延線回路
の遅延量のばらつきは、たとえプロセスばらつきが全く
ない状態であっても、環境温度が２５℃から７５℃に変
化すると約１３％増加し、さらに、電源電圧が５．０Ｖ
から４．５Ｖになると約９％増加することになる。

【００１６】さらにこの変動にプロセス係数Ｋｐの要因
が加わると、各ゲートアレイのセル間での遅延量のばら
つきは最大で２倍以上になる場合があることになる。

【００１７】すなわち、図９に示した従来の可変遅延線
回路５００の構成を、ＡＳＩＣ上で実現した場合も、そ
の特性ばらつきやドリフト等の影響で目的とする遅延量
を正確に得ることは困難であり、特に高い精度が要求さ
れる用途に、この可変遅延線回路５００を採用すること
は難しい。

【００１８】本発明は、上記のような問題点を解決する
ためになされたものであって、その目的は、各遅延バッ
ファ回路の特性ドリフトやばらつきの影響を抑制して、
高精度な可変遅延線回路を提供することである。

【００１９】この発明の他の目的は、安価なＡＳＩＣ上
でも高精度な遅延量を実現することが可能な可変遅延線
回路を提供することである。

【００２０】

【課題を解決するための手段】請求項１記載の可変遅延
線回路は、外部からの遅延量指定データに応じて、入力
信号を対応する時間遅延させて、遅延信号として出力す
る可変遅延線回路であって、遅延量指定データを受け
て、対応する制御データを出力する制御手段と、入力信
号を受けて、制御データに応じた時間だけ遅延させて出
力する信号遅延手段と、入力信号と時分割して、信号遅
延手段に基準信号を与え、基準信号の遅延量を検出する
検出手段とを備え、制御手段は、遅延量検出手段の検出
結果に応じて、遅延量指定データに対応する遅延量が一
定となるように、制御データを更新する。

【００２１】請求項２記載の可変遅延線回路は、請求項
１記載の可変遅延線回路の構成において、信号遅延手段
は、入力信号を受けて順次伝達する、カスケード接続さ
れた複数段の遅延回路群と、各遅延回路の出力を並列に
受けて、制御データに応じて、いずれかを選択して出力
する選択回路を含み、検出手段は、基準信号を所定の時
間遅延して出力する遅延回路の段数を基準データとして
出力し、制御手段は、基準データに基づいて、遅延量指
定データに対応する遅延量が一定となるように制御デー
タを更新する。

【００２２】請求項３に記載の可変遅延線回路は、請求
項１記載の可変遅延線回路の構成において、信号遅延手
段は、入力信号を受けて順次伝達する、カスケード接続
された複数段の遅延回路群と、各遅延回路の出力を並列
に受けて、いずれかを選択して出力する第１の選択回路
を含み、検出手段は、基準信号を発生する基準信号発生
手段と、入力信号および基準信号を受けて、選択的に出
力する第１の切換手段と、信号遅延手段の出力に応じ
て、基準信号を所定の時間遅延して出力する遅延回路の
段数を基準データとして出力する遅延検知手段とを含
み、制御手段は、基準データに基づいて、遅延量指定デ
ータに対応する遅延量が一定となるように制御データを
更新して出力する演算手段と、制御データおよび基準デ
ータを受けて、基準信号出力後の所定期間は基準データ
を、所定期間以外は制御データを出力する第２の切換手
段とを含み、第１の選択回路は、第２の切換手段の出力
に応じて動作する。

【００２３】請求項４記載の可変遅延線回路は、請求項
１記載の可変遅延線回路の構成において、信号遅延手段
は、入力信号を受けて順次伝達する、カスケード接続さ
れた複数段の遅延回路群と、各遅延回路の出力を並列に
受けて、制御データに応じて、いずれかを選択して出力
する第１の選択回路を含み、検出手段は、基準信号を発
生する基準信号発生手段と、入力信号および基準信号を
受けて、基準信号出力後の所定期間は基準信号を、所定
期間以外は入力信号を出力する第１の切換手段と、各遅
延回路の出力を並列に受けて、いずれかを選択して出力
する第２の選択回路と、第２の選択回路の出力に応じ
て、基準信号を所定の時間遅延して出力する遅延回路の
段数を検知し、基準データとして検知終了ごとに更新し
て出力する遅延検知手段とを含み、第２の選択回路は、
基準データに応じて動作し、制御手段は、基準データに
基づいて、遅延量指定データに対応する遅延量が一定と
なるように制御データを更新して出力する演算手段を含
む。

【００２４】請求項５記載の可変遅延線回路は、外部か
らの遅延量指定データに応じて、入力信号を対応する時
間遅延させて、遅延信号として出力する可変遅延線回路
であって、遅延量指定データを受けて、対応する制御デ
ータを出力する制御手段と、入力信号を受けて、制御デ
ータに応じた時間だけ遅延させて出力する第１の信号遅
延手段と、第１の信号遅延手段と温度結合するように配
置される第２の信号遅延手段と、第２の信号遅延手段に
基準信号を与え、基準信号の遅延量を検出する検出手段
とを備え、制御手段は、検出手段の検出結果に応じて、
遅延量指定データに対応する遅延量が一定となるように
制御データを更新する。

【００２５】請求項６記載の可変遅延線回路は、請求項
５記載の可変遅延線回路の構成において、第１の信号遅
延手段は、入力信号を受けて順次伝達する、カスケード
接続された複数段の第１の遅延回路群と、第１の遅延回
路群の各々の出力を並列に受けて、制御データに応じて
いずれかを選択して出力する第１の選択回路とを含み、
第２の信号遅延手段は、第１の遅延回路群と温度結合す
るように配置され、基準信号を受けて順次伝達するカス
ケード接続された複数段の第２の遅延回路群と、第２の
遅延回路群の各々の出力を並列に受けて、いずれかを選
択して出力する第２の選択回路とを含み、検出手段は、
基準信号を発生する基準信号発生手段と、第２の選択回
路の出力に応じて、基準信号を所定の時間遅延して出力
する遅延回路の段数を検知し、基準データとして検知終
了ごとに更新して出力する遅延検知手段とを含み、第２
の選択回路は、基準データに応じて動作し、制御手段
は、基準データに基づいて、遅延量指定データに対応す
る遅延量が一定となるように、制御データを更新して出
力する演算手段を含む。

【００２６】請求項７記載の可変遅延線回路は、請求項
３または請求項４記載の可変遅延線回路の構成におい
て、遅延回路群は、入力信号を受ける側から順に番号づ
けられたＮ個の遅延回路を含み、基準データおよび制御
データをそれぞれ遅延回路の番号を表わすＲおよびＤと
するとき、演算手段は、遅延量指定データＴに対して、
比例係数を乗算して制御データＤを得、比例係数を基準
データＲに比例して変化させる。

【００２７】請求項８記載の可変遅延線回路は、請求項
６記載の可変遅延線回路の構成において、第１および第
２の遅延回路群は、各々、入力信号を受ける側から順に
番号づけられたＮ個の遅延回路を含み、基準データを第
２の遅延回路の番号を表わすＲとし、制御データを第１
の遅延回路の番号を表わすＤとするとき、演算手段は、
遅延量指定データＴに対して、比例係数を乗算して制御
データＤを得、比例係数を基準データＲに比例して変化
させる。

【００２８】請求項９記載の可変遅延線回路は、請求項
３、４または６記載の可変遅延線回路の構成において、
基準信号発生手段は、水晶振動子を含み、基準信号は、
水晶振動子により発生されたクロック信号から生成され
るパルスであり、遅延検知手段は、クロック信号に基づ
いて所定時間遅延して基準信号を出力する遅延回路の段
数を検知する。

【００２９】請求項１０記載の可変遅延線回路は、請求
項３または４記載の可変遅延線回路の構成に加えて、入
力信号レベルに応じた補完信号を出力する波形補完回路
と、第１の選択回路の出力および補完信号を受けて、所
定期間は補完信号を、所定期間以外は第１の選択回路の
出力を出力する第３の切換手段とを備える。

【００３０】請求項１１記載の可変遅延線回路は、請求
項１記載の可変遅延線回路の構成において、入力信号
は、映像信号に付随する同期信号であり、波形補完回路
は、同期信号が負極性である場合は“Ｈ”レベルの信号
を、正極性である場合は“Ｌ”レベルの信号を出力す
る。

【００３１】請求項１２記載の可変遅延線回路は、請求
項１記載の可変遅延線回路の構成に加えて、少なくとも
制御手段と、信号遅延手段と、検知手段とは、同一半導
体基板上に形成される集積回路である。

【００３２】請求項１３記載の可変遅延線回路は、請求
項５記載の可変遅延線回路の構成において、少なくとも
制御手段と、第１および第２の信号遅延手段と、検出手
段とは、同一半導体基板上に形成される集積回路であ
る。

【００３３】

【発明の実施の形態】

［実施の形態１］図１は、本発明の実施の形態１の可変
遅延線回路１００の構成を示す概略ブロック図である。

【００３４】可変遅延線回路１００は、遅延バッファ回
路が複数段カスケード接続された遅延ブロック１０２
と、遅延ブロック１０２に含まれる各遅延バッファ回路
からの出力を並列に受けて、選択的に出力するセレクタ
回路１０４と、内部クロック信号を発生する水晶発振回
路１１４と、内部クロック信号をもとに遅延ブロック１
０２を構成する遅延バッファ回路の遅延時間をモニタす
るための基準信号を発生する基準信号発生回路１１２
と、可変遅延線回路１００により遅延されるべき入力信
号ＩＮと基準信号Ｍｔｒとを受けて、基準信号発生回路
１１２に制御されて、いずれかを選択的に遅延ブロック
１０２に出力する切換回路１０６と、セレクタ回路１０
４から出力される基準信号Ｍｔｒを受けて、基準信号Ｍ
ｔｒを所定時間遅延して出力する遅延ブロック１０２中
の遅延バッファ回路の位置を検知し、基準データＲとし
て出力する遅延量検出回路１１６と、外部から与えられ
る遅延量指定データＴおよび基準データＲを受けて、デ
ータＴにより指定される遅延量を実現するために必要な
遅延バッファ回路の位置を基準データＲをもとに算出
し、制御データＤとして出力する演算器１０８と、基準
データＲと制御データＤを受けて、基準信号発生回路１
１２により制御され、いずれか一方をセレクタ回路１０
４を制御する選択信号Ｓとして出力する切換回路１１０
と、入力信号ＩＮを受けて、所定のレベルの補完信号を
出力する波形補完回路１２０と、基準信号発生回路１１
２により制御され、セレクタ回路１０４の出力および波
形補完回路１２０の出力を受けて、いずれか一方を選択
的に遅延信号ＯＵＴとして出力する切換回路１１８とを
含む。

【００３５】以下、可変遅延線回路１００の動作を説明
するにあたり、可変遅延線回路１００は、入力信号ＩＮ
として、たとえば映像信号に付随する同期信号などのよ
うに、比較的信号のデューティ比に偏りがあるような信
号を、外部から入力された遅延量指定データＴに基づい
て対応する時間だけ遅延させるものとする。すなわち、
以下では入力信号ＩＮはＶＧＡ等の信号出力標準におけ
る水平同期信号であるものとする。

【００３６】図１において、水晶発振回路１１４は、温
度／電圧依存性の少ない安定した内部クロック信号を基
準信号発生回路１１２および遅延量検出回路１１６に供
給する。

【００３７】基準信号発生回路１１２は、可変遅延線回
路１００に入力される同期信号ＩＮの合間に基準信号Ｍ
ｔｒを発生し、同時に切換回路１０６を制御する制御信
号ｎを出力する。ここで、基準信号発生回路１１２が基
準信号Ｍｔｒを出力するタイミングは、たとえば水平同
期信号ＩＮを受けて、その活性化を検知後に出力する構
成とすることが可能である。

【００３８】切換回路１０６は、入力される水平同期信
号ＩＮと基準信号Ｍｔｒとを受けて、基準信号発生回路
１１２により出力される制御信号ｎにより、いずれか一
方を選択して出力する。以下では、制御信号ｎが“Ｌ”
レベルのときには同期信号ＩＮが、“Ｈ”レベルのとき
には基準信号Ｍｔｒが選択されるものとする。また、制
御信号ｎは、水平同期信号ＩＮが活性状態（負極性信号
の場合は“Ｌ”レベル）となった後に所定の期間“Ｈ”
レベルとなって、この所定期間中は基準信号Ｍｔｒが切
換回路１０６から出力される構成となっているものとす
る。

【００３９】切換回路１０６の出力を受けて、順次伝達
する遅延バッファ回路の各段数分だけ遅延した信号を出
力する遅延ブロック１０２の各分岐出力を並列に受け
て、セレクタ回路１０４は、切換回路１１０から与えら
れる選択信号Ｓに応じて対応する分岐出力を選択して出
力する。つまり、遅延ブロック１０２とセレクタ回路１
０４とは、図８で説明した従来の可変遅延線回路５００
と同様の構成を有する。

【００４０】ここで、選択信号Ｓの値が大きいほどセレ
クタ回路１０４はより遅延量の大きい分岐出力を選択し
て出力するものとする。

【００４１】遅延量検出回路１１６は、基準信号Ｍｔｒ
が遅延ブロック１０２により遅延された信号をセレクタ
回路１０４の出力として受けて、その遅延量を検出し、
後に説明するようにセレクタ回路１０４から出力される
遅延した基準信号の遅延量が一定となるように基準信号
用分岐選択データＲを増加あるいは減少させる。波形補
完回路１２０は、たとえば、ローパスフィルタ（以下Ｌ
ＰＦと呼ぶ）であって、水平同期信号ＩＮの低周波成分
を出力する。つまり、水平同期信号が負極性の信号
（“Ｌ”レベルが活性状態）である場合は、“Ｈ”レベ
ルを、水平同期信号が正極性（“Ｈ”レベルが活性状
態）である場合は、“Ｌ”レベルの信号を出力する。

【００４２】切換回路１１８は、セレクタ回路１０４か
らの信号ｔと、波形補完回路１２０からの信号を受け
て、基準信号発生回路１１２からの制御信号ｐに応じ
て、その出力を切換える。ここで、制御信号ｐが“Ｌ”
レベルの場合は、波形補完回路１２０からの信号を、
“Ｈ”レベルのときは、セレクタ回路１０４からの信号
ｔが選択されて出力されるものとする。制御信号ｐは、
基準信号Ｍｔｒが出力された時点から所定の期間“Ｌ”
レベルに変化するものとする。

【００４３】演算器１０８は、遅延ブロック１０２に含
まれる遅延バッファ回路の総数をＮとし、各遅延バッフ
ァ回路には、信号入力側から１〜Ｎまでの番号付けがさ
れている場合に、外部からの遅延量指定データＴに対応
する遅延量だけ遅延させて、入力された信号ＩＮを出力
する遅延バッファ回路の番号を指定する制御データＤを
出力する。すなわち、演算器１０８は、遅延量指定デー
タをＴ、基準信号用分岐選択データをＲとすると、制御
データＤを、以下の数式により算出する。

【００４４】Ｄ＝Ｔ×Ｒ／Ｎ …（２） つまり、演算器１０８は、基準信号Ｍｔｒを所定の時間
遅延させるのに必要な遅延バッファ回路の段数（番号）
が増加するのに比例して、選択信号Ｄを増加させる。選
択信号Ｄをこのように設定することで、遅延量指定デー
タＴで指定される遅延量だけ水平同期信号ＩＮが安定し
て遅延され、遅延信号ＯＵＴとして出力される理由につ
いては、後に述べる。

【００４５】切換回路１１０は、切換回路１０６と同様
に、制御信号ｎに応じて、演算器１０８から出力される
制御データＤと遅延量検出回路１１６から出力される基
準信号用分岐選択データＲとを切換えて、選択信号Ｓと
して出力する。ここで、制御信号ｎが“Ｌ”レベルのと
きは制御データＤが、“Ｈ”レベルのときは基準信号用
分岐選択データＲが選択されて出力されるものとする。

【００４６】すなわち、基準信号発生回路１１２から基
準信号が出力された時点以後所定の期間は切換回路１０
６からは基準信号Ｍｔｒが、切換回路１１０からは基準
信号用分岐選択データＲが、切換回路１１８からは波形
補完回路１２０からのデータがそれぞれ出力される。

【００４７】一方、この所定期間以外は、切換回路１０
６からは入力される水平同期信号ＩＮが、切換回路１１
０からは演算器１０８からの制御データＤが、切換回路
１１８からはセレクタ回路１０４からの出力信号ｔがそ
れぞれ出力されることになる。

【００４８】次に、波形補完回路１２０の構成について
説明する。図８は、波形補完回路１２０の構成を示す概
略ブロック図である。

【００４９】波形補完回路１２０は、入力される水平同
期信号ＩＮを受けるドライバ回路１２２と、ドライバ回
路１２２の出力と一端が接続する抵抗体１２４と、抵抗
体１２４の他端と接地電位との間に接続されるキャパシ
タ１２６と、抵抗体１２４の他端とその一端が接続する
抵抗体１２８と、抵抗体１２８の他端と入力ノードが接
続するドライバ回路１３０とを含む。

【００５０】すなわち、抵抗体１２４、１２８およびキ
ャパシタ１２６によりＬＰＦが構成される。抵抗体１２
４、１２８およびキャパシタ１２６の抵抗値および容量
値は、入力される同期信号の周波数やデューティ比等に
応じて十分に入力信号を平滑化することが可能なように
設定される。

【００５１】以上の準備の下に、図１に示した可変遅延
線回路１００の動作を説明する。図２は、可変遅延線回
路１００の主要な信号レベルの時間変化を示すタイミン
グチャートである。

【００５２】まず、時刻ｔ０において、入力される水平
同期信号ＩＮは活性状態であって、“Ｌ”レベルである
ものとする。さらに、制御信号ｎおよびｐは時刻ｔ０に
おいて、それぞれ“Ｌ”レベルおよび“Ｈ”レベルであ
って、切換回路１０６からは同期信号ＩＮが出力され
て、遅延ブロック１０２に入力している。また切換回路
１１０は、演算器１０８からの制御データＤを選択信号
Ｓとして出力し、セレクタ回路１０４は、これに応じ
て、対応する分岐出力を選択して信号ｔとして出力して
いる。この信号ｔがセレクタ回路１１８を通過して、遅
延信号ＯＵＴとして外部に出力される状態となってい
る。

【００５３】次に、時刻ｔ１において、同期信号ＩＮが
“Ｌ”レベルから不活性状態の“Ｈ”レベルに変化する
と、外部からの遅延量指定データＴに応じて演算器１０
８から出力される制御データＤに対応する遅延量ｄｏだ
け遅延した時刻ｔ２において、信号ｔのレベルは“Ｌ”
レベルから“Ｈ”レベルに変化し、これに応じて、遅延
信号ＯＵＴも時刻ｔ２において“Ｈ”レベルに変化す
る。

【００５４】また、図２に示した例においては、水平同
期信号は負極性の信号であるため、波形補完回路１２０
の出力レベルは“Ｈ”レベルとなっている。

【００５５】以下では、制御データＤ等が更新されるこ
とを明確に示すため、水平同期信号のｉ番目の周期にお
いて更新された制御データＤの値を特にＤ（ｉ）で表わ
すものとする。時刻ｔ０以後の水平同期信号の周期はｉ
番目の周期であるものとすると、時刻ｔ１から時刻ｔ２
までの遅延量ｄｏは、ｉ−１番目の周期における制御デ
ータの値Ｄ（ｉ−１）に応じて設定されたものであるこ
とになる。

【００５６】時刻ｔ１における同期信号ＩＮの立上がり
後の時刻ｔ３において、制御信号ｎおよびｐは、それぞ
れ“Ｈ”レベルおよび“Ｌ”レベルに変化する。したが
って、時刻ｔ３以後は、切換回路１０６からは基準信号
発生回路１１２からの信号が、切換回路１１０からは、
基準信号用分岐選択データＲが、切換回路１１８からは
波形補完回路１２０からの出力がそれぞれ出力される。
したがって、信号ＯＵＴとしては、波形補完回路１２０
からの“Ｈ”レベルの信号が出力されるため、切換回路
１１８の出力が切換わった後も、信号ＯＵＴのレベルは
変化することがない。

【００５７】時刻ｔ４において、基準信号発生回路１１
２は、パルス状の基準信号（“Ｈ”レベル）を出力す
る。この基準信号Ｍｔｒは、切換回路１０６を通過し
て、遅延ブロック１０２に入力した後、切換回路１１０
から出力される基準信号用分岐選択データＲに応じて、
セレクタ回路１０４により選択された分岐から信号ｔと
して出力される。すなわち、時刻ｔ４からデータＲに対
応した遅延量ｄ１だけ遅れた時刻ｔ６において、セレク
タ回路１０４の出力信号ｔは“Ｌ”レベルから“Ｈ”レ
ベルに変化する。

【００５８】遅延量検出回路１１６は、時刻ｔ４から一
定時間（ｄｒとする）遅れた時刻ｔ７において、セレク
タ回路１０４の出力信号ｔの値をサンプリングする。こ
こで、一定時間ｄｒは、水晶発振回路１１４からの内部
クロック信号をもとにして得られるため、環境温度や電
源電圧の変動に対して安定である。

【００５９】遅延量検出回路１１６は、上記サンプリン
グした結果が“Ｈ”レベルであれば、データＲを１増加
させ、逆に“Ｌ”レベルであれば１減少させる。つま
り、時刻ｔ４において遅延ブロック１０２に入力された
基準信号パルスの遅延量が一定時間ｄｒに満たない場合
は、基準信号の遅延時間がさらに増大するように、一定
時間ｄｒ以上に基準信号が遅延している場合は、その遅
延量が減少するようにデータＲの値を変化させる。この
結果、環境温度や電源電圧が変化しても、基準信号Ｍｔ
ｒは常に一定時間ｄｒだけ遅延するように基準信号用分
岐選択データＲが調整されることになる。

【００６０】したがって、以後は、演算器１０８から出
力される制御データＤはｉ番目の周期における基準信号
の遅延量に応じて、更新されたデータＲに基づいて算出
されるため、その値はＤ（ｉ）に更新される。

【００６１】基準信号発生回路１１２は、時刻ｔ４にお
いて基準信号パルスを出力した後、所定の期間が経過し
た時刻ｔ８において、制御信号ｎを“Ｌ”レベルに変化
させる。時刻ｔ８以後は、したがって、切換回路１０６
から水平同期信号ＩＮが遅延ブロック１０２に出力さ
れ、一方切換回路１１０から出力される選択信号Ｓは、
演算器１０８から出力される制御データＤ（ｉ）に変化
する。

【００６２】さらに、時刻ｔ８から遅延量ｄｒ以上遅れ
た時刻ｔ１０において、基準信号発生回路１１２は、制
御信号ｐを“Ｈ”レベルに変化させる。したがって、時
刻ｔ１０以後は、切換回路１１８からはセレクタ回路１
０４からの信号ｔが出力される。

【００６３】すなわち、時刻ｔ８において、制御信号ｎ
の変化に応じて、遅延ブロック１０２に入力された水平
同期信号ＩＮが遅延ブロック１０２およびセレクタ回路
１０４により構成される遅延線を通過して、信号ｔとし
て出力された後に、制御信号ｐが“Ｈ”レベルに切換わ
ることで、切換回路１１８から出力される信号ＯＵＴ
は、波形補完回路１２０の出力からセレクタ回路１０４
の出力信号ｔに切換わることになる。

【００６４】［演算器１０８における演算処理］前述し
たとおり、演算器１０８は、制御データＤを以下の数式
により算出して出力する。

【００６５】Ｄ（ｉ）＝Ｔ×Ｒ／Ｎ …（３） さらに、遅延ブロック１０２を構成する各遅延バッファ
回路の１段当りの平均遅延量をΔｄとすれば、セレクタ
回路１０４から出力される水平同期信号ＩＮに対する遅
延量ｄｏおよび基準信号Ｍｔｒに対する遅延量ｄｒはそ
れぞれ、以下のように表わされる。

【００６６】ｄｏ＝Δｄ×Ｄ（ｉ） …（４） ｄｒ＝Δｄ×Ｒ …（５） 上記の式（３）、（４）、（５）より、Δｄ、Ｄ（ｉ）
およびＲを消去することができ、結局入力される水平同
期信号ＩＮの遅延量ｄｏは、以下のように表わされる。

【００６７】ｄｏ＝Ｔ×ｄｒ／Ｎ …（６） 環境温度や電源電圧に依存して大きく変化するのは遅延
バッファ回路の１段当りの平均遅延量Δｄであるが、式
（６）にはΔｄは含まれていない。

【００６８】一方、一定時間ｄｒは、水晶発振回路１１
４から出力される内部クロック信号により決定されるた
めに、環境温度および電源電圧に対する変動が小さい。
したがって、外部から与える遅延量指定データＴによ
り、可変遅延線回路１００から出力される遅延信号ＯＵ
Ｔに対する遅延量ｄｏを任意に値に設定することがで
き、しかも、その遅延量は環境温度および電源電圧の影
響を受けることがない。

【００６９】また、一定時間ｄｒが水晶発振回路１１４
からの内部クロック信号により決定され、その値が安定
であることから、たとえば、可変遅延線回路１００をＡ
ＳＩＣ等によって供給される遅延バッファマクロ等を利
用して構成した場合でも、そのプロセスばらつきによる
遅延バッファ回路の１段当りの平均遅延量Δｄのばらつ
きは、遅延量ｄｏに影響を与えない。

【００７０】すなわち、本実施の形態における可変遅延
線回路は、遅延ブロック１０２に対して、遅延させるべ
き入力信号に対して、遅延量を測定するための基準信号
を時分割して割込ませて入力することで、遅延ブロック
に存在する遅延特性のドリフトやばらつきをこの基準信
号の遅延量から検出し、その検出結果を入力信号に対す
る遅延量の制御に反映させることで、上記のようなドリ
フトやばらつきの影響を修正している。

【００７１】したがって、環境温度や電源電圧によって
遅延バッファ回路の特性がドリフトしたり、個体間のば
らつきが大きな遅延バッファ回路を用いて回路ブロック
を構成した可変遅延線回路においても、安価でかつ極め
て高精度な遅延特性を実現することが可能となる。

【００７２】すなわち、ＡＳＩＣ等により供給される遅
延バッファマクロを用いて可変遅延線回路を構成した場
合でも、水晶振動子などの周辺部品を取付けることで、
極めて高精度な可変遅延線回路を提供することが可能と
なる。具体例としては、ゲートアレイ状に可変遅延バッ
ファを構成し、基準クロック信号として水晶発振回路か
らのクロック信号を用いれば、０．５ｎｓｅｃから１．
０ｎｓｅｃステップで、温度ドリフトは水晶発振器並み
の精度を有する可変遅延線回路を実現することができ
る。さらに、この場合遅延バッファマクロ等のプロセス
ばらつきを考慮することなく、設定した遅延量を高精度
に実現することが可能となる。

【００７３】なお、上記の実施の形態においては、入力
同期信号が負極性である場合を例にとって説明したが、
入力される同期信号が正極性である場合も、基準信号を
発生させるタイミングをこの同期信号の立下がりをもと
に設定することとすれば、波形補完回路１２０からの出
力レベルは、入力同期信号の極性に応じて、そのレベル
を変化させるので、本実施の形態の構成により正極性の
入力同期信号に対しても、同様に高精度な可変遅延線回
路を構成することが可能である。

【００７４】［実施の形態２］図３は、本発明の実施の
形態２の可変遅延線回路２００の構成を示す概略ブロッ
ク図である。

【００７５】実施の形態１の可変遅延線回路１００の構
成と異なる点は、遅延ブロック１４０からの分岐出力が
２系統存在し、これに対応してセレクタ回路も２系統存
在する構成としたことである。

【００７６】したがって、セレクタ回路を制御する選択
信号Ｓを切換回路１１０により切換える必要がなくなる
ため、実施の形態１における切換回路１１０は不要とな
る。

【００７７】すなわち、実施の形態２の可変遅延線回路
２００は、入力された信号を順次伝達する互いにカスケ
ード接続された複数の遅延バッファ回路を含む遅延ブロ
ック１４０と、遅延ブロック１４０に含まれる各遅延バ
ッファ回路からの出力を並列に受けて、選択的に信号ｔ
として出力するセレクタ回路１０４と、内部クロック信
号を供給する水晶発振回路１１４と、内部クロック信号
に基づいて、入力される水平同期信号ＩＮの活性期間終
了後に基準信号Ｍｔｒを出力する基準信号発生回路１１
２と、入力される水平同期信号ＩＮと基準信号Ｍｔｒを
受けて、基準信号発生回路１１２から出力される制御信
号ｎに応じて、いずれかを選択的に出力して遅延ブロッ
ク１０２に与える切換回路１１８と、遅延ブロック１０
２に含まれる各遅延バッファ回路からの分岐出力を並列
に受けていずれかを選択的に出力するセレクタ回路１４
２と、セレクタ回路１４２の出力を受けて、基準信号Ｍ
ｔｒの遅延量を検出し、所定の時間だけ基準信号Ｍｔｒ
を遅延させて出力する遅延ブロック１４０の分岐出力を
指定する基準信号用分岐選択データＲを出力する遅延量
検出回路１１６と、外部から与えられる遅延量指定デー
タＴおよび基準信号用分岐選択データＲとを受けて、水
平同期信号の各サイクルにおいて、基準信号Ｍｔｒの遅
延量をもとに更新されるデータＲに応じて、遅延量指定
データＴに対応する遅延ブロック１４０中の分岐出力を
指定する制御データＤを算出して出力する演算器１０８
と、入力される水平同期信号ＩＮの極性に応じて、対応
するレベルの補完信号を出力する波形補完回路１２０
と、補完信号および制御データＤに応じてセレクタ回路
１０４において選択される分岐出力ｔを受けて、基準信
号発生回路１１２から出力される制御信号ｐに応じて、
いずれか一方を選択して出力する切換回路１１８とを含
む。図３において、実施の形態１の可変遅延線回路１０
０と同一部分には同一参照符号を付してその説明は省略
する。

【００７８】図４は、実施の形態２の可変遅延線回路２
００における遅延ブロック１４０、第１のセレクタ回路
１０４および第２のセレクタ回路１４２の構成を示す概
略ブロック図である。

【００７９】遅延ブロック１４０は、切換回路１１８か
らの出力を受けて、順次伝達する互いにカスケード接続
された複数の遅延バッファ回路、たとえばインバータ回
路１５０〜１５８を含む。インバータ回路１５０〜１５
８の出力は、それぞれセレクタ回路１０４に入力する。
セレクタ回路１０４は、演算器１０８からの制御データ
Ｄに応じて、いずれかのインバータ回路からの出力を選
択し、出力信号ｔとして切換回路１１８に出力する。

【００８０】一方、インバータ回路１５０〜１５８の出
力は、それぞれセレクタ回路１４２に対しても出力さ
れ、セレクタ回路１４２は、遅延検出回路１１６からの
基準信号用分岐選択データＲに応じて、いずれかを選択
して遅延検出回路１１６に対して出力する。

【００８１】すなわち、実施の形態１の可変遅延線回路
１００と異なり、実施の形態２の可変遅延線回路２００
は、遅延ブロックからの出力およびセレクタ回路を２系
統有する構成となっているため、遅延検出回路１１６が
遅延ブロックの遅延量を検出するにあたり、１つのセレ
クタ回路の制御を入力された水平同期信号ＩＮに対して
と基準信号に対してとで切換える必要がなくなるため、
その制御系統を簡略化することができる。

【００８２】図５は、図３に示した実施の形態２の可変
遅延線回路２００の動作を説明するためのタイミングチ
ャートである。

【００８３】各信号の時間変化は、図２に示した実施の
形態１におけるものとほぼ同様である。

【００８４】ただし、セレクタ回路１４２からの出力信
号ｕの変化のタイミングが、セレクタ回路１０４からの
出力信号ｔとは一般には、その遅延量に差が生じる点が
異なるのみである。

【００８５】すなわち時刻ｔ０において、入力される水
平同期信号ＩＮは、“Ｌ”レベルであり、切換回路１１
８に対する制御信号ｎは“Ｌ”レベル、切換回路１１８
に対する制御信号ｐは“Ｈ”レベルであるものとする。

【００８６】したがって、切換回路１１８は入力信号Ｉ
Ｎを出力し、切換回路１１８は、セレクタ回路１０４か
らの出力信号ｔを遅延信号ＯＵＴとして出力しているも
のとする。

【００８７】以下では、セレクタ回路１０４が選択して
いる分岐出力よりもセレクタ回路１４２が選択している
分岐出力の方が遅延量の小さい場合について説明をす
る。

【００８８】時刻ｔ１において、入力される水平同期信
号ＩＮが活性状態の“Ｌ”レベルから不活性状態の
“Ｈ”レベルに変化した後、これに応じてセレクタ回路
１４２の出力信号ｕが“Ｈ”レベルに変化する。

【００８９】その後、時刻ｔ１から遅延量ｄｏだけ遅延
した時刻ｔ２において、セレクタ回路１０４の出力信号
ｔが“Ｈ”レベルに変化するのに応じて、遅延信号ＯＵ
Ｔも“Ｈ”レベルに変化する。

【００９０】時刻ｔ１において入力される水平同期信号
ＩＮが活性状態へ遷移したことに応じて、時刻ｔ３にお
いて、切換回路１１８に対する制御信号ｎは“Ｈ”レベ
ルに、切換回路１１８に対する制御信号ｐは“Ｌ”レベ
ルに変化する。したがって、以後は、切換回路１１８は
基準信号発生回路１１２からの出力信号を、切換回路１
１８は波形補完回路１２０からの出力信号をそれぞれ出
力することになる。

【００９１】波形補完回路１２０は、入力される水平同
期信号ＩＮが負極性の信号であることに応じて、“Ｈ”
レベルの信号を出力しているため、切換回路１１８の出
力信号が切換わった後も、出力される信号ＯＵＴのレベ
ルに変化はない。

【００９２】一方、時刻ｔ３から所定の時間経過後の時
刻ｔ４において、基準信号発生回路１１２はパルス状の
基準信号Ｍｔｒを出力する。これに応じて、遅延量Ｄ１
後の時刻ｔ６において、セレクタ回路１４２の出力信号
ｕも“Ｈ”レベルに変化する。遅延量検出回路１１６
は、時刻ｔ４から遅延量ｄｒの時間が経過した後の時刻
ｔ７において、信号ｕのレベルをサンプリングする。図
５に示した例においては、時刻ｔ７において、信号ｕの
レベルは“Ｈ”レベルであって、この時点でセレクタ回
路１４２が選択している分岐出力の遅延量は、遅延量ｄ
ｒよりも小さくなっている。したがって、遅延検出回路
１１６は、基準信号Ｍｔｒに対する遅延量をより大きく
するべく、基準信号用分岐選択データＲの値を１増加さ
せて、セレクタ回路１４２および演算器１０８に対して
出力する。

【００９３】演算器１０８は、この基準信号用分岐選択
データＲに基づいて、外部から与えられている遅延量指
定データＴに対応して、セレクタ回路１０４を制御する
ための制御データＤの値を更新する。

【００９４】時刻ｔ８において、基準信号発生回路１１
２は、切換回路１１８に対する制御信号ｎを“Ｌ”レベ
ルに変化させる。したがって、これ以後切換回路１１８
は、入力される水平同期信号ＩＮを遅延ブロック１４０
に対して出力する。

【００９５】時刻ｔ８から遅延量ｄｒ以上の所定の時間
経過した後の時刻ｔ１０において、基準信号発生回路１
１２は、切換回路１１８に対する制御信号ｐを“Ｈ”レ
ベルに変化させる。この時点では、切換回路１０４から
出力される信号ｔのレベルは、時刻ｔ８において、切換
回路１１８から出力された水平同期信号ＩＮのレベルに
応じた値に復帰しているので、制御信号ｐの変化に応じ
て、切換回路１１８が信号ｔを遅延信号ＯＵＴとして出
力しても、信号ＯＵＴの出力レベルに変化はない。

【００９６】以上の説明において、演算器１０８が外部
から与えられた遅延量指定データＴおよび基準信号用分
岐選択データＲに基づいて制御データＤを算出する過程
は、実施の形態１において説明したのと全く同様であ
る。

【００９７】以上説明したとおり、実施の形態２の可変
遅延線回路２００においても、１つの遅延ブロックから
の２つの異なる分岐位置からの遅延出力を取出す構成と
し、遅延ブロックの入力側からは遅延させるべき信号と
ともに、遅延量をモニタするための基準信号を時分割で
割込ませることで、遅延ブロックの第１の分岐出力から
の基準信号に応じて、この遅延ブロックのドリフトやば
らつきを検出し、それに基づいて、第２の分岐出力から
出力される遅延信号の遅延量を制御することで、上記ド
リフトやばらつきの値を調整することが可能である。

【００９８】したがって、遅延ブロックの遅延特性が電
源電圧や環境温度に依存して変動する場合でも、出力さ
れる遅延信号を高精度に制御することが可能である。

【００９９】［実施の形態３］図６は、実施の形態３の
可変遅延線回路３００の構成を示す概略ブロック図であ
る。

【０１００】可変遅延線回路３００が、実施の形態２の
可変遅延線回路２００の構成と異なる点は、入力信号を
遅延させるための第１の遅延ブロックと、基準信号を遅
延させるための第２の遅延ブロックを別々の系統として
有する構成となっていることである。

【０１０１】ここで、第１の遅延ブロック１６０は、第
２の遅延ブロック１６２と温度結合しており、かつ共通
の電源によって駆動されているものとする。したがっ
て、環境温度の変化や電源電圧の変化の影響は、この第
１の遅延ブロックおよび第２の遅延ブロックに対して全
く同様に作用する構成となっている。

【０１０２】ここで、第１の遅延ブロック１６０と第２
の遅延ブロック１６２とを温度結合させるためには、た
とえば、それぞれを構成する回路素子をすべて熱伝導性
の良い導伝体上に配置する構成とすることや、それぞれ
を構成する回路素子を、同一基板上に空間的に近接させ
て形成することで実現することが可能である。

【０１０３】図６を参照して、可変遅延線回路３００
は、入力される水平同期信号ＩＮを受ける第１の遅延ブ
ロック１６０と、第１の遅延ブロックに含まれる互いに
カスケード接続された複数の遅延バッファ回路の各々か
らの出力を並列に受けるセレクタ回路１０４と、内部ク
ロック信号を出力する水晶発振回路１１４と、内部クロ
ック信号に応じて、所定のパルス長を有する基準信号Ｍ
ｔｒを出力する基準信号発生回路１１２と、基準信号Ｍ
ｔｒを受ける第２の遅延ブロック１６２と、遅延ブロッ
ク１６２を構成する互いにカスケード接続された複数の
遅延バッファ回路の各々の出力を並列に受けるセレクタ
回路１４２と、セレクタ回路１４２から出力される、遅
延された基準信号Ｍｔｒを受けて、遅延量を検出し、所
定の遅延量ｄｒを出力する遅延バッファ回路の分岐出力
を指定する基準信号用分岐選択データＲを出力する遅延
検出回路１１６と、外部から指定された遅延量指定デー
タＴと基準信号用分岐選択データＲに応じて、遅延量指
定データＴにより指定された遅延量で、入力信号ＩＮが
遅延信号ＯＵＴとして出力されるように、セレクタ回路
１０４の分岐出力を選択するための制御データＤの値を
更新する演算器１０８とを含む。

【０１０４】セレクタ回路１４２の出力は、基準信号用
分岐選択データＲに応じて選択される構成となってい
る。

【０１０５】実施の形態３の可変遅延線回路３００の動
作は、基本的に実施の形態２の可変遅延線回路２００と
同様であるが、遅延ブロックが２系統存在し、遅延量を
モニタするための構成と、入力された水平同期信号ＩＮ
を所定量遅延させるための構成がそれぞれ独立に存在し
ているため、各遅延ブロックへの入力信号やセレクタ回
路の出力信号を切換える必要がなく、第２の遅延ブロッ
ク１６２に対して基準信号を与えるタイミングは、全く
任意でよい。

【０１０６】したがって、たとえば遅延ブロック１６２
に基準信号を与えて、遅延量の検出を行なう動作を、所
定の周期で周期的に行ない、各周期において検出された
遅延量に応じて、基準信号用分岐選択データＲを更新
し、それに応じて、制御データＤの値を演算器１０８が
更新するという構成にすることも可能である。

【０１０７】ここで、演算器１０８が、外部から与えら
れる遅延量指定データＴおよび基準信号用分岐選択デー
タＲに基づいて、制御データＤを算出する過程は、実施
の形態１の可変遅延線回路１００と全く同様である。

【０１０８】したがって、実施の形態３の可変遅延線回
路３００においては、共通な電源で駆動され、互いに温
度結合している２系統の可変遅延ブロックが設けられ、
一方の遅延ブロックには遅延量を測定するための基準信
号が入力される。この基準信号は、水晶発振回路などか
ら得られる、環境温度や電源電圧に対して安定したクロ
ック信号に基づいて発生されるので、この遅延ブロック
の環境温度や電圧等によるドリフトやばらつきを検出す
ることが可能であり、これに応じて、第２の遅延ブロッ
クにおける遅延量を制御することで、入力信号に対する
遅延量を高精度に制御することが可能となる。

【０１０９】［実施の形態４］図７は、実施の形態４の
可変遅延線回路４００の構成を示す概略ブロック図であ
る。

【０１１０】実施の形態４の可変遅延線回路４００で
は、実施の形態１、２および３の可変遅延線回路を構成
する回路のうち、波形補完回路１２０と水晶発振回路１
１４以外の回路をすべてＡＳＩＣ４１０上で構成してい
る。

【０１１１】したがって、可変遅延線回路を構成する部
品点数を削減でき、その信頼性を向上させることが可能
である。

【０１１２】特に、実施の形態４の可変遅延線回路４０
０の構成は、実施の形態３の可変遅延線回路の構成に対
して有利な効果を有する。すなわち、実施の形態３の可
変遅延線回路３００では、第１および第２の遅延ブロッ
ク１６０および１６２を、共通電源で動作させ、かつ両
者を温度結合することが必要であったが、これらの遅延
ブロックをＡＳＩＣ４１０上で構成することとすれば、
２つの遅延ブロックを極めて近接させて形成することが
可能となり、必然的に両者は温度結合する構成となる。

【０１１３】しかも両遅延ブロックは共通電源で動作す
ることになるため、実施の形態３の可変遅延線回路３０
０を構成するのに必要な条件を容易に満たすことが可能
となる。

【０１１４】なお、図７に示した可変遅延線回路４００
では、波形補完回路１２０をＡＳＩＣ以外の部品として
構成する例を示したが、たとえば波形補完回路１２０を
ディジタル回路として構成することも可能であり、この
場合はこの波形補完回路１２０もＡＳＩＣ上に構成する
ことが可能となり、ＡＳＩＣ以外に必要な部品として
は、水晶振動子１１４とコンデンサ数個程度のみとな
り、回路の信頼性をより一層高めることが可能である。

【０１１５】

【発明の効果】以上説明したとおり、本発明の可変遅延
線回路によれば、遅延特性が外部電源電圧、環境温度等
に依存して変化する場合や、製造プロセスのばらつきに
より、構成する回路特性にばらつきが存在する場合で
も、高精度に遅延量を制御することが可能な可変遅延線
回路を提供することが可能である。

【０１１６】さらに、可変遅延線回路を構成する回路素
子をＡＳＩＣ上に形成することで、部品点数を大幅に減
少させ、高精度でかつ安価な可変遅延線回路を提供する
ことが可能である。

【図面の簡単な説明】

【図１】実施の形態１の可変遅延線回路１００の構成を
示す概略ブロック図である。

【図２】可変遅延線回路１００の動作を説明するタイミ
ングチャートである。

【図３】実施の形態２の可変遅延線回路２００の構成を
示す概略ブロック図である。

【図４】可変遅延線回路２００の遅延ブロックおよびセ
レクタ回路の構成を示す概略ブロック図である。

【図５】可変遅延線回路２００の動作を示すタイミング
チャートである。

【図６】実施の形態３の可変遅延線回路３００の構成を
示す概略ブロック図である。

【図７】実施の形態４の可変遅延線回路４００の構成を
示す概略ブロック図である。

【図８】波形補完回路１２０の構成を示す概略ブロック
図である。

【図９】従来の可変遅延線回路５００の構成を示す概略
ブロック図である。

【図１０】従来の可変遅延線回路５００の遅延量ばらつ
きを説明するための係数対応図であり、（ａ）は温度係
数を、（ｂ）は電源電圧係数を、（ｃ）はプロセス係数
をそれぞれ示している。

【符号の説明】

１００ 可変遅延線回路 １０２、１４０、１６０、１６２ 遅延ブロック １０４、１４２ セレクタ回路 １０６、１１０、１１８ 切換回路 １０８ 演算器 １１２ 基準信号発生回路 １１４ 水晶発振回路 １１６ 遅延量検出回路 １２０ 波形補完回路 ２００、３００、４００ 可変遅延線回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03H 11/26 H01L 21/822 H01L 27/04 H03K 5/13

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】 外部からの遅延量指定データに応じて、
   入力信号を対応する時間遅延させて、遅延信号として出
   力する可変遅延線回路であって、 前記遅延量指定データを受けて、対応する制御データを
   出力する制御手段と、 前記入力信号を受けて、前記制御データに応じた時間だ
   け遅延させて出力する信号遅延手段と、 前記入力信号と時分割して、前記信号遅延手段に基準信
   号を与え、前記基準信号の遅延量を検出する検出手段と
   を備え、 前記制御手段は、前記遅延量検出手段の検出結果に応じ
   て、前記遅延量指定データに対応する遅延量が一定とな
   るように、前記制御データを更新する、可変遅延線回
   路。
2. 【請求項２】 前記信号遅延手段は、 前記入力信号を受けて順次伝達する、カスケード接続さ
   れた複数段の遅延回路群と、 前記各遅延回路の出力を並列に受けて、前記制御データ
   に応じて、いずれかを選択して出力する選択回路を含
   み、 前記検出手段は、 前記基準信号を所定の時間遅延して出力する前記遅延回
   路の段数を基準データとして出力し、 前記制御手段は、 前記基準データに基づいて、前記遅延量指定データに対
   応する遅延量が一定となるように前記制御データを更新
   する、請求項１記載の可変遅延線回路。
3. 【請求項３】 前記信号遅延手段は、 前記入力信号を受けて順次伝達する、カスケード接続さ
   れた複数段の遅延回路群と、 前記各遅延回路の出力を並列に受けて、いずれかを選択
   して出力する第１の選択回路を含み、 前記検出手段は、 前記基準信号を発生する基準信号発生手段と、 前記入力信号および前記基準信号を受けて、選択的に出
   力する第１の切換手段と、 前記信号遅延手段の出力に応じて、前記基準信号を所定
   の時間遅延して出力する前記遅延回路の段数を、基準デ
   ータとして出力する遅延検知手段とを含み、 前記制御手段は、 前記基準データに基づいて、前記遅延量指定データに対
   応する遅延量が一定となるように前記制御データを更新
   して出力する演算手段と、 前記制御データおよび前記基準データを受けて、前記基
   準信号出力後の所定期間は前記基準データを、前記所定
   期間以外は前記制御データを出力する第２の切換手段と
   を含み、 前記第１の選択回路は、前記第２の切換手段の出力に応
   じて動作する、請求項１記載の可変遅延線回路。
4. 【請求項４】 前記信号遅延手段は、 前記入力信号を受けて順次伝達する、カスケード接続さ
   れた複数段の遅延回路群と、 前記各遅延回路の出力を並列に受けて、前記制御データ
   に応じて、いずれかを選択して出力する第１の選択回路
   を含み、 前記検出手段は、 前記基準信号を発生する基準信号発生手段と、 前記入力信号および前記基準信号を受けて、前記基準信
   号出力後の所定期間は前記基準信号を、前記所定期間以
   外は前記入力信号を出力する第１の切換手段と、 前記各遅延回路の出力を並列に受けて、いずれかを選択
   して出力する第２の選択回路と、 前記第２の選択回路の出力に応じて、前記基準信号を所
   定の時間遅延して出力する前記遅延回路の段数を検知
   し、基準データとして検知終了ごとに更新して出力する
   遅延検知手段とを含み、 前記第２の選択回路は、前記基準データに応じて動作
   し、 前記制御手段は、 前記基準データに基づいて、前記遅延量指定データに対
   応する遅延量が一定となるように前記制御データを更新
   して出力する演算手段を含む、請求項１記載の可変遅延
   線回路。
5. 【請求項５】 外部からの遅延量指定データに応じて、
   入力信号を対応する時間遅延させて、遅延信号として出
   力する可変遅延線回路であって、 前記遅延量指定データを受けて、対応する制御データを
   出力する制御手段と、 前記入力信号を受けて、前記制御データに応じた時間だ
   け遅延させて出力する第１の信号遅延手段と、 前記第１の信号遅延手段と温度結合するように配置され
   る第２の信号遅延手段と、 前記第２の信号遅延手段に基準信号を与え、前記基準信
   号の遅延量を検出する検出手段とを備え、 前記制御手段は、前記検出手段の検出結果に応じて、前
   記遅延量指定データに対応する遅延量が一定となるよう
   に前記制御データを更新する、可変遅延線回路。
6. 【請求項６】 前記第１の信号遅延手段は、 前記入力信号を受けて順次伝達する、カスケード接続さ
   れた複数段の第１の遅延回路群と、 前記第１の遅延回路群の各々の出力を並列に受けて、前
   記制御データに応じて、いずれかを選択して出力する第
   １の選択回路とを含み、 前記第２の信号遅延手段は、 前記第１の遅延回路群と温度結合するように配置され、
   前記基準信号を受けて順次伝達するカスケード接続され
   た複数段の第２の遅延回路群と、 前記第２の遅延回路群の各々の出力を並列に受けて、い
   ずれかを選択して出力する第２の選択回路とを含み、 前記検出手段は、 前記基準信号を発生する基準信号発生手段と、 前記第２の選択回路の出力に応じて、前記基準信号を所
   定の時間遅延して出力する前記遅延回路の段数を検知
   し、基準データとして検知終了ごとに更新して出力する
   遅延検知手段とを含み、 前記第２の選択回路は、前記基準データに応じて動作
   し、 前記制御手段は、 前記基準データに基づいて、前記遅延量指定データに対
   応する遅延量が一定となるように前記制御データを更新
   して出力する演算手段を含む、請求項５記載の可変遅延
   線回路。
7. 【請求項７】 前記遅延回路群は、 前記入力信号を受ける側から順に番号づけられたＮ個の
   遅延回路を含み、 前記基準データおよび前記制御データを、それぞれ前記
   遅延回路の番号を表わすＲおよびＤとするとき、 前記演算手段は、 前記遅延量指定データＴに対して、比例係数を乗算して
   前記制御データＤを得、前記比例係数を前記基準データ
   Ｒに比例して変化させる、請求項３または４記載の可変
   遅延線回路。
8. 【請求項８】 前記第１および第２の遅延回路群は、各
   々、 前記入力信号を受ける側から順に番号づけられたＮ個の
   遅延回路を含み、 前記基準データを前記第２の遅延回路の番号を表わすＲ
   とし、 前記制御データを前記第１の遅延回路の番号を表わすＤ
   とするとき、 前記演算手段は、 前記遅延量指定データＴに対して、比例係数を乗算して
   前記制御データＤを得、前記比例係数を前記基準データ
   Ｒに比例して変化させる、請求項６記載の可変遅延線回
   路。
9. 【請求項９】 前記基準信号発生手段は、 水晶振動子を含み、前記基準信号は、水晶振動子により
   発生されたクロック信号が生成されるパルスであり、 前記遅延検知手段は、 前記クロック信号に基づいて、前記所定時間遅延して前
   記基準信号を出力する前記遅延回路の段数を検知する、
   請求項３、４または６記載の可変遅延線回路。
10. 【請求項１０】 前記入力信号レベルに応じた、補完信
    号を出力する波形補完回路と、 前記第１の選択回路の出力および前記補完信号を受け
    て、前記所定期間は前記補完信号を、前記所定期間以外
    は前記第１の選択回路の出力を出力する第３の切換手段
    とをさらに備える、請求項３または４記載の可変遅延線
    回路。
11. 【請求項１１】 前記入力信号は、 映像信号に付随する同期信号であり、 前記波形補完回路は、 前記同期信号が負極性である場合は“Ｈ”レベルの信号
    を、正極性である場合は“Ｌ”レベルの信号を出力す
    る、請求項１記載の可変遅延線回路。
12. 【請求項１２】 少なくとも前記制御手段と、前記信号
    遅延手段と、前記検知手段とは、同一半導体基板上に形
    成される集積回路である、請求項１記載の可変遅延線回
    路。
13. 【請求項１３】 少なくとも前記制御手段と、前記第１
    および第２の信号遅延手段と、前記検出手段とは、同一
    半導体基板上に形成される集積回路である、請求項５記
    載の可変遅延線回路。