JP2548418B2 - 遅延装置 - Google Patents
遅延装置Info
- Publication number
- JP2548418B2 JP2548418B2 JP2032052A JP3205290A JP2548418B2 JP 2548418 B2 JP2548418 B2 JP 2548418B2 JP 2032052 A JP2032052 A JP 2032052A JP 3205290 A JP3205290 A JP 3205290A JP 2548418 B2 JP2548418 B2 JP 2548418B2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- output
- time
- selecting
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000005259 measurement Methods 0.000 claims description 5
- 230000007613 environmental effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、遅延時間が正確に定まらない遅延装置の遅
延時間を管理するものであり、特に、集積回路内部のゲ
ート遅延を用いて構成した遅延装置に関する。
延時間を管理するものであり、特に、集積回路内部のゲ
ート遅延を用いて構成した遅延装置に関する。
従来の技術 ディジタル回路設計に於て、パルス信号等のディジタ
ル信号を微小時間遅延するときに、比較的遅延特性の安
定したバイポーラ系（TTL）のICのノンインバータゲー
トを多段接続して構成することがよく行われる。このよ
うな回路構成をディスクリートICで構成しているときに
は問題が殆どない。しかしながら、このような回路を集
積回路の中で構成しようとすると問題を生じる。
ル信号を微小時間遅延するときに、比較的遅延特性の安
定したバイポーラ系（TTL）のICのノンインバータゲー
トを多段接続して構成することがよく行われる。このよ
うな回路構成をディスクリートICで構成しているときに
は問題が殆どない。しかしながら、このような回路を集
積回路の中で構成しようとすると問題を生じる。
最近のディジタル集積回路のゲートアレイ，スタンダ
ードセルでは、その殆どがCMOSで構成されている。
ードセルでは、その殆どがCMOSで構成されている。
発明が解決しようとする課題 ところが、CMOSは、電源電圧，環境温度，電気的負荷
によりゲート遅延特性が大きく左右されるという課題を
有している。
によりゲート遅延特性が大きく左右されるという課題を
有している。
このため、ディジタル集積回路の中では、ゲート遅延
を用いて一定の遅延時間を得ることはできないというの
が一般常識であった。このような点に鑑み、本発明は、
ゲート遅延時間を自ら測定し、一定の遅延時間をもった
遅延装置を構成し、集積回路化に適した遅延装置を提供
することを目的とするものである。
を用いて一定の遅延時間を得ることはできないというの
が一般常識であった。このような点に鑑み、本発明は、
ゲート遅延時間を自ら測定し、一定の遅延時間をもった
遅延装置を構成し、集積回路化に適した遅延装置を提供
することを目的とするものである。
課題を解決するための手段 この目的を達成するために本発明の遅延装置は、最小
単位遅延時間を有するディレイユニットをＮ段従属接続
して構成された遅延手段と、基準信号を前記遅延手段に
入力して所定時間Ｔだけ遅延するのに必要とする前記遅
延手段を構成するディレイユニットの段数を計測する遅
延段数計測手段と、前記ディレイユニットの各段の出力
を選択する選択手段と、前記遅延段数計測手段の出力値
Ｋに係数αを乗算して得た出力値αＫにより前記選択手
段を制御する乗算手段とを備え、 前記選択手段により前記ディレイユニットのαＫ段目
の出力を選択することにより、所望の遅延時間αＴを得
るものである。
単位遅延時間を有するディレイユニットをＮ段従属接続
して構成された遅延手段と、基準信号を前記遅延手段に
入力して所定時間Ｔだけ遅延するのに必要とする前記遅
延手段を構成するディレイユニットの段数を計測する遅
延段数計測手段と、前記ディレイユニットの各段の出力
を選択する選択手段と、前記遅延段数計測手段の出力値
Ｋに係数αを乗算して得た出力値αＫにより前記選択手
段を制御する乗算手段とを備え、 前記選択手段により前記ディレイユニットのαＫ段目
の出力を選択することにより、所望の遅延時間αＴを得
るものである。
作用 この構成により本発明は、最小単位遅延時間を持った
ディレイユニットが従属接続された遅延線において、自
ら遅延線の遅延時間を測定する回路を設け、時々刻々、
ディレイユニットの遅延時間を測定し、所望とする遅延
時間にディレイユニットの遅延時間の逆数を掛け、この
結果に基づいてディレイユニットの段数を自動的に選択
するように構成している。こうすることにより、例え
ば、電源，環境温度変動等により、ディレイユニットの
遅延時間が変化しても、遅延装置全体として常に一定の
遅延時間を持たせることができる。
ディレイユニットが従属接続された遅延線において、自
ら遅延線の遅延時間を測定する回路を設け、時々刻々、
ディレイユニットの遅延時間を測定し、所望とする遅延
時間にディレイユニットの遅延時間の逆数を掛け、この
結果に基づいてディレイユニットの段数を自動的に選択
するように構成している。こうすることにより、例え
ば、電源，環境温度変動等により、ディレイユニットの
遅延時間が変化しても、遅延装置全体として常に一定の
遅延時間を持たせることができる。
以上のことより、本発明を用いれば、ディジタル集積
回路内部のゲート遅延を用いる場合においても、常に遅
延時間一定の遅延装置を具現することができる。
回路内部のゲート遅延を用いる場合においても、常に遅
延時間一定の遅延装置を具現することができる。
実施例 第１図を用いて本発明の第１の実施例について説明す
る。１は遅延線の遅延時間を測定するために用いるパル
ス発生器で、例えば、水晶発振器からのクロックをもと
に所定時間幅Ｔのパルスを発生する。２は信号入力端
子、３はスイッチ、41,42,43,…,4nはノンイバータゲー
ト（ディレイユニット）、５はディレイユニットで構成
された遅延線（遅延手段）、６は遅延時間測定器、71,7
2,73,…,7nはラッチ回路、８はエンコーダ回路、９は乗
算器、10は遅延時間設定値入力端子、11は切換器、12は
出力信号端子である。遅延線５はノンインバータゲート
（41,42,43,…,4n）ｎ段従属接続して構成している。ま
た、遅延時間測定器６は、上記ｎ個のノンインバータゲ
ート41〜4n）の各々の出力をクロックとするｎ個のラッ
チ回路71〜7nとエンコーダ回路８で構成される。
る。１は遅延線の遅延時間を測定するために用いるパル
ス発生器で、例えば、水晶発振器からのクロックをもと
に所定時間幅Ｔのパルスを発生する。２は信号入力端
子、３はスイッチ、41,42,43,…,4nはノンイバータゲー
ト（ディレイユニット）、５はディレイユニットで構成
された遅延線（遅延手段）、６は遅延時間測定器、71,7
2,73,…,7nはラッチ回路、８はエンコーダ回路、９は乗
算器、10は遅延時間設定値入力端子、11は切換器、12は
出力信号端子である。遅延線５はノンインバータゲート
（41,42,43,…,4n）ｎ段従属接続して構成している。ま
た、遅延時間測定器６は、上記ｎ個のノンインバータゲ
ート41〜4n）の各々の出力をクロックとするｎ個のラッ
チ回路71〜7nとエンコーダ回路８で構成される。
エンコーダ回路８はディレイユニット41〜4nの初段か
ら後段の方向にラッチ回路７の出力を検査し、ひとつ前
のラッチ回路７の出力と初めて差が現れた場所でのディ
レイユニット41〜4nの段数を測定する。
ら後段の方向にラッチ回路７の出力を検査し、ひとつ前
のラッチ回路７の出力と初めて差が現れた場所でのディ
レイユニット41〜4nの段数を測定する。
ここで、遅延時間測定での動作を第１図，第２図，第
３図を用いて説明する。スイッチ３は通常、ｂ側にあ
り、信号入力端子２からの信号を遅延線５に供給してい
るが、遅延時間測定時には、スイッチ３がａ側に接続さ
れ、パルス発生器１からの遅延時間測定用の所定時間幅
Ｔのパルス信号S0を初段のディレイユニット41と全ての
ラッチ回路７のDATA入力に供給する。第２図に示すよう
に、ディレイユニット41〜4nの段数が深くなればなるだ
け、ディレイユニット41〜4nの出力のパルス信号S1,S2,
S3,…,Snが時間遅延したパルスとなる。各ラッチ回路71
〜7nにてディレイユニット41〜4nにより得られた各種時
間遅延したパルス信号の立ち上がりで、入力したパルス
信号S0をラッチすると、第２図では、パルスS1,S2,S3,S
4でラッチするとき、ラッチ結果としてＨレベルが得ら
れ、パルスS5,S6,…,Snでラッチするとき、ラッチ結果
はＬレベルとなる。すなわち、第１図のラッチ回路71,7
2,73,74の結果がＨレベルであり、これより後段のラッ
チ回路75,…,7nの結果はＬレベルとなる。
３図を用いて説明する。スイッチ３は通常、ｂ側にあ
り、信号入力端子２からの信号を遅延線５に供給してい
るが、遅延時間測定時には、スイッチ３がａ側に接続さ
れ、パルス発生器１からの遅延時間測定用の所定時間幅
Ｔのパルス信号S0を初段のディレイユニット41と全ての
ラッチ回路７のDATA入力に供給する。第２図に示すよう
に、ディレイユニット41〜4nの段数が深くなればなるだ
け、ディレイユニット41〜4nの出力のパルス信号S1,S2,
S3,…,Snが時間遅延したパルスとなる。各ラッチ回路71
〜7nにてディレイユニット41〜4nにより得られた各種時
間遅延したパルス信号の立ち上がりで、入力したパルス
信号S0をラッチすると、第２図では、パルスS1,S2,S3,S
4でラッチするとき、ラッチ結果としてＨレベルが得ら
れ、パルスS5,S6,…,Snでラッチするとき、ラッチ結果
はＬレベルとなる。すなわち、第１図のラッチ回路71,7
2,73,74の結果がＨレベルであり、これより後段のラッ
チ回路75,…,7nの結果はＬレベルとなる。
更に、ラッチ回路71〜7nで得られた結果はエンコーダ
回路８に供給されるが、このエンコーダ回路８は例え
ば、第３図に示すTTL−ICにあるパリティエンコーダ（S
N74LS148）を単独か従属接続で構成される。同図におい
て、D1,D2,…,D8は第１図でのエンコーダ回路８の入力
端子D1,D2,…,D8に対応しており、初段のラッチ回路71
の出力から順に第３図のD1,D2,…に対応付られている。
また、第３図のA0（LSB）,A1,A2は第１図のエンコーダ
回路８の出力Ａ（所定時間遅延段数）に対応しており、
複数ビットのデータとして、乗算器９に供給されてい
る。第３図の入力端子D1,D2,D3,D4,…に第２図のラッチ
結果が入力されると、第３図に併記するFUNCTIONTABLE
に基づき、Ａ＝４（A2＝“H",A1＝“L",A0＝“L"）なる
結果が出力される。
回路８に供給されるが、このエンコーダ回路８は例え
ば、第３図に示すTTL−ICにあるパリティエンコーダ（S
N74LS148）を単独か従属接続で構成される。同図におい
て、D1,D2,…,D8は第１図でのエンコーダ回路８の入力
端子D1,D2,…,D8に対応しており、初段のラッチ回路71
の出力から順に第３図のD1,D2,…に対応付られている。
また、第３図のA0（LSB）,A1,A2は第１図のエンコーダ
回路８の出力Ａ（所定時間遅延段数）に対応しており、
複数ビットのデータとして、乗算器９に供給されてい
る。第３図の入力端子D1,D2,D3,D4,…に第２図のラッチ
結果が入力されると、第３図に併記するFUNCTIONTABLE
に基づき、Ａ＝４（A2＝“H",A1＝“L",A0＝“L"）なる
結果が出力される。
この結果Ａは、所定時間幅Ｔの遅延を構成するのに、
ディレイユニットを４段従属接続する必要があることを
意味している。
ディレイユニットを４段従属接続する必要があることを
意味している。
結局、第１図に示す遅延装置全体としてαＴ時間の遅
延を得るには、遅延時間設定入力端子10より係数αのデ
ータが入力され、乗算器９で所定時間遅延段数Ａと係数
αとが乗算され、乗算結果に基づき、切換器11を制御す
る。ここで、Ａ＝４でα＝0.5であればαＡ＝２とな
り、切換器11は２番目のP2端子の入力（ディレイユニッ
トの２段目42の出力）を選択し、遅延装置全体として0.
5Tの遅延時間が実現できる。また、電源電圧変動や環境
温度変化でゲート遅延特性が変化し、ディレイユニット
のディレイが半分になれば、Ａ＝８となり、α＝0.5の
とき、αＡ＝４となり、切換器11は４番目のP4端子の入
力（ディレイユニットの４段目44の出力）を選択し、同
様に、遅延装置全体として0.5Tの遅延時間が実現でき
る。
延を得るには、遅延時間設定入力端子10より係数αのデ
ータが入力され、乗算器９で所定時間遅延段数Ａと係数
αとが乗算され、乗算結果に基づき、切換器11を制御す
る。ここで、Ａ＝４でα＝0.5であればαＡ＝２とな
り、切換器11は２番目のP2端子の入力（ディレイユニッ
トの２段目42の出力）を選択し、遅延装置全体として0.
5Tの遅延時間が実現できる。また、電源電圧変動や環境
温度変化でゲート遅延特性が変化し、ディレイユニット
のディレイが半分になれば、Ａ＝８となり、α＝0.5の
とき、αＡ＝４となり、切換器11は４番目のP4端子の入
力（ディレイユニットの４段目44の出力）を選択し、同
様に、遅延装置全体として0.5Tの遅延時間が実現でき
る。
次に、本発明の第２の実施例について、第４図を用い
て説明する。第４図は第１図と構成要素としては同一で
ある。ただし、構成要素間の接続が異なり、スイッチ回
路３のパルス信号S0を初段のディレイユニット41と全て
のラッチ回路71〜7nのクロック入力に供給する。また、
ディレイユニット41〜4nの出力のパルス信号S1,S2,S3,
…,Snはそれぞれラッチ回路71,72,73,…,7nのデータ入
力端子Ｄに供給されている。
て説明する。第４図は第１図と構成要素としては同一で
ある。ただし、構成要素間の接続が異なり、スイッチ回
路３のパルス信号S0を初段のディレイユニット41と全て
のラッチ回路71〜7nのクロック入力に供給する。また、
ディレイユニット41〜4nの出力のパルス信号S1,S2,S3,
…,Snはそれぞれラッチ回路71,72,73,…,7nのデータ入
力端子Ｄに供給されている。
ここで、遅延時間測定での動作を第４図，第２図を用
いて説明する。第２図に示すように、ディレイユニット
41〜4nの段数が深くなればなるだけ、ディレイユニット
41〜4nの出力のパルス信号S1,S2,S3,…,Snが時間遅延し
たパルスとなる。各ラッチ回路71〜7nにてディレイユニ
ット41〜4nにより得られた各種時間遅延したパルス信号
を、入力したパルス信号S0の後縁でラッチすると、第２
図では、パルス信号S1,S2,S3,S4をラッチするとき、ラ
ッチ結果としてＨレベルが得られ、パルス信号S5,S6,
…,Snをラッチするとき、ラッチ結果はＬレベルとな
る。すなわち、第１図のラッチ回路71,72,73,74の結果
がＨレベルであり、これより後段のラッチ回路75,…,7n
の結果はＬレベルとなる。ここで得られる結果は、第１
図で示した本発明の第１の実施例と同一の結果であり、
遅延装置全体として、第１の実施例と同一の動作を実現
することができる。
いて説明する。第２図に示すように、ディレイユニット
41〜4nの段数が深くなればなるだけ、ディレイユニット
41〜4nの出力のパルス信号S1,S2,S3,…,Snが時間遅延し
たパルスとなる。各ラッチ回路71〜7nにてディレイユニ
ット41〜4nにより得られた各種時間遅延したパルス信号
を、入力したパルス信号S0の後縁でラッチすると、第２
図では、パルス信号S1,S2,S3,S4をラッチするとき、ラ
ッチ結果としてＨレベルが得られ、パルス信号S5,S6,
…,Snをラッチするとき、ラッチ結果はＬレベルとな
る。すなわち、第１図のラッチ回路71,72,73,74の結果
がＨレベルであり、これより後段のラッチ回路75,…,7n
の結果はＬレベルとなる。ここで得られる結果は、第１
図で示した本発明の第１の実施例と同一の結果であり、
遅延装置全体として、第１の実施例と同一の動作を実現
することができる。
発明の効果 以上のように本発明は、最小単位遅延時間を持ったデ
ィレイユニットが従属接続された遅延線において、自ら
遅延線の遅延時間を測定する回路を設け、時々刻々、デ
ィレイユニットの遅延時間を測定し、所望とする遅延時
間にディレイユニットの遅延時間の逆数を掛け、この結
果に基づいてディレイユニットの段数を自動的に選択す
るように構成している。こうすることにより、例えば、
電源，環境温度変動等により、ディレイユニットの遅延
時間が変化しても、遅延装置全体として常に一定の遅延
時間を持たせることができる。
ィレイユニットが従属接続された遅延線において、自ら
遅延線の遅延時間を測定する回路を設け、時々刻々、デ
ィレイユニットの遅延時間を測定し、所望とする遅延時
間にディレイユニットの遅延時間の逆数を掛け、この結
果に基づいてディレイユニットの段数を自動的に選択す
るように構成している。こうすることにより、例えば、
電源，環境温度変動等により、ディレイユニットの遅延
時間が変化しても、遅延装置全体として常に一定の遅延
時間を持たせることができる。
また、本発明を用いればディジタル集積回路内部のゲ
ート遅延を用いる場合においても、常に遅延時間一定の
遅延装置を具現することができる。
ート遅延を用いる場合においても、常に遅延時間一定の
遅延装置を具現することができる。
第１図は本発明の第１の実施例における遅延装置のブロ
ック図、第２図は遅延装置のタイミングチャート、第３
図は本発明の実施例で用いるエンコーダ回路の一例を示
す集積回路の製品例を示す図、第４図は本発明の第２の
実施例における遅延装置のブロック図である。 １……パルス発生器（パルス発生手段）、41〜4n……デ
ィレイユニット、５……遅延線（遅延手段）、６……遅
延時間測定器（遅延段数計測手段）、71〜7n……ラッチ
回路（ラッチ手段）、８……エンコーダ回路（エンコー
ド手段）、９……乗算器（乗算手段）、11……切換器
（選択手段）。
ック図、第２図は遅延装置のタイミングチャート、第３
図は本発明の実施例で用いるエンコーダ回路の一例を示
す集積回路の製品例を示す図、第４図は本発明の第２の
実施例における遅延装置のブロック図である。 １……パルス発生器（パルス発生手段）、41〜4n……デ
ィレイユニット、５……遅延線（遅延手段）、６……遅
延時間測定器（遅延段数計測手段）、71〜7n……ラッチ
回路（ラッチ手段）、８……エンコーダ回路（エンコー
ド手段）、９……乗算器（乗算手段）、11……切換器
（選択手段）。
Claims (1)
- 【請求項１】最小単位遅延時間を有するディレイユニッ
トをＮ段従属接続して構成された遅延手段と、 所定時間Ｔのパルス幅を有する基準パルスを発生するパ
ルス発生手段と、 計測時は前記基準パルスを、通常時は入力信号を選択し
て前記遅延手段に入力する第１の選択手段と、 Ｎ個の前記ディレイユニット毎に設けられたラッチ手段
と該ラッチ手段の出力をエンコードするエンコード手段
とで構成した遅延段数計測手段と、 計測時は、前記遅延段数計数手段で前記所定時間Ｔだけ
遅延するのに必要とする前記遅延手段を構成するディレ
イユニットの段数Ｋを、前記基準パルスと前記遅延手段
の出力とから計測する遅延段数計測手段と、 通常時は、 前記遅延段数計数手段の出力Ｋと遅延時間設定端子から
入力された係数αを乗算しαＫを得る乗算手段と、 前記ディレイユニットの各段の出力を選択する第２の選
択手段とを備え、 前記乗算手段の出力αＫの制御で前記第２の選択手段が
前記ディレイユニットのαＫ段目の出力を選択し、前記
入力信号を所望の遅延時間αＴだけ遅延した出力を得る
ことを特徴とする遅延装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032052A JP2548418B2 (ja) | 1990-02-13 | 1990-02-13 | 遅延装置 |
| GB9102086A GB2241620B (en) | 1990-02-13 | 1991-01-31 | A pulse signal delay device |
| GB9406687A GB2275838B (en) | 1990-02-13 | 1991-01-31 | A clock generator having a pulse signal delay device |
| GB9406686A GB2276054B (en) | 1990-02-13 | 1991-01-31 | A pulse signal phase detector having a delay device |
| US07/652,110 US5179438A (en) | 1990-02-13 | 1991-02-08 | Pulse signal delay device, and pulse signal phase detector and clock generator using the device |
| DE4104329A DE4104329C2 (de) | 1990-02-13 | 1991-02-13 | Impulssignalverzögerungsvorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032052A JP2548418B2 (ja) | 1990-02-13 | 1990-02-13 | 遅延装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03235513A JPH03235513A (ja) | 1991-10-21 |
| JP2548418B2 true JP2548418B2 (ja) | 1996-10-30 |
Family
ID=12348096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2032052A Expired - Fee Related JP2548418B2 (ja) | 1990-02-13 | 1990-02-13 | 遅延装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2548418B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11720138B2 (en) * | 2020-10-29 | 2023-08-08 | Boe Technology Group Co., Ltd. | Method, device, and system for delaying signals and medical registration equipment |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60174516A (ja) * | 1984-02-20 | 1985-09-07 | Matsushita Electric Ind Co Ltd | パルス遅延回路 |
| JPS61261918A (ja) * | 1985-05-16 | 1986-11-20 | Japanese National Railways<Jnr> | クロツクパルスの位相調整方法 |
| JPS6331212A (ja) * | 1986-07-24 | 1988-02-09 | Nec Corp | 位相同期回路 |
| JPH01175408A (ja) * | 1987-12-29 | 1989-07-11 | Matsushita Electric Ind Co Ltd | 信号遅延装置 |
-
1990
- 1990-02-13 JP JP2032052A patent/JP2548418B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03235513A (ja) | 1991-10-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0181047B1 (en) | Delay control circuit and method for controlling delays in a semiconductor element | |
| KR100218125B1 (ko) | 타이밍 신호 발생 회로 | |
| US5767747A (en) | Electronic low power clock circuit and method | |
| US5900762A (en) | Self-calibrating electronic programmable delay line utilizing an interpolation algorithm | |
| US4710704A (en) | IC test equipment | |
| US7884748B2 (en) | Ramp-based analog to digital converters | |
| JP3378667B2 (ja) | 周期クロックの可変遅延回路 | |
| JPH0613859A (ja) | 遅延出力信号の供給方法および装置 | |
| US5566188A (en) | Low cost timing generator for automatic test equipment operating at high data rates | |
| JPH11163690A5 (ja) | ||
| US4364028A (en) | Integrating analog to digital converter having offset error compensation | |
| KR100313255B1 (ko) | 디지털주파수체배기용조합지연회로 | |
| EP0104999B1 (en) | Gain switching device with reduced error for watt meter | |
| GB2146189A (en) | Pulse delay measuring circuit | |
| US6650162B2 (en) | Digital clock generator circuit with built-in frequency and duty cycle control | |
| KR100270350B1 (ko) | 지연 회로 | |
| JP2548418B2 (ja) | 遅延装置 | |
| JP3431053B2 (ja) | タイミング発生装置 | |
| EP0607711B1 (en) | Electricity meter with variable gain and with sigma-delta converter | |
| US5933035A (en) | Digital clock frequency multiplication circuit and method | |
| US6753709B2 (en) | Digital clock rate multiplier method and apparatus | |
| RU2303803C2 (ru) | Преобразователь время-код | |
| JP2564431B2 (ja) | 階段波発生回路 | |
| CN1972123A (zh) | 脉冲发生器、光盘写入器和调谐器 | |
| JP3208322B2 (ja) | 可変遅延線回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070808 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080808 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |