JPS6331212A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPS6331212A JPS6331212A JP61174532A JP17453286A JPS6331212A JP S6331212 A JPS6331212 A JP S6331212A JP 61174532 A JP61174532 A JP 61174532A JP 17453286 A JP17453286 A JP 17453286A JP S6331212 A JPS6331212 A JP S6331212A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- pulse
- circuit
- pulse signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007704 transition Effects 0.000 claims abstract description 6
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000003111 delayed effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 235000013399 edible fruits Nutrition 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
炎恒」Ｊ
本発明は位相同期回路に関し、特に入力パルスを封を本
どなる基本パルスに位相同期せしめる位相同期回路に関
する。
どなる基本パルスに位相同期せしめる位相同期回路に関
する。
［（記術
従来の、この種の位相同期回路はＰＬＬ（フェイズロッ
クドループ）方式による自動位相同期回路を用いるか、
または遅延素子を用いて位相同期させるべき入力パルス
信号を遅延させ、基本パルス信号に最も近い位相関係に
ある遅延パルス信号を選択する方式が用いられている。
クドループ）方式による自動位相同期回路を用いるか、
または遅延素子を用いて位相同期させるべき入力パルス
信号を遅延させ、基本パルス信号に最も近い位相関係に
ある遅延パルス信号を選択する方式が用いられている。
かかる１述の位相同期回路では、必要とするパルス信号
の何倍かの周波数を有する特別のパルス信号が必要であ
ったり、特にＰＬＩ一方式の場合に【五位相検出器、Ｌ
ＰＦ（ローパスフィルタ）０位相補償器更にはプログラ
マブルカウンタ等の回路が必要となり、構成が複雑でか
つ高価となる欠点がある。また、遅延素子を用いた方式
の場合には、位相関係が最も近いパルス信号の選択のた
めに、何等かの人手による調整が必要であるという欠点
がある。
の何倍かの周波数を有する特別のパルス信号が必要であ
ったり、特にＰＬＩ一方式の場合に【五位相検出器、Ｌ
ＰＦ（ローパスフィルタ）０位相補償器更にはプログラ
マブルカウンタ等の回路が必要となり、構成が複雑でか
つ高価となる欠点がある。また、遅延素子を用いた方式
の場合には、位相関係が最も近いパルス信号の選択のた
めに、何等かの人手による調整が必要であるという欠点
がある。
Ｗ吋匁出−的
本発明はこの様な従来のものの欠点を解決すべくなされ
たーしのであって、その目的とするところは、簡単な回
路構成で何等人手による調整を必要とすることなく位相
同期を自動的に可能とした位相同期回路を提供すること
にある。
たーしのであって、その目的とするところは、簡単な回
路構成で何等人手による調整を必要とすることなく位相
同期を自動的に可能とした位相同期回路を提供すること
にある。
免」へ貰減
本発明によれば、入力パルスを基本パルスに位相同期さ
せる位相同期回路であって、前記入力パルスの位相を順
次移相して万いに位相が責／Ｔる複数のパルス信号列を
導出する移相手段と、前記パルス信号列の各々のレベル
を、前記基本パルスの一方向へのレベル遷移タイミング
に−Ｃ夫々ラッチするラッチ手段と、Ｎいに位相が近接
する一対の前記パルス信号列に対応する前記ラッチ手段
のラップ結果が相違したときの前記−・対のパルス信８
列の一方をゲートして出力するグー１〜手段とを右する
ことを特徴とする位相同期回路が１９られる。
せる位相同期回路であって、前記入力パルスの位相を順
次移相して万いに位相が責／Ｔる複数のパルス信号列を
導出する移相手段と、前記パルス信号列の各々のレベル
を、前記基本パルスの一方向へのレベル遷移タイミング
に−Ｃ夫々ラッチするラッチ手段と、Ｎいに位相が近接
する一対の前記パルス信号列に対応する前記ラッチ手段
のラップ結果が相違したときの前記−・対のパルス信８
列の一方をゲートして出力するグー１〜手段とを右する
ことを特徴とする位相同期回路が１９られる。
実」１例
以下に図面を用いて本発明の詳細な説明する。
第１図は本発明の実施例を示す基本的ブロック図であり
、位相同期の対象となる入力パルス信号は遅延回路１へ
供給され、その位相が順次移相されて互いに位相が異な
る複数のパルス信号列が生成される。これ等パルス信号
列はラッチ回路２及びグー１−回路３へ夫々入力される
。
、位相同期の対象となる入力パルス信号は遅延回路１へ
供給され、その位相が順次移相されて互いに位相が異な
る複数のパルス信号列が生成される。これ等パルス信号
列はラッチ回路２及びグー１−回路３へ夫々入力される
。
ラッチ回路２では、各パルス信号列の各々のレベルを、
基本パルスの一方向へのレベル遷移タイミングにて夫々
ラッチする構成である。このラッチ回路２の各ラッチ出
力がグー１〜回路３へ供給され、このラッチ結束に応じ
て遅延回路１による複数のパルス信号列の１つが選択的
にゲートされて回路出力となるのである。
基本パルスの一方向へのレベル遷移タイミングにて夫々
ラッチする構成である。このラッチ回路２の各ラッチ出
力がグー１〜回路３へ供給され、このラッチ結束に応じ
て遅延回路１による複数のパルス信号列の１つが選択的
にゲートされて回路出力となるのである。
第２図はラッチ回路２及びゲート回路３の具体例の回路
図であり、遅延回路１の出力パルス信号列が３個の場合
につき示しており、この３個のパルス信号列す、ｃ、ｄ
は互いに位相がずれたものどなっていることは前述した
とおりである。これ等パルス信号列す、ｃ、ｄは対応す
るラッチ用Ｄ「「（ディレイドフリップ７０ツブ）２１
．２２゜２３の各Ｄ（データ）入力へ供給されている。
図であり、遅延回路１の出力パルス信号列が３個の場合
につき示しており、この３個のパルス信号列す、ｃ、ｄ
は互いに位相がずれたものどなっていることは前述した
とおりである。これ等パルス信号列す、ｃ、ｄは対応す
るラッチ用Ｄ「「（ディレイドフリップ７０ツブ）２１
．２２゜２３の各Ｄ（データ）入力へ供給されている。
これ等各ＤＦＦ２１，２２．２３のＣＫ（クロック）入
力には基本となる基本パルスａが導入されており、この
基本パルスａの立上り遷移タイミングにて各ｒ）ＦＦ２
１〜２３はＤ入力のレベルをラッチする様になされてい
る。
力には基本となる基本パルスａが導入されており、この
基本パルスａの立上り遷移タイミングにて各ｒ）ＦＦ２
１〜２３はＤ入力のレベルをラッチする様になされてい
る。
ｒｌＦＦ２１，２２．２３のＱ出力ｅ、ｆ、ｇは夫々３
入力アンドゲ−１〜３３．３１．３２の各１入力とイＴ
っており、またｒ）ＦＦ２１，２２．２３の○出力は夫
々アンドゲート３１，３２．３３の各他入力となってい
る。そして、アンドゲート３１．３２．３３の夫々別の
入力には基本パルス信号ａが入力されている。これ等ア
ントゲ−１−３１。
入力アンドゲ−１〜３３．３１．３２の各１入力とイＴ
っており、またｒ）ＦＦ２１，２２．２３の○出力は夫
々アンドゲート３１，３２．３３の各他入力となってい
る。そして、アンドゲート３１．３２．３３の夫々別の
入力には基本パルス信号ａが入力されている。これ等ア
ントゲ−１−３１。
３２．３３の各ゲート出力は３入力オアゲート３０の各
入力となり、このオーアゲート３０の出力りが同期出力
となる。
入力となり、このオーアゲート３０の出力りが同期出力
となる。
第３図は第２図の回路の動作波形を示すタイムヂャ−１
〜であり、第３図（ａ）〜（ｈ）は第２図の回路の各部
信号ａ〜ｈの波形を夫々対応して示したものである。基
本パルス信号ａの波形（ａ）に対して各遅延パルス信号
列す、ｃ、ｄの波形は夫々（ｂ）、（ｃ）、（ｄ）の如
くなっているものとする。このどき、各ラッチ用ＤＦＦ
２１，２２．２３は基本パルスの立上りタイミングにて
Ｄ入力のレベルをラッチするものであるから、各ＤＦＦ
２１，２２．２３のＱ出力ｅ、ｆ、ｇは（ｅ）、（ｆ）
、（ｑ）の如くなっている。
〜であり、第３図（ａ）〜（ｈ）は第２図の回路の各部
信号ａ〜ｈの波形を夫々対応して示したものである。基
本パルス信号ａの波形（ａ）に対して各遅延パルス信号
列す、ｃ、ｄの波形は夫々（ｂ）、（ｃ）、（ｄ）の如
くなっているものとする。このどき、各ラッチ用ＤＦＦ
２１，２２．２３は基本パルスの立上りタイミングにて
Ｄ入力のレベルをラッチするものであるから、各ＤＦＦ
２１，２２．２３のＱ出力ｅ、ｆ、ｇは（ｅ）、（ｆ）
、（ｑ）の如くなっている。
基本パルスａの立上りタイミング以前においては、アン
ドゲート３３の２つのゲート入力であるＤＦＦ２１のＱ
出力ｅとＤＦＦ２３のＱ出力とが共に高レベル（Ｈレベ
ル）にあり、よってこのゲート３３のみが開状態にあり
、仙ゲートは閉状態にある。そのためにパルス信号列ｄ
がゲート３３及び３０を通過して回路出力りとして導出
される。
ドゲート３３の２つのゲート入力であるＤＦＦ２１のＱ
出力ｅとＤＦＦ２３のＱ出力とが共に高レベル（Ｈレベ
ル）にあり、よってこのゲート３３のみが開状態にあり
、仙ゲートは閉状態にある。そのためにパルス信号列ｄ
がゲート３３及び３０を通過して回路出力りとして導出
される。
一方、基本パルスａの立上りタイミング以後においては
、ゲート３１の２つのゲート入力であるＤＦＦ２１のＱ
出力とＤＦＦ２２１７）Ｑ出力ｆとが共に高レベルにあ
り、よってこのゲート３１のみが開状態にある。そのた
めに、パルス信号列すがゲート３１及び３０を介して回
路出力りとなるのである。
、ゲート３１の２つのゲート入力であるＤＦＦ２１のＱ
出力とＤＦＦ２２１７）Ｑ出力ｆとが共に高レベルにあ
り、よってこのゲート３１のみが開状態にある。そのた
めに、パルス信号列すがゲート３１及び３０を介して回
路出力りとなるのである。
以上のことから判る様に、各アンドゲート３１〜３３【
ま、互いに近接する位相関係を右Ｊ−６２つのパルス信
号列す、ｃど、ｃ、ｄと、更に【まｄ。
ま、互いに近接する位相関係を右Ｊ−６２つのパルス信
号列す、ｃど、ｃ、ｄと、更に【まｄ。
ｂとの間の当該ラッチタイミング（基本パルスのひ上り
タイミング）にお（Ｊるレベル変化を夫々識別している
ことになる。本例では、開状態になったアントゲ−１−
により通過せしめられるパルス信号列は、そのラッチ結
果がラッチタイミングにおいて低レベル（１，、レベル
）でありかつこのパルス信号列」；り遅延量が１段だけ
多い近接パルス信号列の当該ラッチ結果が高レベルにあ
る如きパルス信号列となる。
タイミング）にお（Ｊるレベル変化を夫々識別している
ことになる。本例では、開状態になったアントゲ−１−
により通過せしめられるパルス信号列は、そのラッチ結
果がラッチタイミングにおいて低レベル（１，、レベル
）でありかつこのパルス信号列」；り遅延量が１段だけ
多い近接パルス信号列の当該ラッチ結果が高レベルにあ
る如きパルス信号列となる。
第３図のタイムヂｉｌ−１−の例では、位相が近接する
パルス列同士のうち進んだ位相のパルス列のラッチ結果
が低レベルで、かつ遅れた位相のパルス列のラッチ結果
が高レベルの場合において、進んだ位相のパルス列すを
基本パルスの位相に近い同期パルスとして選ＩＲシてい
る。しかじなｈくら、逆に遅れた位相のパルス列Ｃ＠基
本パルスの位相に近い同期パルスどして選択する様にし
でも良いものである。この場合には、アンドゲート３１
゜３２．３３へのラッチ結果出力の組合ゼを適当に変更
すれば可能となることは明白である。
パルス列同士のうち進んだ位相のパルス列のラッチ結果
が低レベルで、かつ遅れた位相のパルス列のラッチ結果
が高レベルの場合において、進んだ位相のパルス列すを
基本パルスの位相に近い同期パルスとして選ＩＲシてい
る。しかじなｈくら、逆に遅れた位相のパルス列Ｃ＠基
本パルスの位相に近い同期パルスどして選択する様にし
でも良いものである。この場合には、アンドゲート３１
゜３２．３３へのラッチ結果出力の組合ゼを適当に変更
すれば可能となることは明白である。
第４図は遅延回路１の具体例をも含んだ本発明の実施例
の回路図であり、遅延回路１による遅延パルス信号り１
１が５個の場合の例である。遅延回路１としては、図示
する如くバッファゲート１１〜１５からなる５段直列接
続構成とし、各バッファゲート１１〜１５の各出力がパ
ルス信号列となる。
の回路図であり、遅延回路１による遅延パルス信号り１
１が５個の場合の例である。遅延回路１としては、図示
する如くバッファゲート１１〜１５からなる５段直列接
続構成とし、各バッファゲート１１〜１５の各出力がパ
ルス信号列となる。
各パルス信号列はバッファゲートの伝搬遅延時間の０倍
〈ｎは１〜５）に相当する位相だり入力パルス信号に対
して夫々遅れることになる。
〈ｎは１〜５）に相当する位相だり入力パルス信号に対
して夫々遅れることになる。
これ等５個のパルス信号列が対応して設けられた５個の
ＤＦＦ２１〜２５の各り入力となり、各ＤＦＦ２１〜２
５のＱ及び○出力が５個の３入力アンドゲート３１〜３
５の各ゲート入力へ適宜組合されて供給される。基本パ
ルス信号はＤＦＦ２１〜２５０ＧＫ入力となっており、
また各アンドゲート３１〜３５の他入力には遅延パルス
信号列が夫々対応して供給されている。これ等アントゲ
−］〜３１〜３５の各出力がオーアゲート３０の入力と
され、そのゲー１〜３０の出力が回路出力となる。
ＤＦＦ２１〜２５の各り入力となり、各ＤＦＦ２１〜２
５のＱ及び○出力が５個の３入力アンドゲート３１〜３
５の各ゲート入力へ適宜組合されて供給される。基本パ
ルス信号はＤＦＦ２１〜２５０ＧＫ入力となっており、
また各アンドゲート３１〜３５の他入力には遅延パルス
信号列が夫々対応して供給されている。これ等アントゲ
−］〜３１〜３５の各出力がオーアゲート３０の入力と
され、そのゲー１〜３０の出力が回路出力となる。
本例でも第２．３図の例と同様に動作することは勿論で
ある。
ある。
尚、本回路は、基本パルス信号の位相に最も近い位相を
有する同期パルスを自動的に選択して出力する位相同期
回路どして用いることは勿論、希望する位相のパルス信
号列を選択的に出力する回路としても使用できる。すな
わち、基本パルス信号の位相に同期したパルス信号列か
らある一定時間遅延したパルス信号列（すなわち、基本
パルス信号の位相に対しである一定帛だけ位相がずれ！
、：パルス信号列）を選択的に−Ｆ成する回路として使
用可能である。この場合、グー１〜回路３のアンドゲー
ト３ｉ（ｉは２以上の整数）への２個のゲート入力の組
合せを所望に設定することにより可能であることは容易
に理解される。
有する同期パルスを自動的に選択して出力する位相同期
回路どして用いることは勿論、希望する位相のパルス信
号列を選択的に出力する回路としても使用できる。すな
わち、基本パルス信号の位相に同期したパルス信号列か
らある一定時間遅延したパルス信号列（すなわち、基本
パルス信号の位相に対しである一定帛だけ位相がずれ！
、：パルス信号列）を選択的に−Ｆ成する回路として使
用可能である。この場合、グー１〜回路３のアンドゲー
ト３ｉ（ｉは２以上の整数）への２個のゲート入力の組
合せを所望に設定することにより可能であることは容易
に理解される。
穴明の効果
以上説明したように、本発明によれば、遅延回路により
作成された互いに位相が夫々異なるパルス信号列の中か
ら希望する位相のパルス信号列１９ 一 つを選択することにより、少ない部品点数で、特別なパ
ルス信号を使用せずに自動的に、２種類の位相的に無関
係なパルス信号の位相を合わせることができる効果があ
る。
作成された互いに位相が夫々異なるパルス信号列の中か
ら希望する位相のパルス信号列１９ 一 つを選択することにより、少ない部品点数で、特別なパ
ルス信号を使用せずに自動的に、２種類の位相的に無関
係なパルス信号の位相を合わせることができる効果があ
る。
第１図は本発明の基本原理を示すブロック図、第２図は
本発明の一部具体例の回路図、第３図は第２図の回路の
動作を示すタイムチャ−＋−１第４図は本発明の実施例
の回路図である。 主要部分の符号の説明 １・・・・・・遅延回路 ２・・・・・・ラッチ回路 ３・・・・・・ゲート回路
本発明の一部具体例の回路図、第３図は第２図の回路の
動作を示すタイムチャ−＋−１第４図は本発明の実施例
の回路図である。 主要部分の符号の説明 １・・・・・・遅延回路 ２・・・・・・ラッチ回路 ３・・・・・・ゲート回路
Claims (1)
- 入力パルスを基本パルスに位相同期させる位相同期回路
であつて、前記入力パルスの位相を順次移相して互いに
位相が異なる複数のパルス信号列を導出する移相手段と
、前記パルス信号列の各々のレベルを、前記基本パルス
の一方向へのレベル遷移タイミングにて夫々ラッチする
ラッチ手段と、互いに位相が近接する一対の前記パルス
信号列に対応する前記ラッチ手段のラッチ結果が相違し
たときの前記一対のパルス信号列の一方をゲートして出
力するゲート手段とを有することを特徴とする位相同期
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174532A JPS6331212A (ja) | 1986-07-24 | 1986-07-24 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61174532A JPS6331212A (ja) | 1986-07-24 | 1986-07-24 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6331212A true JPS6331212A (ja) | 1988-02-09 |
Family
ID=15980174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61174532A Pending JPS6331212A (ja) | 1986-07-24 | 1986-07-24 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6331212A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990000329A1 (en) * | 1988-06-27 | 1990-01-11 | Akira Yokomizo | Syncrhonizing-signal selection circuit and pll circuit using said selection circuit |
| JPH03235513A (ja) * | 1990-02-13 | 1991-10-21 | Matsushita Electric Ind Co Ltd | 遅延装置 |
| JPH05218820A (ja) * | 1991-09-20 | 1993-08-27 | Internatl Business Mach Corp <Ibm> | 半導体チツプ回路 |
| JPH05275988A (ja) * | 1992-01-31 | 1993-10-22 | Konica Corp | 信号遅延方法、信号遅延装置及び信号遅延装置用回路 |
| JPH09238058A (ja) * | 1995-12-18 | 1997-09-09 | Lg Semicon Co Ltd | クロック信号モデリング回路 |
| JP2795942B2 (ja) * | 1988-06-27 | 1998-09-10 | 彰 横溝 | 同期信号選択回路及びそれを用いたｐｌｌ装置 |
| JP2005057768A (ja) * | 2003-08-04 | 2005-03-03 | Samsung Electronics Co Ltd | 遅延クロック信号発生装置および遅延クロック信号発生方法 |
| US7116746B2 (en) | 2002-04-03 | 2006-10-03 | Renesas Technology Corp. | Synchronous clock phase control circuit |
| CN1318853C (zh) * | 2002-09-24 | 2007-05-30 | 安捷伦科技有限公司 | 跳变调整 |
-
1986
- 1986-07-24 JP JP61174532A patent/JPS6331212A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990000329A1 (en) * | 1988-06-27 | 1990-01-11 | Akira Yokomizo | Syncrhonizing-signal selection circuit and pll circuit using said selection circuit |
| JP2795942B2 (ja) * | 1988-06-27 | 1998-09-10 | 彰 横溝 | 同期信号選択回路及びそれを用いたｐｌｌ装置 |
| JPH03235513A (ja) * | 1990-02-13 | 1991-10-21 | Matsushita Electric Ind Co Ltd | 遅延装置 |
| JPH05218820A (ja) * | 1991-09-20 | 1993-08-27 | Internatl Business Mach Corp <Ibm> | 半導体チツプ回路 |
| JPH05275988A (ja) * | 1992-01-31 | 1993-10-22 | Konica Corp | 信号遅延方法、信号遅延装置及び信号遅延装置用回路 |
| JPH09238058A (ja) * | 1995-12-18 | 1997-09-09 | Lg Semicon Co Ltd | クロック信号モデリング回路 |
| US7116746B2 (en) | 2002-04-03 | 2006-10-03 | Renesas Technology Corp. | Synchronous clock phase control circuit |
| CN1318853C (zh) * | 2002-09-24 | 2007-05-30 | 安捷伦科技有限公司 | 跳变调整 |
| US9103887B2 (en) | 2002-09-24 | 2015-08-11 | Advantest Corporation | Method and apparatus for adjusting transitions in a bit stream |
| JP2005057768A (ja) * | 2003-08-04 | 2005-03-03 | Samsung Electronics Co Ltd | 遅延クロック信号発生装置および遅延クロック信号発生方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6157694A (en) | Fractional frequency divider | |
| JP3019814B2 (ja) | クロックリカバリ回路 | |
| JPS60227541A (ja) | ディジタルｐｌｌ回路 | |
| JPS6331212A (ja) | 位相同期回路 | |
| US4797575A (en) | Flip-flop with identical propagation delay in clock pass through mode and in normal operation | |
| KR860008676A (ko) | 텔레비젼 동기 장치 | |
| GB2375666A (en) | High speed phase selector | |
| JPS6098716A (ja) | 移相器 | |
| JP2702257B2 (ja) | ビット位相同期回路 | |
| JP2737607B2 (ja) | クロック切替回路 | |
| KR100212551B1 (ko) | 개선된 동기 클럭 발생장치 | |
| KR920022272A (ko) | 동기데이타 도입 방법 및 시스템 | |
| JPH088892A (ja) | 位相制御回路 | |
| JPS61234617A (ja) | 信号同期クロツクパルス作成回路 | |
| JPH01268309A (ja) | 二相クロツクジエネレータ | |
| JP2982138B2 (ja) | ビット位相同期回路 | |
| JPS58151143A (ja) | 多重信号分離回路 | |
| JPS5939152A (ja) | 搬送波抽出装置 | |
| JP2764579B2 (ja) | 高速追従形ｐｌｌ装置 | |
| JP3088377B2 (ja) | 伝送路位相変動吸収回路および方法 | |
| JPH0522548A (ja) | 像形成装置の印字同期制御回路 | |
| JP3132583B2 (ja) | 位相検出回路 | |
| JPS60116253A (ja) | ビット同期装置 | |
| JPH0661993A (ja) | クロック抽出回路とクロック抽出方法 | |
| JPH03186912A (ja) | クロック信号選択回路 |