JPS60116253A - ビット同期装置 - Google Patents
ビット同期装置Info
- Publication number
- JPS60116253A JPS60116253A JP58223745A JP22374583A JPS60116253A JP S60116253 A JPS60116253 A JP S60116253A JP 58223745 A JP58223745 A JP 58223745A JP 22374583 A JP22374583 A JP 22374583A JP S60116253 A JPS60116253 A JP S60116253A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- signal
- counter
- bit rate
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ伝送装置におけるＰＣＭ信号のビット同
期装置に関するものでおる。
期装置に関するものでおる。
従来、この種のビット同期装置としては、第１図のブロ
ック図に示す構成のものがある０図中。
ック図に示す構成のものがある０図中。
１はフェーズデテクタ（位相検出器）、２はループフィ
ルタ、３はＶＣｏ、４はｌ／Ｎカウンタ、５はビット同
期動作利足回路である。入力端子２１から入力されたバ
イフェーズ・レベル（Ｂｉφ−Ｌ）信号などのＰＣＭ信
号は、位相検波器ｌにおいて発振基準信号と位相比較さ
れその出力電圧がループフィルタとを介してＶＣ０３に
一駆動する。このＶＣｏ３の出力周波数は、入力端子２
５から入力されたビットレート設定信号によって指足さ
れた分周比で分周されるｌ／Ｎカウンタ４により分周さ
れ位相検波器１の発振基準信号となる。この発振基準信
号と入力信号とはビット同期判定回路５でその同期が判
定され同期信号出力端子２２から出力される。なお％
２３は発振基準信号の出力端子、２４はビットレートの
設定全入力する端子である。
ルタ、３はＶＣｏ、４はｌ／Ｎカウンタ、５はビット同
期動作利足回路である。入力端子２１から入力されたバ
イフェーズ・レベル（Ｂｉφ−Ｌ）信号などのＰＣＭ信
号は、位相検波器ｌにおいて発振基準信号と位相比較さ
れその出力電圧がループフィルタとを介してＶＣ０３に
一駆動する。このＶＣｏ３の出力周波数は、入力端子２
５から入力されたビットレート設定信号によって指足さ
れた分周比で分周されるｌ／Ｎカウンタ４により分周さ
れ位相検波器１の発振基準信号となる。この発振基準信
号と入力信号とはビット同期判定回路５でその同期が判
定され同期信号出力端子２２から出力される。なお％
２３は発振基準信号の出力端子、２４はビットレートの
設定全入力する端子である。
このＰＣＭ信号ビット同期衾匝は、ＰＣＭ信号のビット
同期全行なう場合には、端子２４から予めビットレート
全設定しておかなければならなかった。このためビット
レートが既知の場合は特に問題はなかったが、ビットレ
ートの１己録を紛失した場合、またはビットレートが変
更になった／Ｄを知らなかった場合のようにビットレー
トが未知の場合には同期信号を得ることができないとい
う問題があった。
同期全行なう場合には、端子２４から予めビットレート
全設定しておかなければならなかった。このためビット
レートが既知の場合は特に問題はなかったが、ビットレ
ートの１己録を紛失した場合、またはビットレートが変
更になった／Ｄを知らなかった場合のようにビットレー
トが未知の場合には同期信号を得ることができないとい
う問題があった。
本発明の目的は、このような問題を解決し、ビットレー
トが不明の場合もビット同期動作を自動的に行うことが
出来、未知のビットレートやビラトレートラ途中で切り
換えた場合にも対応できるビット同期装置を提供するこ
とにある。
トが不明の場合もビット同期動作を自動的に行うことが
出来、未知のビットレートやビラトレートラ途中で切り
換えた場合にも対応できるビット同期装置を提供するこ
とにある。
不発明の構成は、ビットレード設定信号に対応して分周
比が可変される可変カウンタと、この可変カウンタの出
力と入力ＰＣＭ信号と全比較する位相比較器と、この位
相比較器の出力電圧に対応して可変される発振周波数を
出力して前記可変カウンタに供給する電圧制御発振器と
を含むビット同期装置において、前記ＰＣＭ領号のパル
ス幅を計測するカウンタ手段と、このカウンタ手段の第
１数出力全一時保持するラッチ手段と、このラッチ手段
の出力に対応して前記とットレート設定信号全出力する
記憶手段とを含むこと全特徴とする。
比が可変される可変カウンタと、この可変カウンタの出
力と入力ＰＣＭ信号と全比較する位相比較器と、この位
相比較器の出力電圧に対応して可変される発振周波数を
出力して前記可変カウンタに供給する電圧制御発振器と
を含むビット同期装置において、前記ＰＣＭ領号のパル
ス幅を計測するカウンタ手段と、このカウンタ手段の第
１数出力全一時保持するラッチ手段と、このラッチ手段
の出力に対応して前記とットレート設定信号全出力する
記憶手段とを含むこと全特徴とする。
以下図面により本発明の詳細な説明する。
第２図は不発明の実施例のブロック図、第３図（ａ）〜
（Ｃ）は第２図の動作波形図である。この実施例は、第
１図と同様の構成要素１〜４により７エーズ目ツクルー
プが構成されビット同期判定回路５でそのビット同期動
作を判定している。従来の構成では、端子２４からｌ／
Ｎカウンタ４にビットレート全設定する入力全供給して
いたが、この実施例では、構成要素６〜１６により入力
され７１ＣＰＣＭ僅号のビラトレートラ自動的に計測し
てこれに工９１／Ｎカウンタ４を設定するようにした自
動制御系となっている０図中％ ６．７．８はタイミン
グ信号をつくるワンショットマルチ（バイブレータ）、
９はカウンタのリセット信号金つくるＯＲゲート、１０
はピーットレート全計測する基準クロックを発生するク
ロック発生部、１１．１４はゲート回路、１２はクロッ
ク合計数してビットレートを足めるアップカウンタ、１
３は二つの入力（ｉ号の大小を比較するマグニチュード
コンパレータ、１５はカウンタ１２の出力をラッチする
ラッチ回路、１６はラッチ回路１５の出力をアドレスと
じ光カウンタ４のピットレートｉ設定するＰＲ（ＪＭで
ある。
（Ｃ）は第２図の動作波形図である。この実施例は、第
１図と同様の構成要素１〜４により７エーズ目ツクルー
プが構成されビット同期判定回路５でそのビット同期動
作を判定している。従来の構成では、端子２４からｌ／
Ｎカウンタ４にビットレート全設定する入力全供給して
いたが、この実施例では、構成要素６〜１６により入力
され７１ＣＰＣＭ僅号のビラトレートラ自動的に計測し
てこれに工９１／Ｎカウンタ４を設定するようにした自
動制御系となっている０図中％ ６．７．８はタイミン
グ信号をつくるワンショットマルチ（バイブレータ）、
９はカウンタのリセット信号金つくるＯＲゲート、１０
はピーットレート全計測する基準クロックを発生するク
ロック発生部、１１．１４はゲート回路、１２はクロッ
ク合計数してビットレートを足めるアップカウンタ、１
３は二つの入力（ｉ号の大小を比較するマグニチュード
コンパレータ、１５はカウンタ１２の出力をラッチする
ラッチ回路、１６はラッチ回路１５の出力をアドレスと
じ光カウンタ４のピットレートｉ設定するＰＲ（ＪＭで
ある。
まず、入力端子２１から、 Ｂｉφ−Ｌ ＋／） Ｐ
ＣＭ ４８号が入力される（第３図（ａ） ）、このＰ
ＣＭ信号が「１」の時、ゲート回路１１が開かれ、クロ
ックパルス発生部１０からの信号（クロック周波数はＩ
ＭＨｚ以上〕が出力される。このゲー１１ＭＩＩからア
ップカウンタ１２へ入るクロックパルス数は人力信号の
「１」の時間の長さに比例し、ビットレートに反比例す
ることになる。このアップカウンタ１２でカウントした
クロックパルス数はラッチ回路１５でラッチするのであ
るが、マグニチーートコンパレータ１３によｆｆ１回前
の値と比較され、前の値より太きければゲート回路１４
が開いてラッチ回路１５ヘラツチされる。また、このア
ップカウンタ１２はワンショツトマルチ７０出力信号（
第３図（Ｃ））でリセットされる。なお、ワンショット
マルチ７は、入力ＰＣＭ信号により、駆動されるワンシ
ョットマル６の出力信号（第３図（ｂ））によフ駆動さ
れる・ こうして入力される１３ｉφ−Ｌ信号の［、Ｊの長い方
の「ｌ」の時間に対応したクロックパルス数がラッチ回
路１５ヘラツチされることになる。こ（Ｄラッｆ回Ｗ５
１５の値からＦＲＯＭｘｓでビット同期動作が完成する
ような値へ変換されて１／Ｎカウンタ４へ入力される。
ＣＭ ４８号が入力される（第３図（ａ） ）、このＰ
ＣＭ信号が「１」の時、ゲート回路１１が開かれ、クロ
ックパルス発生部１０からの信号（クロック周波数はＩ
ＭＨｚ以上〕が出力される。このゲー１１ＭＩＩからア
ップカウンタ１２へ入るクロックパルス数は人力信号の
「１」の時間の長さに比例し、ビットレートに反比例す
ることになる。このアップカウンタ１２でカウントした
クロックパルス数はラッチ回路１５でラッチするのであ
るが、マグニチーートコンパレータ１３によｆｆ１回前
の値と比較され、前の値より太きければゲート回路１４
が開いてラッチ回路１５ヘラツチされる。また、このア
ップカウンタ１２はワンショツトマルチ７０出力信号（
第３図（Ｃ））でリセットされる。なお、ワンショット
マルチ７は、入力ＰＣＭ信号により、駆動されるワンシ
ョットマル６の出力信号（第３図（ｂ））によフ駆動さ
れる・ こうして入力される１３ｉφ−Ｌ信号の［、Ｊの長い方
の「ｌ」の時間に対応したクロックパルス数がラッチ回
路１５ヘラツチされることになる。こ（Ｄラッｆ回Ｗ５
１５の値からＦＲＯＭｘｓでビット同期動作が完成する
ような値へ変換されて１／Ｎカウンタ４へ入力される。
ビット同期動作が完成すると、ビット同期判定回路５の
出力にょクゲート回路１４を閉じ、ラッチ動作を行なわ
ず、ホールド状ＭＶｃなる。また、ビット同期が外れた
場合は。
出力にょクゲート回路１４を閉じ、ラッチ動作を行なわ
ず、ホールド状ＭＶｃなる。また、ビット同期が外れた
場合は。
ワンショットマルチ８によフリセットパルス全出力し、
アップカウンタ１２とラッチ回路１５と全リセットする
。このようにして自動的にビット同期動作が行なわれる
ことになる。
アップカウンタ１２とラッチ回路１５と全リセットする
。このようにして自動的にビット同期動作が行なわれる
ことになる。
本発明は、以上説明したように、回Ｍｋ付加することに
より、使用可能範囲は限定されるものの自動的にビット
同期動作が行なわれるので、未知のビットレートに対し
て、また途中でビットレートの切り換えが行なわれる場
合にも確実に同期がとれる非常に有効な装置となる。
より、使用可能範囲は限定されるものの自動的にビット
同期動作が行なわれるので、未知のビットレートに対し
て、また途中でビットレートの切り換えが行なわれる場
合にも確実に同期がとれる非常に有効な装置となる。
この実施例においては、現状ではＢｉφ−りのＰＣＭコ
ードで１ｋｂｐｓから１００ｋｂｐｓの範囲のビットレ
ートの信号のビット同期が５３′能であるが、同種のＰ
ＣＭ信号や他のビットレートにおいても設計に応じて利
用できることは明らかである。
ードで１ｋｂｐｓから１００ｋｂｐｓの範囲のビットレ
ートの信号のビット同期が５３′能であるが、同種のＰ
ＣＭ信号や他のビットレートにおいても設計に応じて利
用できることは明らかである。
第１図は従来リビット同期装置のブロック図、第２図は
不発明の実施例のブロック図、第３図（ａ）〜（Ｃ）は
第２図の動作波形図である。図において、１・・・・・
・フェーズデテクタ、２・・・・・・ループフィルタ、
３・・・・・・ＶＣＵ、４・・・・・・１／Ｎカウンタ
、５・・・・・ビット同期動作＋」足回路、６，７．８
・・・・・・ワンショットマルチ、９・・・・・・０几
ゲー）、１０・・・・・・クロック発生部、１１．１４
・・・・・・ゲート回路、１２・・・・・・アップカウ
ンタ、１３・・・・・・マグニチュードコンパレータ、
１５・・・・・・ラッチ回路、１６・・・・・・ＰＲＣ
ＩＭ 。 ２１・・・・ＰＣＭ信号入力端子、２２・・−・・ビッ
ト同期動作判定信号出力端子、２３・・・・・・ＰＣＭ
（ご号出力端子、２４・・・・・・ビットレート設足伯
号人カ端子、である。
不発明の実施例のブロック図、第３図（ａ）〜（Ｃ）は
第２図の動作波形図である。図において、１・・・・・
・フェーズデテクタ、２・・・・・・ループフィルタ、
３・・・・・・ＶＣＵ、４・・・・・・１／Ｎカウンタ
、５・・・・・ビット同期動作＋」足回路、６，７．８
・・・・・・ワンショットマルチ、９・・・・・・０几
ゲー）、１０・・・・・・クロック発生部、１１．１４
・・・・・・ゲート回路、１２・・・・・・アップカウ
ンタ、１３・・・・・・マグニチュードコンパレータ、
１５・・・・・・ラッチ回路、１６・・・・・・ＰＲＣ
ＩＭ 。 ２１・・・・ＰＣＭ信号入力端子、２２・・−・・ビッ
ト同期動作判定信号出力端子、２３・・・・・・ＰＣＭ
（ご号出力端子、２４・・・・・・ビットレート設足伯
号人カ端子、である。
Claims (1)
- ビットレート設定信号に対応し”て分周比が可変される
可変カウンタと、この可変カウンタの出力と入力ＰＣＭ
信号とを比較する位相比較器と、この位相比較器の出力
電圧に対応して可変される発振周波数を出力して前記可
変カウンタに供給する電圧制御発振器とを含むビット同
期装置において、前記ＰＣＭ％Ｔ号のパルス幅を計測す
るカウンタ手段と、このカウンタ手段の計数出力を一時
保持するラッチ手段と、このラッチ手段の出力に対応し
て前記ビットレート設足信号？出力する記憶手段とを含
むビット同期装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223745A JPS60116253A (ja) | 1983-11-28 | 1983-11-28 | ビット同期装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223745A JPS60116253A (ja) | 1983-11-28 | 1983-11-28 | ビット同期装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60116253A true JPS60116253A (ja) | 1985-06-22 |
Family
ID=16803032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58223745A Pending JPS60116253A (ja) | 1983-11-28 | 1983-11-28 | ビット同期装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60116253A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03205942A (ja) * | 1989-10-26 | 1991-09-09 | Toshiba Corp | 通信ネットワークに接続される端末装置 |
| US6337886B1 (en) | 1997-05-12 | 2002-01-08 | Nec Corporation | Bit rate-selective type optical receiver, optical regenerative repeater and automatic bit rate discriminating method |
-
1983
- 1983-11-28 JP JP58223745A patent/JPS60116253A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03205942A (ja) * | 1989-10-26 | 1991-09-09 | Toshiba Corp | 通信ネットワークに接続される端末装置 |
| US6337886B1 (en) | 1997-05-12 | 2002-01-08 | Nec Corporation | Bit rate-selective type optical receiver, optical regenerative repeater and automatic bit rate discriminating method |
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