JP2580564B2 - 受信デイスタツフ回路 - Google Patents
受信デイスタツフ回路Info
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- JP2580564B2 JP2580564B2 JP60293247A JP29324785A JP2580564B2 JP 2580564 B2 JP2580564 B2 JP 2580564B2 JP 60293247 A JP60293247 A JP 60293247A JP 29324785 A JP29324785 A JP 29324785A JP 2580564 B2 JP2580564 B2 JP 2580564B2
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- Japan
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- phase
- counter
- clock
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- output
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスタッフ同期多重変換装置に関し，特に，該
スタッフ同期多重変換装置における受信ディスタッフ回
路に関する。
スタッフ同期多重変換装置における受信ディスタッフ回
路に関する。
従来，この種の受信ディスタッフ回路にはアナログPL
L回路が用いられていた。
L回路が用いられていた。
上述した従来の受信ディスタッフ回路にはアナログPL
L回路の心臓部に電圧制御クリスタル発振器が用いられ
ており，又，前記アナログPLL回路の制御回路にはアナ
ログ増幅器とアナログフィルタを結合した低域ろ波回路
が用いられており，集積回路化に不向きであった。この
ため，この受信ディスタッフ回路は，高価で，回路規模
も大きく，消費電力も大であるという欠点がある。又,P
LLの駆動電源としてプラス電源とマイナス電源の二種類
が必要であるという欠点がある。
L回路の心臓部に電圧制御クリスタル発振器が用いられ
ており，又，前記アナログPLL回路の制御回路にはアナ
ログ増幅器とアナログフィルタを結合した低域ろ波回路
が用いられており，集積回路化に不向きであった。この
ため，この受信ディスタッフ回路は，高価で，回路規模
も大きく，消費電力も大であるという欠点がある。又,P
LLの駆動電源としてプラス電源とマイナス電源の二種類
が必要であるという欠点がある。
本発明の目的は，上記欠点を除去し，小型化，低消費
電力化，及び単一電源化が達成できる，安価な受信ディ
スタッフ回路を提供することにある。
電力化，及び単一電源化が達成できる，安価な受信ディ
スタッフ回路を提供することにある。
本発明によれば、ディスタッフ及び制御信号（同期信
号等を含む）の除去によって発生したギャップを吸収す
るためのＭ（Ｍは２以上の整数）ビットのバッファメモ
リ（２−１、…、２−８）と、該バッファメモリにデー
ターを書き込むために書込みクロック信号をＭ分周する
第１のカウンター（１−１、…、１−８）と、前記バッ
ファメモリに書き込まれたデーターを読み出すために読
み出しクロック信号をＭ分周する第２のカウンター（４
−１、…、４−８）とを有し、スタッフ同期多重変換装
置に用いる受信ディスタッフ回路であって、前記第１の
カウンターの１つの出力と前記第２のカウンターの１つ
の出力を位相比較し、相互の位相関係がＭπ（ラジア
ン）となるように制御パルスを発生する、位相比較範囲
が±Ｍπ（ラジアン）に拡張された位相比較器（５）
と、該位相比較器の出力によって制御され、高周波クロ
ック源の発生クロックを基準クロックとして動作する全
ディジタル位相制御発振器（７）とを有し、該全ディジ
タル位相制御発振器によって平滑化されたクロックを、
前記読み出しクロック信号としたことを特徴とする受信
ディスタッフ回路が得られる。
号等を含む）の除去によって発生したギャップを吸収す
るためのＭ（Ｍは２以上の整数）ビットのバッファメモ
リ（２−１、…、２−８）と、該バッファメモリにデー
ターを書き込むために書込みクロック信号をＭ分周する
第１のカウンター（１−１、…、１−８）と、前記バッ
ファメモリに書き込まれたデーターを読み出すために読
み出しクロック信号をＭ分周する第２のカウンター（４
−１、…、４−８）とを有し、スタッフ同期多重変換装
置に用いる受信ディスタッフ回路であって、前記第１の
カウンターの１つの出力と前記第２のカウンターの１つ
の出力を位相比較し、相互の位相関係がＭπ（ラジア
ン）となるように制御パルスを発生する、位相比較範囲
が±Ｍπ（ラジアン）に拡張された位相比較器（５）
と、該位相比較器の出力によって制御され、高周波クロ
ック源の発生クロックを基準クロックとして動作する全
ディジタル位相制御発振器（７）とを有し、該全ディジ
タル位相制御発振器によって平滑化されたクロックを、
前記読み出しクロック信号としたことを特徴とする受信
ディスタッフ回路が得られる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図において,1はディスタッフ及び制御信号（同期
信号等を含む）の除去によって発生したギャップを有す
る書込みクロック信号の入力線である。２は多重分離さ
れた後のデータの入力線である。３は，後述する全ディ
ジタル化PLL7によって平滑化されたクロックによって読
み出された平滑化されたデータの出力線である。４は全
ディジタル化PLL7によって平滑化されたクロックの転送
線である。１−１〜１−８は書込用分周器で，バッファ
メモリ容量をＭとすると書込みクロック信号をＭ分周し
１タイムスロットづつ位相の異なったＭ相のクロックを
発生する。即ち、１−１〜１−８はＭ分周器を構成す
る。２−１〜２−８は上記バッファメモリで，容量サイ
ズＭは （１）制御信号の除去によって生じるギャップ （２）ディスタッフ操作によって生じるギャップ （３）待合せ時間ジッタ （４）低次群伝送路で生じるジッタ （５）高次群伝送路で生じるジッタ （６）回路への許容偏差 を考慮して決定される。
信号等を含む）の除去によって発生したギャップを有す
る書込みクロック信号の入力線である。２は多重分離さ
れた後のデータの入力線である。３は，後述する全ディ
ジタル化PLL7によって平滑化されたクロックによって読
み出された平滑化されたデータの出力線である。４は全
ディジタル化PLL7によって平滑化されたクロックの転送
線である。１−１〜１−８は書込用分周器で，バッファ
メモリ容量をＭとすると書込みクロック信号をＭ分周し
１タイムスロットづつ位相の異なったＭ相のクロックを
発生する。即ち、１−１〜１−８はＭ分周器を構成す
る。２−１〜２−８は上記バッファメモリで，容量サイ
ズＭは （１）制御信号の除去によって生じるギャップ （２）ディスタッフ操作によって生じるギャップ （３）待合せ時間ジッタ （４）低次群伝送路で生じるジッタ （５）高次群伝送路で生じるジッタ （６）回路への許容偏差 を考慮して決定される。
３−１〜３−８はANDゲートである。４−１〜４−８
は読出し用分周器で，全ディジタル化PLL7によって平滑
化されたクロック信号をＭ分周し,1タイムスロットづつ
位相の異なったＭ相のクロックを発生する。即ち、４−
１〜４−８もＭ分周器を構成する。このＭ相のクロック
によってANDゲート３−１〜３−８が制御され，バッフ
ァメモリ２−１〜２−８に一時記憶されたデータが順番
に読み出されシリアル信号として出力線３に出力され
る。５は拡張位相比較器で，書込みクロックの内の１つ
の出力と読出しクロックの内の１つの出力を位相比較
し，相互の位相関係がＭπ（ラジアン）となる様に制御
パルスを発生する。６は高周波発振器で，装置の高周波
ジッタ規格を満足させるために発振周波数は書込みクロ
ック信号周波数の数十倍に設定される。７は上記ディジ
タル位相同期発振器であり，書込みクロック信号周波数
の丁度平均周波数に同期するように動作する。ディジタ
ル位相同期発振器７には各次数のディジタル位相同期発
振器が考えられるが，ここでは，一次系ディジタル位相
同期発振器を用いた一次系Ｄ（ディジタル）PLLと二次
系ディジタル位相同期発振器を用いた二次系DPLLについ
てそれぞれ一例を以下に説明する。
は読出し用分周器で，全ディジタル化PLL7によって平滑
化されたクロック信号をＭ分周し,1タイムスロットづつ
位相の異なったＭ相のクロックを発生する。即ち、４−
１〜４−８もＭ分周器を構成する。このＭ相のクロック
によってANDゲート３−１〜３−８が制御され，バッフ
ァメモリ２−１〜２−８に一時記憶されたデータが順番
に読み出されシリアル信号として出力線３に出力され
る。５は拡張位相比較器で，書込みクロックの内の１つ
の出力と読出しクロックの内の１つの出力を位相比較
し，相互の位相関係がＭπ（ラジアン）となる様に制御
パルスを発生する。６は高周波発振器で，装置の高周波
ジッタ規格を満足させるために発振周波数は書込みクロ
ック信号周波数の数十倍に設定される。７は上記ディジ
タル位相同期発振器であり，書込みクロック信号周波数
の丁度平均周波数に同期するように動作する。ディジタ
ル位相同期発振器７には各次数のディジタル位相同期発
振器が考えられるが，ここでは，一次系ディジタル位相
同期発振器を用いた一次系Ｄ（ディジタル）PLLと二次
系ディジタル位相同期発振器を用いた二次系DPLLについ
てそれぞれ一例を以下に説明する。
第２図に一次系ディジタル位相同期発振器20を用いた
一次系DPLLの一実施例のブロック図を示す。図におい
て,10は第１図の線１に対応する入力クロック線で,11は
第１図の線４に対応する出力クロック線である。21はＭ
分周器で，第１図の書込みカウンタ１−１〜１−８であ
る。22は第１図の読出カウンタ４−１〜４−８である。
23は第１図の拡張位相比較器５である。24はup−downカ
ウンタK1であり，拡張位相比較器23の出力パルスによっ
てカウンタがup又はdownし,upした場合にはK1パルスカ
ウントした後付加パルスを発生し,downした場合にも同
様にK1パルスカウントした後除去パルスを発生する。25
はORゲートでカウンタK1が出力パルスを発生すると，カ
ウンタK1を初期状態に設定する。26は第１図の高周波発
振器６であり,DPLLで発生する高周波ジッタすなわち量
子化雑音を装置の許容規格値内に設定するためには入力
クロック周波数の数十倍に設定しなければならない。
又，高周波発振器26で発生される周波数は,DPLLの正し
いPull in Rangeを得るために入力クロックの公称周波
数の整数倍に設定しなければならない。27は位相制御回
路で，高周波発振器26の発振周波数を2Nf0とすると，通
常Nf0の出力パルスを発生し，カウンタK1にて付加パル
スが発生すると,1ビットのパルスが付加され，除去パル
スが発生すると,1ビットのパルスの除去が行なわれる。
28はＮ分周器で位相制御回路27で発生されたパルス列を
Ｎ分周し，線10に入力される周波数に位相同期したパル
スを発生する。
一次系DPLLの一実施例のブロック図を示す。図におい
て,10は第１図の線１に対応する入力クロック線で,11は
第１図の線４に対応する出力クロック線である。21はＭ
分周器で，第１図の書込みカウンタ１−１〜１−８であ
る。22は第１図の読出カウンタ４−１〜４−８である。
23は第１図の拡張位相比較器５である。24はup−downカ
ウンタK1であり，拡張位相比較器23の出力パルスによっ
てカウンタがup又はdownし,upした場合にはK1パルスカ
ウントした後付加パルスを発生し,downした場合にも同
様にK1パルスカウントした後除去パルスを発生する。25
はORゲートでカウンタK1が出力パルスを発生すると，カ
ウンタK1を初期状態に設定する。26は第１図の高周波発
振器６であり,DPLLで発生する高周波ジッタすなわち量
子化雑音を装置の許容規格値内に設定するためには入力
クロック周波数の数十倍に設定しなければならない。
又，高周波発振器26で発生される周波数は,DPLLの正し
いPull in Rangeを得るために入力クロックの公称周波
数の整数倍に設定しなければならない。27は位相制御回
路で，高周波発振器26の発振周波数を2Nf0とすると，通
常Nf0の出力パルスを発生し，カウンタK1にて付加パル
スが発生すると,1ビットのパルスが付加され，除去パル
スが発生すると,1ビットのパルスの除去が行なわれる。
28はＮ分周器で位相制御回路27で発生されたパルス列を
Ｎ分周し，線10に入力される周波数に位相同期したパル
スを発生する。
ここで，本DPLLの特徴は従来知られているDPLL回路に
Ｍ分周器21,22が新たに追加された点にある。この分周
器を追加することにより，位相比較器23の特性は第３図
から第４図に拡張される。又、本DPLLの位相伝達特性H1
（ｓ）は線10の入力位相をinとし線11の出力位相を
outとしラプラス表現すると である。ここで,K＝f0／K1〔rad/s〕で，K1はK1カウン
タの段数である。この位相伝達特性はＭ分周器21及び22
を追加したことによってはなんら修正を受けない。
Ｍ分周器21,22が新たに追加された点にある。この分周
器を追加することにより，位相比較器23の特性は第３図
から第４図に拡張される。又、本DPLLの位相伝達特性H1
（ｓ）は線10の入力位相をinとし線11の出力位相を
outとしラプラス表現すると である。ここで,K＝f0／K1〔rad/s〕で，K1はK1カウン
タの段数である。この位相伝達特性はＭ分周器21及び22
を追加したことによってはなんら修正を受けない。
次に第５図に二次系ディジタル位相同期発振器90を用
いた二次系のDPLLの一実施例のブロック図を示す。第５
図において，それぞれの各部は一次系のDPLLである第２
図と次の表１のごとく１対１の対応関係があり，同様の
動作をする。なお、第５図の112は拡張位相比較器であ
り、第２図の拡張位相比較器23に対応する。
いた二次系のDPLLの一実施例のブロック図を示す。第５
図において，それぞれの各部は一次系のDPLLである第２
図と次の表１のごとく１対１の対応関係があり，同様の
動作をする。なお、第５図の112は拡張位相比較器であ
り、第２図の拡張位相比較器23に対応する。
K2カウンタ116,Qカウンタ117,マルチプライヤ118,及びA
NDゲート119,120によって,2次ループが形成される。K2
カウンタ116はup−downカウンターで，K1カウンタ114の
出力を計数し,Qカウンタ117を制御する。Ｑカウンタ117
は記憶機能を有し，K2カウンタ116によって制御された
状態を記憶し，マルチプライヤを制御する。マルチプラ
イヤ118はＱカウンタ117に記憶されている数値ｘをＮ分
周器124から送出されてくるパルスＰ個の中に出来るだ
け均等に配分する様に動き,Pパルスの区間中にｘ個のパ
ルスを出力する。ANDゲート119及び120は極性選別回路
で,Qカウンタ−117の記憶情報によって付加パルス又は
除去パルスを発生するように作用する。ORゲート121は,
1次ループで発生した付加パルス及び除去パルスと２次
ループで発生した付加パルス及び除去パルスをそれぞれ
加算し，位相制御回路123を制御する。この様にして完
全２次系のDPLLが得られる。
NDゲート119,120によって,2次ループが形成される。K2
カウンタ116はup−downカウンターで，K1カウンタ114の
出力を計数し,Qカウンタ117を制御する。Ｑカウンタ117
は記憶機能を有し，K2カウンタ116によって制御された
状態を記憶し，マルチプライヤを制御する。マルチプラ
イヤ118はＱカウンタ117に記憶されている数値ｘをＮ分
周器124から送出されてくるパルスＰ個の中に出来るだ
け均等に配分する様に動き,Pパルスの区間中にｘ個のパ
ルスを出力する。ANDゲート119及び120は極性選別回路
で,Qカウンタ−117の記憶情報によって付加パルス又は
除去パルスを発生するように作用する。ORゲート121は,
1次ループで発生した付加パルス及び除去パルスと２次
ループで発生した付加パルス及び除去パルスをそれぞれ
加算し，位相制御回路123を制御する。この様にして完
全２次系のDPLLが得られる。
この完全２次系のDPLLの特徴はＱカウンタの記憶機能
にあり，線100に入ってくる周波数と高周波発振器との
間には整数比になっている必要がない点にある。この特
徴をいかすと，高周波発振器としてスタッフ同期装置の
高次群周波数を利用することが出来る。その一例として
1.544Mb/sのディジタル信号を28本多重化して44.736Mb/
sに多重化する北米ハイアラキーのM13多重変換装置を挙
げることが出来る。
にあり，線100に入ってくる周波数と高周波発振器との
間には整数比になっている必要がない点にある。この特
徴をいかすと，高周波発振器としてスタッフ同期装置の
高次群周波数を利用することが出来る。その一例として
1.544Mb/sのディジタル信号を28本多重化して44.736Mb/
sに多重化する北米ハイアラキーのM13多重変換装置を挙
げることが出来る。
尚，完全２次系のDPLLの位相伝達特性H2（ｓ）は で与えられる。ここでωｎはNatural frequenceとよび
ρはdamping factorという。ここで，K1カウンタの段数
をK1，K2カウンタの段数をK2，マルチプライヤの１フレ
ーム長をＰとすると で与えられる。
ρはdamping factorという。ここで，K1カウンタの段数
をK1，K2カウンタの段数をK2，マルチプライヤの１フレ
ーム長をＰとすると で与えられる。
以上説明したように本発明は，従来アナログPLLが使
用されていた部分にディジタルPLLを適用することによ
り，回路を完全にディジタル化することが出来，集積回
路化を計ることが出来るため，回路の小型化，低消費電
力化ならびに単一電源化が達成出来，安価な受信ディス
タッフ回路を提供できるという効果がある。
用されていた部分にディジタルPLLを適用することによ
り，回路を完全にディジタル化することが出来，集積回
路化を計ることが出来るため，回路の小型化，低消費電
力化ならびに単一電源化が達成出来，安価な受信ディス
タッフ回路を提供できるという効果がある。
第１図は本発明の一実施例を示すブロック図，第２図は
一次系ディジタルPLLの一例を示すブロック図，第３図
はディジタル位相比較器の一般特性を示す図，第４図は
Ｍ分周器を追加したことによって拡張された第２図のデ
ィジタル位相比較器の特性を示す図，第５図は二次系デ
ィジタルPLLの一例を示すブロック図である。 １…書込みクロック信号の入力線,2…データの入力線,3
…データの出力線,4…平滑化クロックの転送線,1−１〜
１−８…書込用分周器,2−１〜２−８…バッファメモ
リ,3−１〜３−８…ANDゲート,4−１〜４−８…読出し
用分周器,5…拡張位相比較器,6…高周波発振器,7…ディ
ジタル位相同期発振器,10…書込みクロック信号の入力
線,11…読み出しクロック信号の出力線,21…Ｍ分周器,2
2…Ｍ分周器,23…位相比較器,24…up−downカウンターK
1,25…ORゲート,26…高周波発振器,27…位相制御回路,2
8…Ｎ分周器,100…書込みクロック信号の入力線,101…
読み出しクロック信号の出力線,111…Ｍ分周器,112…拡
張位相比較器,113…Ｍ分周器,114…up−downカウンター
K1,115…ORゲート,116…up−downカウンターK2,117…Ｑ
カウンタ,118…マルチプライヤ,119…ANDゲート,120…A
NDゲート,121…ORゲート,122…高周波発振器,123…位相
制御回路,124…Ｎ分周器。
一次系ディジタルPLLの一例を示すブロック図，第３図
はディジタル位相比較器の一般特性を示す図，第４図は
Ｍ分周器を追加したことによって拡張された第２図のデ
ィジタル位相比較器の特性を示す図，第５図は二次系デ
ィジタルPLLの一例を示すブロック図である。 １…書込みクロック信号の入力線,2…データの入力線,3
…データの出力線,4…平滑化クロックの転送線,1−１〜
１−８…書込用分周器,2−１〜２−８…バッファメモ
リ,3−１〜３−８…ANDゲート,4−１〜４−８…読出し
用分周器,5…拡張位相比較器,6…高周波発振器,7…ディ
ジタル位相同期発振器,10…書込みクロック信号の入力
線,11…読み出しクロック信号の出力線,21…Ｍ分周器,2
2…Ｍ分周器,23…位相比較器,24…up−downカウンターK
1,25…ORゲート,26…高周波発振器,27…位相制御回路,2
8…Ｎ分周器,100…書込みクロック信号の入力線,101…
読み出しクロック信号の出力線,111…Ｍ分周器,112…拡
張位相比較器,113…Ｍ分周器,114…up−downカウンター
K1,115…ORゲート,116…up−downカウンターK2,117…Ｑ
カウンタ,118…マルチプライヤ,119…ANDゲート,120…A
NDゲート,121…ORゲート,122…高周波発振器,123…位相
制御回路,124…Ｎ分周器。
Claims (1)
- 【請求項１】ディスタッフ及び制御信号（同期信号等を
含む）の除去によって発生したギャップを吸収するため
のＭ（Ｍは２以上の整数）ビットのバッファメモリと、
該バッファメモリにデーターを書き込むために書込みク
ロック信号をＭ分周する第１のカウンターと、前記バッ
ファメモリに書き込まれたデーターを読み出すために読
み出しクロック信号をＭ分周する第２のカウンターとを
有し、スタッフ同期多重変換装置に用いる受信ディスタ
ッフ回路であって、前記第１のカウンターの１つの出力
と前記第２のカウンターの１つの出力を位相比較し、相
互の位相関係がＭπ（ラジアン）となるように制御パル
スを発生する、位相比較範囲が±Ｍπ（ラジアン）に拡
張された位相比較器と、該位相比較器の出力によって制
御され、高周波クロック源の発生クロックを基準クロッ
クとして動作する全ディジタル位相制御発振器とを有
し、該全ディジタル位相制御発振器によって平滑化され
たクロックを、前記読み出しクロック信号としたことを
特徴とする受信ディスタッフ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60293247A JP2580564B2 (ja) | 1985-12-27 | 1985-12-27 | 受信デイスタツフ回路 |
| US06/947,240 US4803680A (en) | 1985-12-27 | 1986-12-29 | Destuffing circuit with a digital phase-locked loop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60293247A JP2580564B2 (ja) | 1985-12-27 | 1985-12-27 | 受信デイスタツフ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62154929A JPS62154929A (ja) | 1987-07-09 |
| JP2580564B2 true JP2580564B2 (ja) | 1997-02-12 |
Family
ID=17792346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60293247A Expired - Lifetime JP2580564B2 (ja) | 1985-12-27 | 1985-12-27 | 受信デイスタツフ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2580564B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2964916B2 (ja) * | 1995-05-31 | 1999-10-18 | 日本電気株式会社 | ディジタル位相同期回路及びこれを用いたデータ受信回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS589455A (ja) * | 1981-07-09 | 1983-01-19 | Nec Corp | ジツタ抑圧用位相制御回路 |
| JPS59178038A (ja) * | 1983-03-28 | 1984-10-09 | Fujitsu Ltd | 位相同期回路 |
-
1985
- 1985-12-27 JP JP60293247A patent/JP2580564B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS589455A (ja) * | 1981-07-09 | 1983-01-19 | Nec Corp | ジツタ抑圧用位相制御回路 |
| JPS59178038A (ja) * | 1983-03-28 | 1984-10-09 | Fujitsu Ltd | 位相同期回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62154929A (ja) | 1987-07-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |