JP3035755B2 - 位相同期回路 - Google Patents
位相同期回路Info
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- JP3035755B2 JP3035755B2 JP4083801A JP8380192A JP3035755B2 JP 3035755 B2 JP3035755 B2 JP 3035755B2 JP 4083801 A JP4083801 A JP 4083801A JP 8380192 A JP8380192 A JP 8380192A JP 3035755 B2 JP3035755 B2 JP 3035755B2
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は位相同期回路に関し、特
にデジタル伝送システムにおける速度変換回路に使用さ
れる位相同期回路に関する。
にデジタル伝送システムにおける速度変換回路に使用さ
れる位相同期回路に関する。
【０００２】
【従来の技術】従来、速度変換回路と、その出力部にラ
ッチ回路とを有する回路系に用いられる位相同期回路
は、図２に示すように、速度変換部２１に用いられる位
相同期回路２３及び分周器１０６と、ラッチ部２２に用
いられる位相同期回路２４とで構成される。位相同期回
路２３は入力データ信号Ｓ１のクロックＳ５に位相同期
させるべく、ＶＣＯ１１３，分周器１０９、位相比較器
１０８及びループフィルタ群１１２から構成される。こ
の発振信号Ｓ９は分周器１０６で分周されて速度変換部
２１に所望の周波数を提供する。一方位相同期回路２４
はＶＣＯ１１６、分周器１１０，位相比較器１０７，ル
ープフィルタ群１１５から構成され、前段の分周器１０
６から出力する分周信号Ｓ１０６に位相同期した発振信
号をラッチ回路５に提供する。なお、分周器１１０は速
度変換の周波数が複数個要求される場合に複数の分周信
号を出力し、ラッチ回路５に提供される。
ッチ回路とを有する回路系に用いられる位相同期回路
は、図２に示すように、速度変換部２１に用いられる位
相同期回路２３及び分周器１０６と、ラッチ部２２に用
いられる位相同期回路２４とで構成される。位相同期回
路２３は入力データ信号Ｓ１のクロックＳ５に位相同期
させるべく、ＶＣＯ１１３，分周器１０９、位相比較器
１０８及びループフィルタ群１１２から構成される。こ
の発振信号Ｓ９は分周器１０６で分周されて速度変換部
２１に所望の周波数を提供する。一方位相同期回路２４
はＶＣＯ１１６、分周器１１０，位相比較器１０７，ル
ープフィルタ群１１５から構成され、前段の分周器１０
６から出力する分周信号Ｓ１０６に位相同期した発振信
号をラッチ回路５に提供する。なお、分周器１１０は速
度変換の周波数が複数個要求される場合に複数の分周信
号を出力し、ラッチ回路５に提供される。
【０００３】ここでループフィルタ群１１２，１１５は
図３に示すように複数の速度変換の周波数に対応するた
めに、入力、出力信号１０８，Ｓ１０９に備えられた切
替器１１１Ａ、１１１Ｂにより切り替えられる複数のル
ープフィルタ１１２−１から１１２−Ｎの複数個のルー
プで構成されていた。このループフィルタ１１２−１〜
１１２−Ｎの切り替えは外部の制御信号Ｓ１１９により
制御されている。
図３に示すように複数の速度変換の周波数に対応するた
めに、入力、出力信号１０８，Ｓ１０９に備えられた切
替器１１１Ａ、１１１Ｂにより切り替えられる複数のル
ープフィルタ１１２−１から１１２−Ｎの複数個のルー
プで構成されていた。このループフィルタ１１２−１〜
１１２−Ｎの切り替えは外部の制御信号Ｓ１１９により
制御されている。
【０００４】
【発明が解決しようとする課題】この従来の位相同期回
路を使用した速度変換回路は任意の情報速度に情報速度
の数パーセントの割合で付加されるオーバーヘッドの選
択や、誤り訂正符号の付加によりその伝送速度は元の情
報速度の何倍にも増える。またオーバーヘッドの選択
や、訂正符号の付加率の選択により速度変換回路で使用
するクロック周波数も、それに従って非常に多くなる。
通常ループフィルタの帯域は、位相比較周波数の数十分
の一から数百分の一に設定されているため、情報速度と
変換比率が変化するごとに位相比較周波数の変化に応じ
て、ループフィルタの帯域を最適化する必要があるの
で、多種のループフィルタを用いなければならないとい
う欠点がある。さらに、サンプリングクロックとの同期
を確立するために、もう１グループの位相同期回路を設
けなければならないという欠点があった。
路を使用した速度変換回路は任意の情報速度に情報速度
の数パーセントの割合で付加されるオーバーヘッドの選
択や、誤り訂正符号の付加によりその伝送速度は元の情
報速度の何倍にも増える。またオーバーヘッドの選択
や、訂正符号の付加率の選択により速度変換回路で使用
するクロック周波数も、それに従って非常に多くなる。
通常ループフィルタの帯域は、位相比較周波数の数十分
の一から数百分の一に設定されているため、情報速度と
変換比率が変化するごとに位相比較周波数の変化に応じ
て、ループフィルタの帯域を最適化する必要があるの
で、多種のループフィルタを用いなければならないとい
う欠点がある。さらに、サンプリングクロックとの同期
を確立するために、もう１グループの位相同期回路を設
けなければならないという欠点があった。
【０００５】
【課題を解決するための手段】本発明の位相同期回路
は、入力する任意の情報速度変換入力データ信号ｆ１Ｈ
ｚに同期した任意の変換比率β／αに速度変換する速度
変換回路とラッチ回路とに用いる位相同期回路におい
て、前記速度変換回路に用いられるクロック信号（β／
α）・ｆ１Ｈｚとサンプル数２Ｎのサンプル・クロック
２ ０ ・ｆ１・Ｒ／２・α／β、２ １ ・ｆ１・Ｒ／２・α
／β、……、２ Ｎ ・ｆ１・Ｒ／２・α／β（ただし、Ｎ
はサンプル数＝２ Ｎ に対応し、ＲはＢＰＳＫ変調ではＲ
＝２、ＱＰＳＫ変調ではＲ＝１とする）を得るための
（Ａ・Ｓ・α）・ｆ１／βＨｚの中心周波数で発振する
電圧制御発振器と、この発振周波数を２・２（Ｎ−１）
・ｆ１・Ｒ／２・α／βに分周設定可能な１／Ａ分周す
る分周器（１２）と、サンプル数２Ｎのサンプリング・
クロックに設定可能な１／Ｓ分周する分周器（７）と、
ｆ１／βの位相比較周波数に設定可能な１／α分周する
分周器（１５）と、変換比率β／αに応じて分周比１／
βに設定可能なブロック・パルス生成器と、位相比較器
と、ループフィルタの帯域を制御電圧で変換できる電圧
制御フィルタとを備えている。なお、前記位相同期回路
は、外部からの情報速度と変換比率に対応して前記電圧
制御フィルタを制御する制御電圧のデータを記憶したＲ
ＯＭと、前記ＲＯＭの出力をＤ／Ａ変換して前記電圧制
御フィルタの制御電圧を出力するＤ／Ａ変換器とを備え
ていることが望ましい。
は、入力する任意の情報速度変換入力データ信号ｆ１Ｈ
ｚに同期した任意の変換比率β／αに速度変換する速度
変換回路とラッチ回路とに用いる位相同期回路におい
て、前記速度変換回路に用いられるクロック信号（β／
α）・ｆ１Ｈｚとサンプル数２Ｎのサンプル・クロック
２ ０ ・ｆ１・Ｒ／２・α／β、２ １ ・ｆ１・Ｒ／２・α
／β、……、２ Ｎ ・ｆ１・Ｒ／２・α／β（ただし、Ｎ
はサンプル数＝２ Ｎ に対応し、ＲはＢＰＳＫ変調ではＲ
＝２、ＱＰＳＫ変調ではＲ＝１とする）を得るための
（Ａ・Ｓ・α）・ｆ１／βＨｚの中心周波数で発振する
電圧制御発振器と、この発振周波数を２・２（Ｎ−１）
・ｆ１・Ｒ／２・α／βに分周設定可能な１／Ａ分周す
る分周器（１２）と、サンプル数２Ｎのサンプリング・
クロックに設定可能な１／Ｓ分周する分周器（７）と、
ｆ１／βの位相比較周波数に設定可能な１／α分周する
分周器（１５）と、変換比率β／αに応じて分周比１／
βに設定可能なブロック・パルス生成器と、位相比較器
と、ループフィルタの帯域を制御電圧で変換できる電圧
制御フィルタとを備えている。なお、前記位相同期回路
は、外部からの情報速度と変換比率に対応して前記電圧
制御フィルタを制御する制御電圧のデータを記憶したＲ
ＯＭと、前記ＲＯＭの出力をＤ／Ａ変換して前記電圧制
御フィルタの制御電圧を出力するＤ／Ａ変換器とを備え
ていることが望ましい。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。図１
において、速度変換入力データ信号（ｆ１ビット／Ｓ）
Ｓ１は、リタイミング回路１で速度変換入力クロック
（ｆ１Ｈｚ）Ｓ５によってリタイミングされ、変換比率
β／αの速度変換回路２に入力される。速度変換回路２
では、位相同期回路１３によって作られた、ｆ１・（α
／β）Ｈｚの速度変換クロック信号Ｓ１５により速度変
換され、リタイミング回路３でリタイミング後に、シフ
トレジスタ４に入力される。シフトレジスタ４では、シ
リアルパラレル変換してラッチ回路５へデータ信号１２
を出力する。ラッチ回路５では、データ信号Ｓ１２とサ
ンプル・クロック信号Ｓ１１を、ラッチクロックＳ１４
でラッチし、ラッチ回路出力データ信号Ｓ１３を出力す
る。
る。図１は本発明の一実施例のブロック図である。図１
において、速度変換入力データ信号（ｆ１ビット／Ｓ）
Ｓ１は、リタイミング回路１で速度変換入力クロック
（ｆ１Ｈｚ）Ｓ５によってリタイミングされ、変換比率
β／αの速度変換回路２に入力される。速度変換回路２
では、位相同期回路１３によって作られた、ｆ１・（α
／β）Ｈｚの速度変換クロック信号Ｓ１５により速度変
換され、リタイミング回路３でリタイミング後に、シフ
トレジスタ４に入力される。シフトレジスタ４では、シ
リアルパラレル変換してラッチ回路５へデータ信号１２
を出力する。ラッチ回路５では、データ信号Ｓ１２とサ
ンプル・クロック信号Ｓ１１を、ラッチクロックＳ１４
でラッチし、ラッチ回路出力データ信号Ｓ１３を出力す
る。
【０００７】一方、後述する分周比Ａ、Ｓの係数を有す
る（Ａ・Ｓ・α）・ｆ１／βＨｚの中心周波数で発振す
る電圧制御発振器８は、電圧制御発振器出力Ｓ９を出力
し、１／Ａ分周する分周器１２で分周する。さらに、
（Ｓ・α）・ｆ１／βＨｚとなるラッチクロックＳ１４
を、１／Ｓ分周する分周器７およびラッチ回路５に入力
する。サンプルクロックＳ１１は（１）式となる２ ０ ・
ｆ１・Ｒ／２・α／β、２ １ ・ｆ１・Ｒ／２・α／β、
……、２ Ｎ ・ｆ１・Ｒ／２・α／β……（１）ただし、
ＮはＳ＝サンプル数＝２Ｎに対応し、ＲはＢＰＳＫ変
調、ＱＰＳＫ変調でそれぞれＲ＝２、Ｒ＝１とする。
る（Ａ・Ｓ・α）・ｆ１／βＨｚの中心周波数で発振す
る電圧制御発振器８は、電圧制御発振器出力Ｓ９を出力
し、１／Ａ分周する分周器１２で分周する。さらに、
（Ｓ・α）・ｆ１／βＨｚとなるラッチクロックＳ１４
を、１／Ｓ分周する分周器７およびラッチ回路５に入力
する。サンプルクロックＳ１１は（１）式となる２ ０ ・
ｆ１・Ｒ／２・α／β、２ １ ・ｆ１・Ｒ／２・α／β、
……、２ Ｎ ・ｆ１・Ｒ／２・α／β……（１）ただし、
ＮはＳ＝サンプル数＝２Ｎに対応し、ＲはＢＰＳＫ変
調、ＱＰＳＫ変調でそれぞれＲ＝２、Ｒ＝１とする。
【０００８】位相同期回路１３は（１）式のサンプル・
クロックＳ１１と、ｆ１・（α／β）Ｈｚなる速度変換
クロック信号Ｓ１５と、速度変換データ・リタイミング
・クロック信号Ｓ６を出力する。速度変換クロックＳ１
５を受けて、分周器１５は、ｆ１／βＨｚなる周波数に
分周し、位相比較信号Ｓ１０として出力する。一方、ブ
ロック・パルス生成器１４は速度変換入力クロックＳ５
を受けて分周し、ｆ１／βＨｚなる位相比較信号Ｓ１６
を出力する。位相比較器６は、位相比較信号Ｓ１６と位
相比較信号Ｓ１０を受けてこれを位相比較し位相比較器
出力信号Ｓ７を出力する。位相比較器出力信号Ｓ７の高
調波成分を除去する電圧制御フィルタ９は、外部からの
情報速度及びコーディングレートの情報であるＳ１７を
データ記憶回路１０のＲＯＭにアドレスとして受け、そ
のアドレスから選ばれるデータをＳ１８として出力す
る。Ｄ／Ａコンバータ１１は、Ｓ１８を受けてＤ／Ａコ
ンバートし、電圧制御フィルタ９にそのアナログ電圧を
出力する事で最適なフィルタに制御され位相同期する。
クロックＳ１１と、ｆ１・（α／β）Ｈｚなる速度変換
クロック信号Ｓ１５と、速度変換データ・リタイミング
・クロック信号Ｓ６を出力する。速度変換クロックＳ１
５を受けて、分周器１５は、ｆ１／βＨｚなる周波数に
分周し、位相比較信号Ｓ１０として出力する。一方、ブ
ロック・パルス生成器１４は速度変換入力クロックＳ５
を受けて分周し、ｆ１／βＨｚなる位相比較信号Ｓ１６
を出力する。位相比較器６は、位相比較信号Ｓ１６と位
相比較信号Ｓ１０を受けてこれを位相比較し位相比較器
出力信号Ｓ７を出力する。位相比較器出力信号Ｓ７の高
調波成分を除去する電圧制御フィルタ９は、外部からの
情報速度及びコーディングレートの情報であるＳ１７を
データ記憶回路１０のＲＯＭにアドレスとして受け、そ
のアドレスから選ばれるデータをＳ１８として出力す
る。Ｄ／Ａコンバータ１１は、Ｓ１８を受けてＤ／Ａコ
ンバートし、電圧制御フィルタ９にそのアナログ電圧を
出力する事で最適なフィルタに制御され位相同期する。
【０００９】
【発明の効果】以上説明したように本発明の位相同期回
路は、情報速度と変換比率が任意に変化するごとに、そ
の情報によって位相比較周波数の変化に対応する電圧制
御フィルタと、そのフィルタの制御電圧を記憶するデー
タ記憶回路と、その情報を選択して読みだし、Ｄ／Ａ変
換器を用いて制御することにより、一個のループフィル
タで、多種の情報速度と変換比率にわたり安定した位相
同期回路を構成できる。又、電圧制御発振器の出力をラ
ッチ・クロックまで分周する分周器と、サンプリング専
用の分周器を備えることで速度変換クロック、及びサン
プリングクロックを抽出でき、従来のような別の位相同
期回路を不要とし、回路規模を大幅に縮小することが出
きる効果がある。
路は、情報速度と変換比率が任意に変化するごとに、そ
の情報によって位相比較周波数の変化に対応する電圧制
御フィルタと、そのフィルタの制御電圧を記憶するデー
タ記憶回路と、その情報を選択して読みだし、Ｄ／Ａ変
換器を用いて制御することにより、一個のループフィル
タで、多種の情報速度と変換比率にわたり安定した位相
同期回路を構成できる。又、電圧制御発振器の出力をラ
ッチ・クロックまで分周する分周器と、サンプリング専
用の分周器を備えることで速度変換クロック、及びサン
プリングクロックを抽出でき、従来のような別の位相同
期回路を不要とし、回路規模を大幅に縮小することが出
きる効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】従来の位相同期回路である。
【図３】従来の要部のループフィルタ群のブロック図で
ある。
ある。
１，３ リタイミング回路 ２ 速度変換回路 ４ シフトレジスタ ５ ラッチ回路 ６ 位相比較器 ７，１２，１５ 分周器 ８ 電圧制御発振器 ９ 電圧制御フィルタ １０ データ記憶回路 １１ デジタル／アナログ変換回路 １３ 位相同期回路 １４ ブロック・パルス生成器
Claims (2)
- 【請求項１】 入力する任意の情報速度変換入力データ
信号ｆ１Ｈｚに同期した任意の変換比率β／αに速度変
換する速度変換回路とラッチ回路とに用いる位相同期回
路において、前記速度変換回路に用いられるクロック信
号（β／α）・ｆ１Ｈｚとサンプル数２Ｎのサンプル・
クロック２ ０ ・ｆ１・Ｒ／２・α／β、２ １ ・ｆ１・Ｒ
／２・α／β、……、２ Ｎ ・ｆ１・Ｒ／２・α／β（た
だし、Ｎはサンプル数＝２ Ｎ に対応し、ＲはＢＰＳＫ変
調ではＲ＝２、ＱＰＳＫ変調ではＲ＝１とする）を得る
ための（Ａ・Ｓ・α）・ｆ１／βＨｚの中心周波数で発
振する電圧制御発振器と、この発振周波数を２・２
（Ｎ−１）・ｆ１・Ｒ／２・α／βに分周設定可能な１
／Ａ分周する分周器（１２）と、サンプル数２Ｎのサン
プリング・クロックに設定可能な１／Ｓ分周する分周器
（７）と、ｆ１／βの位相比較周波数に設定可能な１／
α分周する分周器（１５）と、変換比率β／αに応じて
分周比１／βに設定可能なブロック・パルス生成器と、
位相比較器と、ループフィルタの帯域を制御電圧で変換
できる電圧制御フィルタとを備えていることを特徴とす
る位相同期回路。 - 【請求項２】 前記位相同期回路は、外部からの情報速
度と変換比率に対応して前記電圧制御フィルタを制御す
る制御電圧のデータを記憶したＲＯＭと、前記ＲＯＭの
出力をＤ／Ａ変換して前記電圧制御フィルタの制御電圧
を出力するＤ／Ａ変換器とを備えていることを特徴とす
る請求項１記載の位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4083801A JP3035755B2 (ja) | 1992-04-06 | 1992-04-06 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4083801A JP3035755B2 (ja) | 1992-04-06 | 1992-04-06 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05284152A JPH05284152A (ja) | 1993-10-29 |
| JP3035755B2 true JP3035755B2 (ja) | 2000-04-24 |
Family
ID=13812765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4083801A Expired - Fee Related JP3035755B2 (ja) | 1992-04-06 | 1992-04-06 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3035755B2 (ja) |
-
1992
- 1992-04-06 JP JP4083801A patent/JP3035755B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05284152A (ja) | 1993-10-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000111 |
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