JPH06132816A - 位相ロックループ回路 - Google Patents
位相ロックループ回路Info
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- JPH06132816A JPH06132816A JP5164275A JP16427593A JPH06132816A JP H06132816 A JPH06132816 A JP H06132816A JP 5164275 A JP5164275 A JP 5164275A JP 16427593 A JP16427593 A JP 16427593A JP H06132816 A JPH06132816 A JP H06132816A
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- JP
- Japan
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- accumulator
- frequency
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- phase
- circuit
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- Pending
Links
- 230000000694 effects Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【構成】 電圧制御発振器の出力信号及び基準信号が入
力される位相比較器の入力端子の何れか一方の前段に、
位相ノイズを積分する働きのアキュムレータ及びパルス
発生器を有するので、位相ノイズのエネルギが高い周波
数にシフトしてループ・フィルタにより遮断され位相ノ
イズが低減する。 【効果】 位相ノイズを積分する働きを有するアキュム
レータ回路が付加されたことにより、高速ループ応答
で、且つ位相ノイズが低減されたＰＬＬ回路を提供す
る。
力される位相比較器の入力端子の何れか一方の前段に、
位相ノイズを積分する働きのアキュムレータ及びパルス
発生器を有するので、位相ノイズのエネルギが高い周波
数にシフトしてループ・フィルタにより遮断され位相ノ
イズが低減する。 【効果】 位相ノイズを積分する働きを有するアキュム
レータ回路が付加されたことにより、高速ループ応答
で、且つ位相ノイズが低減されたＰＬＬ回路を提供す
る。
Description
【０００１】
【産業上の利用分野】本発明は、ある周波数信号で別の
周波数信号を固定する位相ロックループ（ＰＬＬ）回路
に関し、特に位相ノイズのエネルギを高い周波数にシフ
トして位相ノイズを低減させた位相ロックループ（ＰＬ
Ｌ）回路に関する。
周波数信号を固定する位相ロックループ（ＰＬＬ）回路
に関し、特に位相ノイズのエネルギを高い周波数にシフ
トして位相ノイズを低減させた位相ロックループ（ＰＬ
Ｌ）回路に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来、
周波数ｆ×Ｎの電圧制御発振器（ＶＣＯ）を基準周波数
ｆ×Ｍで固定させる方法は、（ここでＮ及びＭは整数、
ｆは同一周波数である。）上記２つの信号周波数を夫々
Ｎ及びＭで分周し、生じた周波数ｆの出力を互いに位相
固定する。もしＮ及びＭが大きいと、この方法ではＶＣ
Ｏにおける位相ノイズを克服するのに十分なループ帯域
幅すなわち高速応答は得られない。ループ帯域幅は、ｆ
／１０を大幅に越えてはならない。
周波数ｆ×Ｎの電圧制御発振器（ＶＣＯ）を基準周波数
ｆ×Ｍで固定させる方法は、（ここでＮ及びＭは整数、
ｆは同一周波数である。）上記２つの信号周波数を夫々
Ｎ及びＭで分周し、生じた周波数ｆの出力を互いに位相
固定する。もしＮ及びＭが大きいと、この方法ではＶＣ
Ｏにおける位相ノイズを克服するのに十分なループ帯域
幅すなわち高速応答は得られない。ループ帯域幅は、ｆ
／１０を大幅に越えてはならない。
【０００３】従来、このループ帯域幅の問題に対処する
のに、周波数ｆ×Ｎのクロックで動作しているハードウ
エアを用いて、ｆ×Ｍ／Ｐの近似周波数を合成する方法
がある。ここでＰはＭ／Ｐ＜Ｎとなるような小さな整数
である。例えば、ｆ＝１Ｈｚ、Ｎ＝１０００、Ｍ＝１０
０７及びＰ＝４ならば、１０００Ｈｚ（ｆ×Ｎ）の信号
から以下のようにして１００７／４（ｆ×Ｍ／Ｐ）＝２
５１．７５Ｈｚの近似周波数が合成される。
のに、周波数ｆ×Ｎのクロックで動作しているハードウ
エアを用いて、ｆ×Ｍ／Ｐの近似周波数を合成する方法
がある。ここでＰはＭ／Ｐ＜Ｎとなるような小さな整数
である。例えば、ｆ＝１Ｈｚ、Ｎ＝１０００、Ｍ＝１０
０７及びＰ＝４ならば、１０００Ｈｚ（ｆ×Ｎ）の信号
から以下のようにして１００７／４（ｆ×Ｍ／Ｐ）＝２
５１．７５Ｈｚの近似周波数が合成される。
【０００４】１０００Ｈｚのクロック毎にアキュムレー
タが１００７だけ増加させられる。その結果が正なら
ば、アキュムレータがＰ×Ｎ＝４０００だけ減少させら
れると共に出力パルスが発生される。１００７Ｈｚのク
ロックは、１／４に分周されると共に直前に発生した２
５１．７５Ｈｚの近似周波数を固定するのに用いられ
る。十分に低速なループ・フィルタを用いれば、良好な
結果が得られる。しかし、近似周波数２５１．７５Ｈｚ
の位相ノイズは、低速ループ応答を必要とする十分な低
周波数エネルギを有する。
タが１００７だけ増加させられる。その結果が正なら
ば、アキュムレータがＰ×Ｎ＝４０００だけ減少させら
れると共に出力パルスが発生される。１００７Ｈｚのク
ロックは、１／４に分周されると共に直前に発生した２
５１．７５Ｈｚの近似周波数を固定するのに用いられ
る。十分に低速なループ・フィルタを用いれば、良好な
結果が得られる。しかし、近似周波数２５１．７５Ｈｚ
の位相ノイズは、低速ループ応答を必要とする十分な低
周波数エネルギを有する。
【０００５】他の従来技術のループ帯域幅の問題に対処
する方法に、周波数ｆ×Ｎのクロックで動作しているハ
ードウェアを用いて、周波数ｆ×Ｍ／Ｐの正弦波を合成
する方法がある。この場合ＰはＭ／Ｐ＜Ｎ／２となる値
である。後段にディジタル・アナログ変換器及び、周波
数ｆ×Ｍ／Ｐの狭帯域バンドパス・フィルタが接続され
た、第１アキュムレータの上位（又は全て）ビット上で
ＲＯＭのルックアップ・テーブルを用いて正弦波は合成
される。正弦波は方形波にされると共に上記従来技術の
ように位相比較器で用いられる。この方法は高速ループ
応答にすることができるが、多数のアナログ部品を必要
とし、位相整合がバンドパス・フィルタ部品の精度の影
響を受けやすい。
する方法に、周波数ｆ×Ｎのクロックで動作しているハ
ードウェアを用いて、周波数ｆ×Ｍ／Ｐの正弦波を合成
する方法がある。この場合ＰはＭ／Ｐ＜Ｎ／２となる値
である。後段にディジタル・アナログ変換器及び、周波
数ｆ×Ｍ／Ｐの狭帯域バンドパス・フィルタが接続され
た、第１アキュムレータの上位（又は全て）ビット上で
ＲＯＭのルックアップ・テーブルを用いて正弦波は合成
される。正弦波は方形波にされると共に上記従来技術の
ように位相比較器で用いられる。この方法は高速ループ
応答にすることができるが、多数のアナログ部品を必要
とし、位相整合がバンドパス・フィルタ部品の精度の影
響を受けやすい。
【０００６】本発明の目的は、高速ループ応答で、かつ
位相ノイズを低減したＰＬＬ回路を提供することであ
る。
位相ノイズを低減したＰＬＬ回路を提供することであ
る。
【０００７】
【課題を解決するための手段及び作用】本発明は、位相
ノイズのエネルギを高い周波数にシフトすることにより
位相ノイズが低減されたＰＬＬ回路を提供する。アキュ
ムレータをベースとするＰＬＬ回路は、ＶＣＯ（電圧制
御発振器）によって発生されるクロック信号から近似周
波数を発生する。誤差制御信号を発生するために、近似
周波数は基準信号から得られる比較周波数と位相比較さ
れる。誤差制御信号はクロック信号の周波数を制御する
のに用いられる。位相固定ループの第１アキュムレータ
と、第１アキュムレータからの位相誤差を積分して近似
周波数を発生するパルス発生器との間に第２アキュムレ
ータが挿入される。積分は位相ノイズのエネルギが高い
周波数に移動するように働く。
ノイズのエネルギを高い周波数にシフトすることにより
位相ノイズが低減されたＰＬＬ回路を提供する。アキュ
ムレータをベースとするＰＬＬ回路は、ＶＣＯ（電圧制
御発振器）によって発生されるクロック信号から近似周
波数を発生する。誤差制御信号を発生するために、近似
周波数は基準信号から得られる比較周波数と位相比較さ
れる。誤差制御信号はクロック信号の周波数を制御する
のに用いられる。位相固定ループの第１アキュムレータ
と、第１アキュムレータからの位相誤差を積分して近似
周波数を発生するパルス発生器との間に第２アキュムレ
ータが挿入される。積分は位相ノイズのエネルギが高い
周波数に移動するように働く。
【０００８】
【実施例】図１は本発明のＰＬＬ回路の一実施例のブロ
ック図である。第１アキュムレータ１０は、一方の入力
に一定の整数Ｍが入力される第１加算回路１２を有す
る。第１加算回路１２の出力は第２加算回路１４の一方
の入力になり、第２加算回路１４の他方の入力には整数
−Ｐ×Ｎが入力される。第１加算回路１２の出力及び第
２加算回路１４の出力は、マルチプレクサ１６の入力と
なる。マルチプレクサ１６の出力が第１レジスタ１８内
にクロックに同期して入力され、第１レジスタの出力が
第１加算回路の他方の入力になる。
ック図である。第１アキュムレータ１０は、一方の入力
に一定の整数Ｍが入力される第１加算回路１２を有す
る。第１加算回路１２の出力は第２加算回路１４の一方
の入力になり、第２加算回路１４の他方の入力には整数
−Ｐ×Ｎが入力される。第１加算回路１２の出力及び第
２加算回路１４の出力は、マルチプレクサ１６の入力と
なる。マルチプレクサ１６の出力が第１レジスタ１８内
にクロックに同期して入力され、第１レジスタの出力が
第１加算回路の他方の入力になる。
【０００９】基準周波数信号ｆ×Ｍは、分周比Ｐの分周
器２０に入力される。分周器２０の出力は、位相比較器
２２の一方の入力端子に入力される。位相比較器２２の
出力がローパス・ループフィルタ２４に入力され、ロー
パス・ループフィルタ２４の出力が出力信号周波数ｆ×
ＮのＶＣＯ（電圧制御発振器）２６に制御電圧を供給す
る。ＶＣＯ２６の出力は第１レジスタ１８をクロック動
作させ、パルス発生器２８がイネーブルされるとき、パ
ルス発生器２８のクロック動作させるために用いられ
る。パルス発生器２８の出力が、位相比較器２２の他方
の入力端子に入力される。ここで、第１加算回路１２の
出力からの符号ビットを、マルチプレクサ１６の選択信
号及びパルス発生器のイネーブル信号として用いれば、
回路は上記の従来技術のアキュムレータを使用したＰＬ
Ｌ回路として機能する。
器２０に入力される。分周器２０の出力は、位相比較器
２２の一方の入力端子に入力される。位相比較器２２の
出力がローパス・ループフィルタ２４に入力され、ロー
パス・ループフィルタ２４の出力が出力信号周波数ｆ×
ＮのＶＣＯ（電圧制御発振器）２６に制御電圧を供給す
る。ＶＣＯ２６の出力は第１レジスタ１８をクロック動
作させ、パルス発生器２８がイネーブルされるとき、パ
ルス発生器２８のクロック動作させるために用いられ
る。パルス発生器２８の出力が、位相比較器２２の他方
の入力端子に入力される。ここで、第１加算回路１２の
出力からの符号ビットを、マルチプレクサ１６の選択信
号及びパルス発生器のイネーブル信号として用いれば、
回路は上記の従来技術のアキュムレータを使用したＰＬ
Ｌ回路として機能する。
【００１０】しかし、本発明には第２アキュムレータ３
０がつけ加えられる。アキュムレータ３０は、一方の入
力に第１加算器１２の出力が入力される第３加算回路３
２を有する。第２レジスタ３４は第３加算回路３２の出
力の符号ビットによりクロック・イネーブルされると共
に、ＶＣＯ２６の出力をクロックとして、第３加算回路
３２の出力が第２レジスタ３４内に記録される。この第
３加算回路３２からの符号ビット出力は、マルチプレク
サ１６の選択信号及びパルス発生器２８のイネーブル信
号としても供給される。第２レジスタ３４の出力が、第
３加算回路の他方の入力となる。
０がつけ加えられる。アキュムレータ３０は、一方の入
力に第１加算器１２の出力が入力される第３加算回路３
２を有する。第２レジスタ３４は第３加算回路３２の出
力の符号ビットによりクロック・イネーブルされると共
に、ＶＣＯ２６の出力をクロックとして、第３加算回路
３２の出力が第２レジスタ３４内に記録される。この第
３加算回路３２からの符号ビット出力は、マルチプレク
サ１６の選択信号及びパルス発生器２８のイネーブル信
号としても供給される。第２レジスタ３４の出力が、第
３加算回路の他方の入力となる。
【００１１】通常の、位相比較器２２は、電圧−デルタ
位相伝達特性のゼロ付近に非直線領域を有する。最良の
結果のためには、変換特性の直線領域がＶＣＯ２６のク
ロック周期の２倍より大きければ、直線領域内で動作す
ることが望ましい。故に、ＤＣオフセットを位相比較器
に加えて動作領域の中心をゼロから正又は負の直線領域
の中央に移動してもよい。ＤＣオフセットが位相オフセ
ットとなって表れても、周知技術によってデジタル的に
簡単に補償される。
位相伝達特性のゼロ付近に非直線領域を有する。最良の
結果のためには、変換特性の直線領域がＶＣＯ２６のク
ロック周期の２倍より大きければ、直線領域内で動作す
ることが望ましい。故に、ＤＣオフセットを位相比較器
に加えて動作領域の中心をゼロから正又は負の直線領域
の中央に移動してもよい。ＤＣオフセットが位相オフセ
ットとなって表れても、周知技術によってデジタル的に
簡単に補償される。
【００１２】本発明の動作においては、パルス発生器２
８からの近似周波数ｆ×Ｍ／Ｐの位相ノイズが、低い周
波数エネルギを少なく、高い周波数エネルギを多く持つ
ようにする。それにより、より高い周波数のループ・フ
ィルタ２４で十分な量の位相ノイズを排除できる。第２
アキュムレータ３０は、第１アキュムレータ１０の出力
を累算する。第２アキュムレータ３０は、第３加算回路
３２の出力が正になったときだけクロックに同期して入
力される。第１アキュムレータ１０のＰ×Ｎの減少、及
びパルス発生器２８からの出力パルス発生は共に、第１
アキュムレータの符号ではなく、第２アキュムレータ３
０の記録により決まる。第２アキュムレータ３０は、位
相ノイズが量子化される前に積分する働きをする。ま
ず、量子化が位相誤差の積分による白色ノイズを発生
し、その位相ノイズは周波数に比例し、高速シグマ・デ
ルタＡ／Ｄ変換器内で形成された雑音形状に類似してい
る。位相ロックループ内のアナログ積分器は、ＶＣＯ固
有の積分効果によって周波数に比例した形状の位相誤差
を効果的に除去する２極フィルタを形成する。ここで注
目すべきことは、第１アキュムレータ１０内の第１加算
回路１２又は第１レジスタ１８のどちらからでもアキュ
ムレータ１０の出力が得られることである。
８からの近似周波数ｆ×Ｍ／Ｐの位相ノイズが、低い周
波数エネルギを少なく、高い周波数エネルギを多く持つ
ようにする。それにより、より高い周波数のループ・フ
ィルタ２４で十分な量の位相ノイズを排除できる。第２
アキュムレータ３０は、第１アキュムレータ１０の出力
を累算する。第２アキュムレータ３０は、第３加算回路
３２の出力が正になったときだけクロックに同期して入
力される。第１アキュムレータ１０のＰ×Ｎの減少、及
びパルス発生器２８からの出力パルス発生は共に、第１
アキュムレータの符号ではなく、第２アキュムレータ３
０の記録により決まる。第２アキュムレータ３０は、位
相ノイズが量子化される前に積分する働きをする。ま
ず、量子化が位相誤差の積分による白色ノイズを発生
し、その位相ノイズは周波数に比例し、高速シグマ・デ
ルタＡ／Ｄ変換器内で形成された雑音形状に類似してい
る。位相ロックループ内のアナログ積分器は、ＶＣＯ固
有の積分効果によって周波数に比例した形状の位相誤差
を効果的に除去する２極フィルタを形成する。ここで注
目すべきことは、第１アキュムレータ１０内の第１加算
回路１２又は第１レジスタ１８のどちらからでもアキュ
ムレータ１０の出力が得られることである。
【００１３】これは、図１に示された単一の積分器の代
わりに第２論理フィルタを用いることも可能である。こ
れは図２に示されるように、図１の回路に第４加算回路
４２及び第３レジスタ４４を有する第３アキュムレータ
４０を付加して達成される。第４加算回路４２の一方の
入力は、第２アキュムレータ３０内の第３加算回路３２
の出力であり、他方の入力は第３レジスタ４４の出力で
ある。第３レジスタ４４が第４加算回路４２の出力の符
号ビットによってクロック・イネーブルされるとき、Ｖ
ＣＯ２６からのクロックにより第４加算回路４２の出力
が第３レジスタ内に記録される。第４加算回路の出力の
符号ビットは、マルチプレクサ１６のスイッチ制御信
号、パルス発生器２８のイネーブル信号及びレジスタ３
４のクロック・イネーブル信号としても働く。第２積分
動作がその位相ノイズ上で実行されるのを除けば回路動
作は図１の回路と同じである。その結果位相ノイズはさ
らに高い周波数にシフトさせられる。しかし、位相比較
器２２の直線領域をＶＣＯ２６からのクロック周期の４
倍にしなければならない。
わりに第２論理フィルタを用いることも可能である。こ
れは図２に示されるように、図１の回路に第４加算回路
４２及び第３レジスタ４４を有する第３アキュムレータ
４０を付加して達成される。第４加算回路４２の一方の
入力は、第２アキュムレータ３０内の第３加算回路３２
の出力であり、他方の入力は第３レジスタ４４の出力で
ある。第３レジスタ４４が第４加算回路４２の出力の符
号ビットによってクロック・イネーブルされるとき、Ｖ
ＣＯ２６からのクロックにより第４加算回路４２の出力
が第３レジスタ内に記録される。第４加算回路の出力の
符号ビットは、マルチプレクサ１６のスイッチ制御信
号、パルス発生器２８のイネーブル信号及びレジスタ３
４のクロック・イネーブル信号としても働く。第２積分
動作がその位相ノイズ上で実行されるのを除けば回路動
作は図１の回路と同じである。その結果位相ノイズはさ
らに高い周波数にシフトさせられる。しかし、位相比較
器２２の直線領域をＶＣＯ２６からのクロック周期の４
倍にしなければならない。
【００１４】図３はさらに別の実施例である。この実施
例においては、上記従来技術に開示された数値が用いら
れている。ＶＣＯ２６’の出力と位相比較するために、
２５０Ｈｚの近似周波数が周波数ｆ×Ｍの基準周波数か
ら発生させられる。基本的な構成及び各々の数値は図１
と同様である。異なるのは、第１アキュムレータ１０’
の第１加算回路１２’の入力がＮであることと、第２加
算回路１４’の入力が−Ｐ×Ｍであること、さらに、２
つのアキュムレータ１０’、３０’及びパルス発生器２
８’のクロック信号が基準信号ｆ×Ｍであることと、Ｖ
ＣＯ２６の出力が分周器２０’の入力であることであ
る。この回路の動作は図１の回路動作と同じであるが位
相比較器２２で比較される近似周波数が唯一異なる。
例においては、上記従来技術に開示された数値が用いら
れている。ＶＣＯ２６’の出力と位相比較するために、
２５０Ｈｚの近似周波数が周波数ｆ×Ｍの基準周波数か
ら発生させられる。基本的な構成及び各々の数値は図１
と同様である。異なるのは、第１アキュムレータ１０’
の第１加算回路１２’の入力がＮであることと、第２加
算回路１４’の入力が−Ｐ×Ｍであること、さらに、２
つのアキュムレータ１０’、３０’及びパルス発生器２
８’のクロック信号が基準信号ｆ×Ｍであることと、Ｖ
ＣＯ２６の出力が分周器２０’の入力であることであ
る。この回路の動作は図１の回路動作と同じであるが位
相比較器２２で比較される近似周波数が唯一異なる。
【００１５】
【発明の効果】位相ノイズを積分するアキュムレータ回
路が付加されたことにより、高速ループ応答で、且つ位
相ノイズが低減されたＰＬＬ回路を提供する。
路が付加されたことにより、高速ループ応答で、且つ位
相ノイズが低減されたＰＬＬ回路を提供する。
【図１】本発明のＰＬＬ回路の一実施例の回路ブロック
図である。
図である。
【図２】本発明のＰＬＬ回路の別の実施例の回路ブロッ
ク図である。
ク図である。
【図３】本発明のＰＬＬ回路のさらに別の実施例の回路
ブロック図である。
ブロック図である。
１０ 第１アキュムレータ １２ 第１加算回路 １４ 第２加算回路 １６ マルチプレクサ １８ 第１レジスタ ２２ 位相比較器 ２６ 電圧制御発振器 ２８ パルス発生器 ３０ 第２アキュムレータ ３２ 第３加算回路 ３４ 第２レジスタ
Claims (1)
- 【請求項１】制御電圧に応じた周波数の出力信号を発生
する電圧制御発振器と、 該電圧制御発振器からの上記信号が第１入力端子に入力
され、基準信号が第２入力端子に入力され、上記出力信
号及び基準信号間の位相差に応じた電圧を上記制御電圧
として上記電圧制御発振器に供給する位相比較器と、該
位相比較器及び上記電圧制御発振器間に挿入されたルー
プ・フィルタとを具えた位相ロックループ回路におい
て、 上記出力信号及び上記基準信号が入力される上記位相比
較器の一方の入力端子の前段に、第１アキュムレータ、
第２アキュムレータ及びパルス発生器を具え、上記第１
アキュムレータは上記出力信号又は上記基準信号を分周
し、上記第２アキュムレータは上記第１アキュムレータ
の出力の位相ノイズを積分し、上記パルス発生器は上記
第２アキュムレータの出力に応じて上記位相比較器にパ
ルス信号を供給する位相ロックループ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US89506092A | 1992-06-08 | 1992-06-08 | |
| US895060 | 1997-07-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132816A true JPH06132816A (ja) | 1994-05-13 |
Family
ID=25403894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5164275A Pending JPH06132816A (ja) | 1992-06-08 | 1993-06-08 | 位相ロックループ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5517534A (ja) |
| JP (1) | JPH06132816A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997033374A1 (de) * | 1996-03-06 | 1997-09-12 | Robert Bosch Gmbh | Verfahren und anordnung zur ableitung von mehreren taktsignalen |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3159238B2 (ja) * | 1996-09-17 | 2001-04-23 | 日本電気株式会社 | 数値制御発振回路 |
| WO1999013581A1 (de) * | 1997-09-10 | 1999-03-18 | Siemens Aktiengesellschaft | Schaltung zum erzeugen eines signals mit einstellbarer frequenz |
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