JPH06132816A - 位相ロックループ回路 - Google Patents
位相ロックループ回路Info
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- JPH06132816A JPH06132816A JP5164275A JP16427593A JPH06132816A JP H06132816 A JPH06132816 A JP H06132816A JP 5164275 A JP5164275 A JP 5164275A JP 16427593 A JP16427593 A JP 16427593A JP H06132816 A JPH06132816 A JP H06132816A
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- JP
- Japan
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- accumulator
- frequency
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- phase
- circuit
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- Pending
Links
- 230000000694 effects Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【構成】 電圧制御発振器の出力信号及び基準信号が入
力される位相比較器の入力端子の何れか一方の前段に、
位相ノイズを積分する働きのアキュムレータ及びパルス
発生器を有するので、位相ノイズのエネルギが高い周波
数にシフトしてループ・フィルタにより遮断され位相ノ
イズが低減する。 【効果】 位相ノイズを積分する働きを有するアキュム
レータ回路が付加されたことにより、高速ループ応答
で、且つ位相ノイズが低減されたPLL回路を提供す
る。
力される位相比較器の入力端子の何れか一方の前段に、
位相ノイズを積分する働きのアキュムレータ及びパルス
発生器を有するので、位相ノイズのエネルギが高い周波
数にシフトしてループ・フィルタにより遮断され位相ノ
イズが低減する。 【効果】 位相ノイズを積分する働きを有するアキュム
レータ回路が付加されたことにより、高速ループ応答
で、且つ位相ノイズが低減されたPLL回路を提供す
る。
Description
【0001】
【産業上の利用分野】本発明は、ある周波数信号で別の
周波数信号を固定する位相ロックループ(PLL)回路
に関し、特に位相ノイズのエネルギを高い周波数にシフ
トして位相ノイズを低減させた位相ロックループ(PL
L)回路に関する。
周波数信号を固定する位相ロックループ(PLL)回路
に関し、特に位相ノイズのエネルギを高い周波数にシフ
トして位相ノイズを低減させた位相ロックループ(PL
L)回路に関する。
【0002】
【従来の技術及び発明が解決しようとする課題】従来、
周波数f×Nの電圧制御発振器(VCO)を基準周波数
f×Mで固定させる方法は、(ここでN及びMは整数、
fは同一周波数である。)上記2つの信号周波数を夫々
N及びMで分周し、生じた周波数fの出力を互いに位相
固定する。もしN及びMが大きいと、この方法ではVC
Oにおける位相ノイズを克服するのに十分なループ帯域
幅すなわち高速応答は得られない。ループ帯域幅は、f
/10を大幅に越えてはならない。
周波数f×Nの電圧制御発振器(VCO)を基準周波数
f×Mで固定させる方法は、(ここでN及びMは整数、
fは同一周波数である。)上記2つの信号周波数を夫々
N及びMで分周し、生じた周波数fの出力を互いに位相
固定する。もしN及びMが大きいと、この方法ではVC
Oにおける位相ノイズを克服するのに十分なループ帯域
幅すなわち高速応答は得られない。ループ帯域幅は、f
/10を大幅に越えてはならない。
【0003】従来、このループ帯域幅の問題に対処する
のに、周波数f×Nのクロックで動作しているハードウ
エアを用いて、f×M/Pの近似周波数を合成する方法
がある。ここでPはM/P<Nとなるような小さな整数
である。例えば、f=1Hz、N=1000、M=10
07及びP=4ならば、1000Hz(f×N)の信号
から以下のようにして1007/4(f×M/P)=2
51.75Hzの近似周波数が合成される。
のに、周波数f×Nのクロックで動作しているハードウ
エアを用いて、f×M/Pの近似周波数を合成する方法
がある。ここでPはM/P<Nとなるような小さな整数
である。例えば、f=1Hz、N=1000、M=10
07及びP=4ならば、1000Hz(f×N)の信号
から以下のようにして1007/4(f×M/P)=2
51.75Hzの近似周波数が合成される。
【0004】1000Hzのクロック毎にアキュムレー
タが1007だけ増加させられる。その結果が正なら
ば、アキュムレータがP×N=4000だけ減少させら
れると共に出力パルスが発生される。1007Hzのク
ロックは、1/4に分周されると共に直前に発生した2
51.75Hzの近似周波数を固定するのに用いられ
る。十分に低速なループ・フィルタを用いれば、良好な
結果が得られる。しかし、近似周波数251.75Hz
の位相ノイズは、低速ループ応答を必要とする十分な低
周波数エネルギを有する。
タが1007だけ増加させられる。その結果が正なら
ば、アキュムレータがP×N=4000だけ減少させら
れると共に出力パルスが発生される。1007Hzのク
ロックは、1/4に分周されると共に直前に発生した2
51.75Hzの近似周波数を固定するのに用いられ
る。十分に低速なループ・フィルタを用いれば、良好な
結果が得られる。しかし、近似周波数251.75Hz
の位相ノイズは、低速ループ応答を必要とする十分な低
周波数エネルギを有する。
【0005】他の従来技術のループ帯域幅の問題に対処
する方法に、周波数f×Nのクロックで動作しているハ
ードウェアを用いて、周波数f×M/Pの正弦波を合成
する方法がある。この場合PはM/P<N/2となる値
である。後段にディジタル・アナログ変換器及び、周波
数f×M/Pの狭帯域バンドパス・フィルタが接続され
た、第1アキュムレータの上位(又は全て)ビット上で
ROMのルックアップ・テーブルを用いて正弦波は合成
される。正弦波は方形波にされると共に上記従来技術の
ように位相比較器で用いられる。この方法は高速ループ
応答にすることができるが、多数のアナログ部品を必要
とし、位相整合がバンドパス・フィルタ部品の精度の影
響を受けやすい。
する方法に、周波数f×Nのクロックで動作しているハ
ードウェアを用いて、周波数f×M/Pの正弦波を合成
する方法がある。この場合PはM/P<N/2となる値
である。後段にディジタル・アナログ変換器及び、周波
数f×M/Pの狭帯域バンドパス・フィルタが接続され
た、第1アキュムレータの上位(又は全て)ビット上で
ROMのルックアップ・テーブルを用いて正弦波は合成
される。正弦波は方形波にされると共に上記従来技術の
ように位相比較器で用いられる。この方法は高速ループ
応答にすることができるが、多数のアナログ部品を必要
とし、位相整合がバンドパス・フィルタ部品の精度の影
響を受けやすい。
【0006】本発明の目的は、高速ループ応答で、かつ
位相ノイズを低減したPLL回路を提供することであ
る。
位相ノイズを低減したPLL回路を提供することであ
る。
【0007】
【課題を解決するための手段及び作用】本発明は、位相
ノイズのエネルギを高い周波数にシフトすることにより
位相ノイズが低減されたPLL回路を提供する。アキュ
ムレータをベースとするPLL回路は、VCO(電圧制
御発振器)によって発生されるクロック信号から近似周
波数を発生する。誤差制御信号を発生するために、近似
周波数は基準信号から得られる比較周波数と位相比較さ
れる。誤差制御信号はクロック信号の周波数を制御する
のに用いられる。位相固定ループの第1アキュムレータ
と、第1アキュムレータからの位相誤差を積分して近似
周波数を発生するパルス発生器との間に第2アキュムレ
ータが挿入される。積分は位相ノイズのエネルギが高い
周波数に移動するように働く。
ノイズのエネルギを高い周波数にシフトすることにより
位相ノイズが低減されたPLL回路を提供する。アキュ
ムレータをベースとするPLL回路は、VCO(電圧制
御発振器)によって発生されるクロック信号から近似周
波数を発生する。誤差制御信号を発生するために、近似
周波数は基準信号から得られる比較周波数と位相比較さ
れる。誤差制御信号はクロック信号の周波数を制御する
のに用いられる。位相固定ループの第1アキュムレータ
と、第1アキュムレータからの位相誤差を積分して近似
周波数を発生するパルス発生器との間に第2アキュムレ
ータが挿入される。積分は位相ノイズのエネルギが高い
周波数に移動するように働く。
【0008】
【実施例】図1は本発明のPLL回路の一実施例のブロ
ック図である。第1アキュムレータ10は、一方の入力
に一定の整数Mが入力される第1加算回路12を有す
る。第1加算回路12の出力は第2加算回路14の一方
の入力になり、第2加算回路14の他方の入力には整数
−P×Nが入力される。第1加算回路12の出力及び第
2加算回路14の出力は、マルチプレクサ16の入力と
なる。マルチプレクサ16の出力が第1レジスタ18内
にクロックに同期して入力され、第1レジスタの出力が
第1加算回路の他方の入力になる。
ック図である。第1アキュムレータ10は、一方の入力
に一定の整数Mが入力される第1加算回路12を有す
る。第1加算回路12の出力は第2加算回路14の一方
の入力になり、第2加算回路14の他方の入力には整数
−P×Nが入力される。第1加算回路12の出力及び第
2加算回路14の出力は、マルチプレクサ16の入力と
なる。マルチプレクサ16の出力が第1レジスタ18内
にクロックに同期して入力され、第1レジスタの出力が
第1加算回路の他方の入力になる。
【0009】基準周波数信号f×Mは、分周比Pの分周
器20に入力される。分周器20の出力は、位相比較器
22の一方の入力端子に入力される。位相比較器22の
出力がローパス・ループフィルタ24に入力され、ロー
パス・ループフィルタ24の出力が出力信号周波数f×
NのVCO(電圧制御発振器)26に制御電圧を供給す
る。VCO26の出力は第1レジスタ18をクロック動
作させ、パルス発生器28がイネーブルされるとき、パ
ルス発生器28のクロック動作させるために用いられ
る。パルス発生器28の出力が、位相比較器22の他方
の入力端子に入力される。ここで、第1加算回路12の
出力からの符号ビットを、マルチプレクサ16の選択信
号及びパルス発生器のイネーブル信号として用いれば、
回路は上記の従来技術のアキュムレータを使用したPL
L回路として機能する。
器20に入力される。分周器20の出力は、位相比較器
22の一方の入力端子に入力される。位相比較器22の
出力がローパス・ループフィルタ24に入力され、ロー
パス・ループフィルタ24の出力が出力信号周波数f×
NのVCO(電圧制御発振器)26に制御電圧を供給す
る。VCO26の出力は第1レジスタ18をクロック動
作させ、パルス発生器28がイネーブルされるとき、パ
ルス発生器28のクロック動作させるために用いられ
る。パルス発生器28の出力が、位相比較器22の他方
の入力端子に入力される。ここで、第1加算回路12の
出力からの符号ビットを、マルチプレクサ16の選択信
号及びパルス発生器のイネーブル信号として用いれば、
回路は上記の従来技術のアキュムレータを使用したPL
L回路として機能する。
【0010】しかし、本発明には第2アキュムレータ3
0がつけ加えられる。アキュムレータ30は、一方の入
力に第1加算器12の出力が入力される第3加算回路3
2を有する。第2レジスタ34は第3加算回路32の出
力の符号ビットによりクロック・イネーブルされると共
に、VCO26の出力をクロックとして、第3加算回路
32の出力が第2レジスタ34内に記録される。この第
3加算回路32からの符号ビット出力は、マルチプレク
サ16の選択信号及びパルス発生器28のイネーブル信
号としても供給される。第2レジスタ34の出力が、第
3加算回路の他方の入力となる。
0がつけ加えられる。アキュムレータ30は、一方の入
力に第1加算器12の出力が入力される第3加算回路3
2を有する。第2レジスタ34は第3加算回路32の出
力の符号ビットによりクロック・イネーブルされると共
に、VCO26の出力をクロックとして、第3加算回路
32の出力が第2レジスタ34内に記録される。この第
3加算回路32からの符号ビット出力は、マルチプレク
サ16の選択信号及びパルス発生器28のイネーブル信
号としても供給される。第2レジスタ34の出力が、第
3加算回路の他方の入力となる。
【0011】通常の、位相比較器22は、電圧−デルタ
位相伝達特性のゼロ付近に非直線領域を有する。最良の
結果のためには、変換特性の直線領域がVCO26のク
ロック周期の2倍より大きければ、直線領域内で動作す
ることが望ましい。故に、DCオフセットを位相比較器
に加えて動作領域の中心をゼロから正又は負の直線領域
の中央に移動してもよい。DCオフセットが位相オフセ
ットとなって表れても、周知技術によってデジタル的に
簡単に補償される。
位相伝達特性のゼロ付近に非直線領域を有する。最良の
結果のためには、変換特性の直線領域がVCO26のク
ロック周期の2倍より大きければ、直線領域内で動作す
ることが望ましい。故に、DCオフセットを位相比較器
に加えて動作領域の中心をゼロから正又は負の直線領域
の中央に移動してもよい。DCオフセットが位相オフセ
ットとなって表れても、周知技術によってデジタル的に
簡単に補償される。
【0012】本発明の動作においては、パルス発生器2
8からの近似周波数f×M/Pの位相ノイズが、低い周
波数エネルギを少なく、高い周波数エネルギを多く持つ
ようにする。それにより、より高い周波数のループ・フ
ィルタ24で十分な量の位相ノイズを排除できる。第2
アキュムレータ30は、第1アキュムレータ10の出力
を累算する。第2アキュムレータ30は、第3加算回路
32の出力が正になったときだけクロックに同期して入
力される。第1アキュムレータ10のP×Nの減少、及
びパルス発生器28からの出力パルス発生は共に、第1
アキュムレータの符号ではなく、第2アキュムレータ3
0の記録により決まる。第2アキュムレータ30は、位
相ノイズが量子化される前に積分する働きをする。ま
ず、量子化が位相誤差の積分による白色ノイズを発生
し、その位相ノイズは周波数に比例し、高速シグマ・デ
ルタA/D変換器内で形成された雑音形状に類似してい
る。位相ロックループ内のアナログ積分器は、VCO固
有の積分効果によって周波数に比例した形状の位相誤差
を効果的に除去する2極フィルタを形成する。ここで注
目すべきことは、第1アキュムレータ10内の第1加算
回路12又は第1レジスタ18のどちらからでもアキュ
ムレータ10の出力が得られることである。
8からの近似周波数f×M/Pの位相ノイズが、低い周
波数エネルギを少なく、高い周波数エネルギを多く持つ
ようにする。それにより、より高い周波数のループ・フ
ィルタ24で十分な量の位相ノイズを排除できる。第2
アキュムレータ30は、第1アキュムレータ10の出力
を累算する。第2アキュムレータ30は、第3加算回路
32の出力が正になったときだけクロックに同期して入
力される。第1アキュムレータ10のP×Nの減少、及
びパルス発生器28からの出力パルス発生は共に、第1
アキュムレータの符号ではなく、第2アキュムレータ3
0の記録により決まる。第2アキュムレータ30は、位
相ノイズが量子化される前に積分する働きをする。ま
ず、量子化が位相誤差の積分による白色ノイズを発生
し、その位相ノイズは周波数に比例し、高速シグマ・デ
ルタA/D変換器内で形成された雑音形状に類似してい
る。位相ロックループ内のアナログ積分器は、VCO固
有の積分効果によって周波数に比例した形状の位相誤差
を効果的に除去する2極フィルタを形成する。ここで注
目すべきことは、第1アキュムレータ10内の第1加算
回路12又は第1レジスタ18のどちらからでもアキュ
ムレータ10の出力が得られることである。
【0013】これは、図1に示された単一の積分器の代
わりに第2論理フィルタを用いることも可能である。こ
れは図2に示されるように、図1の回路に第4加算回路
42及び第3レジスタ44を有する第3アキュムレータ
40を付加して達成される。第4加算回路42の一方の
入力は、第2アキュムレータ30内の第3加算回路32
の出力であり、他方の入力は第3レジスタ44の出力で
ある。第3レジスタ44が第4加算回路42の出力の符
号ビットによってクロック・イネーブルされるとき、V
CO26からのクロックにより第4加算回路42の出力
が第3レジスタ内に記録される。第4加算回路の出力の
符号ビットは、マルチプレクサ16のスイッチ制御信
号、パルス発生器28のイネーブル信号及びレジスタ3
4のクロック・イネーブル信号としても働く。第2積分
動作がその位相ノイズ上で実行されるのを除けば回路動
作は図1の回路と同じである。その結果位相ノイズはさ
らに高い周波数にシフトさせられる。しかし、位相比較
器22の直線領域をVCO26からのクロック周期の4
倍にしなければならない。
わりに第2論理フィルタを用いることも可能である。こ
れは図2に示されるように、図1の回路に第4加算回路
42及び第3レジスタ44を有する第3アキュムレータ
40を付加して達成される。第4加算回路42の一方の
入力は、第2アキュムレータ30内の第3加算回路32
の出力であり、他方の入力は第3レジスタ44の出力で
ある。第3レジスタ44が第4加算回路42の出力の符
号ビットによってクロック・イネーブルされるとき、V
CO26からのクロックにより第4加算回路42の出力
が第3レジスタ内に記録される。第4加算回路の出力の
符号ビットは、マルチプレクサ16のスイッチ制御信
号、パルス発生器28のイネーブル信号及びレジスタ3
4のクロック・イネーブル信号としても働く。第2積分
動作がその位相ノイズ上で実行されるのを除けば回路動
作は図1の回路と同じである。その結果位相ノイズはさ
らに高い周波数にシフトさせられる。しかし、位相比較
器22の直線領域をVCO26からのクロック周期の4
倍にしなければならない。
【0014】図3はさらに別の実施例である。この実施
例においては、上記従来技術に開示された数値が用いら
れている。VCO26’の出力と位相比較するために、
250Hzの近似周波数が周波数f×Mの基準周波数か
ら発生させられる。基本的な構成及び各々の数値は図1
と同様である。異なるのは、第1アキュムレータ10’
の第1加算回路12’の入力がNであることと、第2加
算回路14’の入力が−P×Mであること、さらに、2
つのアキュムレータ10’、30’及びパルス発生器2
8’のクロック信号が基準信号f×Mであることと、V
CO26の出力が分周器20’の入力であることであ
る。この回路の動作は図1の回路動作と同じであるが位
相比較器22で比較される近似周波数が唯一異なる。
例においては、上記従来技術に開示された数値が用いら
れている。VCO26’の出力と位相比較するために、
250Hzの近似周波数が周波数f×Mの基準周波数か
ら発生させられる。基本的な構成及び各々の数値は図1
と同様である。異なるのは、第1アキュムレータ10’
の第1加算回路12’の入力がNであることと、第2加
算回路14’の入力が−P×Mであること、さらに、2
つのアキュムレータ10’、30’及びパルス発生器2
8’のクロック信号が基準信号f×Mであることと、V
CO26の出力が分周器20’の入力であることであ
る。この回路の動作は図1の回路動作と同じであるが位
相比較器22で比較される近似周波数が唯一異なる。
【0015】
【発明の効果】位相ノイズを積分するアキュムレータ回
路が付加されたことにより、高速ループ応答で、且つ位
相ノイズが低減されたPLL回路を提供する。
路が付加されたことにより、高速ループ応答で、且つ位
相ノイズが低減されたPLL回路を提供する。
【図1】本発明のPLL回路の一実施例の回路ブロック
図である。
図である。
【図2】本発明のPLL回路の別の実施例の回路ブロッ
ク図である。
ク図である。
【図3】本発明のPLL回路のさらに別の実施例の回路
ブロック図である。
ブロック図である。
10 第1アキュムレータ 12 第1加算回路 14 第2加算回路 16 マルチプレクサ 18 第1レジスタ 22 位相比較器 26 電圧制御発振器 28 パルス発生器 30 第2アキュムレータ 32 第3加算回路 34 第2レジスタ
Claims (1)
- 【請求項1】制御電圧に応じた周波数の出力信号を発生
する電圧制御発振器と、 該電圧制御発振器からの上記信号が第1入力端子に入力
され、基準信号が第2入力端子に入力され、上記出力信
号及び基準信号間の位相差に応じた電圧を上記制御電圧
として上記電圧制御発振器に供給する位相比較器と、該
位相比較器及び上記電圧制御発振器間に挿入されたルー
プ・フィルタとを具えた位相ロックループ回路におい
て、 上記出力信号及び上記基準信号が入力される上記位相比
較器の一方の入力端子の前段に、第1アキュムレータ、
第2アキュムレータ及びパルス発生器を具え、上記第1
アキュムレータは上記出力信号又は上記基準信号を分周
し、上記第2アキュムレータは上記第1アキュムレータ
の出力の位相ノイズを積分し、上記パルス発生器は上記
第2アキュムレータの出力に応じて上記位相比較器にパ
ルス信号を供給する位相ロックループ回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US89506092A | 1992-06-08 | 1992-06-08 | |
US895060 | 1997-07-16 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06132816A true JPH06132816A (ja) | 1994-05-13 |
Family
ID=25403894
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5164275A Pending JPH06132816A (ja) | 1992-06-08 | 1993-06-08 | 位相ロックループ回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5517534A (ja) |
JP (1) | JPH06132816A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1997033374A1 (de) * | 1996-03-06 | 1997-09-12 | Robert Bosch Gmbh | Verfahren und anordnung zur ableitung von mehreren taktsignalen |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3159238B2 (ja) * | 1996-09-17 | 2001-04-23 | 日本電気株式会社 | 数値制御発振回路 |
JP2001516981A (ja) | 1997-09-10 | 2001-10-02 | シーメンス アクチエンゲゼルシヤフト | 調整可能な周波数を有する信号を形成する回路 |
US7092675B2 (en) * | 1998-05-29 | 2006-08-15 | Silicon Laboratories | Apparatus and methods for generating radio frequencies in communication circuitry using multiple control signals |
US6574288B1 (en) | 1998-05-29 | 2003-06-03 | Silicon Laboratories Inc. | Method and apparatus for adjusting a digital control word to tune synthesized high-frequency signals for wireless communications |
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