JPH06334516A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH06334516A JPH06334516A JP5121061A JP12106193A JPH06334516A JP H06334516 A JPH06334516 A JP H06334516A JP 5121061 A JP5121061 A JP 5121061A JP 12106193 A JP12106193 A JP 12106193A JP H06334516 A JPH06334516 A JP H06334516A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- frequency
- phase
- pll circuit
- input clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 クロック信号の位相比較において、入力クロ
ック信号を分周することなく位相比較を行い、定常位相
誤差を小さくするＰＬＬ回路を提供する。 【構成】 ＶＣＯ１１から出力された内部クロック信号
１５は、パターン発生器１２に入力される。パターン発
生器１２は、その内部に出力パターン情報を格納したメ
モリを有しており、内部クロック信号１５を入力クロッ
ク信号１０の周波数と同等の周波数のクロック信号１４
に変換する。位相比較器１３は、入力クロック信号１０
とクロック信号１４とを受信し、その位相差を比較す
る。したがって、このＰＬＬ回路は、入力クロック信号
を分周しないで位相の比較を行うので、定常位相誤差を
小さくできる。
ック信号を分周することなく位相比較を行い、定常位相
誤差を小さくするＰＬＬ回路を提供する。 【構成】 ＶＣＯ１１から出力された内部クロック信号
１５は、パターン発生器１２に入力される。パターン発
生器１２は、その内部に出力パターン情報を格納したメ
モリを有しており、内部クロック信号１５を入力クロッ
ク信号１０の周波数と同等の周波数のクロック信号１４
に変換する。位相比較器１３は、入力クロック信号１０
とクロック信号１４とを受信し、その位相差を比較す
る。したがって、このＰＬＬ回路は、入力クロック信号
を分周しないで位相の比較を行うので、定常位相誤差を
小さくできる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル通信システ
ムのクロック同期をとり、改善された位相比較方式を有
するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回
路に関する。
ムのクロック同期をとり、改善された位相比較方式を有
するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回
路に関する。
【０００２】
【従来の技術】従来の位相比較方式を用いたＰＬＬ回路
の構成を図２に示す。このＰＬＬ回路は、入力クロック
信号１０のクロック信号とは異なる内部クロック信号１
５を発生する電圧制御発振器（ＶＣＯ）１１と、ＶＣＯ
１１の出力である内部クロック信号１５を分周する分周
器１７と、入力クロック信号１０を分周する分周器１８
と、２つの分周されたクロック信号の位相比較を行う位
相比較器１３とによって構成されている。
の構成を図２に示す。このＰＬＬ回路は、入力クロック
信号１０のクロック信号とは異なる内部クロック信号１
５を発生する電圧制御発振器（ＶＣＯ）１１と、ＶＣＯ
１１の出力である内部クロック信号１５を分周する分周
器１７と、入力クロック信号１０を分周する分周器１８
と、２つの分周されたクロック信号の位相比較を行う位
相比較器１３とによって構成されている。
【０００３】この回路において、分周器１７および１８
は、それぞれＶＣＯ１１の内部クロック信号１５と入力
クロック信号１０を分周し、同等の周波数のクロック信
号を生成する。位相比較器１３は、入力クロック信号１
０の周波数および位相と、ＶＣＯ１１の内部クロック信
号１５の周波数および位相とを比較し、その誤差に比例
した平均直流電圧を発生する。この誤差電圧は、低域フ
ィルタ（図示せず）を通ってＶＣＯ１１の制御端子に加
えられ、入力クロック信号１０とＶＣＯ１１の内部クロ
ック信号１５との周波数差および位相差を低減する方向
にＶＣＯ１１の内部クロック信号１５を変化させ、ある
決まった周波数のクロック信号を生成する。
は、それぞれＶＣＯ１１の内部クロック信号１５と入力
クロック信号１０を分周し、同等の周波数のクロック信
号を生成する。位相比較器１３は、入力クロック信号１
０の周波数および位相と、ＶＣＯ１１の内部クロック信
号１５の周波数および位相とを比較し、その誤差に比例
した平均直流電圧を発生する。この誤差電圧は、低域フ
ィルタ（図示せず）を通ってＶＣＯ１１の制御端子に加
えられ、入力クロック信号１０とＶＣＯ１１の内部クロ
ック信号１５との周波数差および位相差を低減する方向
にＶＣＯ１１の内部クロック信号１５を変化させ、ある
決まった周波数のクロック信号を生成する。
【０００４】
【発明が解決しようとする課題】しかしながら、この従
来のＰＬＬ回路は、入力クロック信号およびＶＣＯの内
部クロック信号を共に分周した後に位相比較を行うため
に、定常位相誤差が大きくなってしまうという問題があ
った。また、分周器は一般的にカウンタを用いて整数倍
の比で分周周波数を生成する。位相比較器に入力される
２つのクロック信号は同等の周波数のクロックに分周さ
れ、分周器の規模が大きくなるために、新たな問題が発
生していた。
来のＰＬＬ回路は、入力クロック信号およびＶＣＯの内
部クロック信号を共に分周した後に位相比較を行うため
に、定常位相誤差が大きくなってしまうという問題があ
った。また、分周器は一般的にカウンタを用いて整数倍
の比で分周周波数を生成する。位相比較器に入力される
２つのクロック信号は同等の周波数のクロックに分周さ
れ、分周器の規模が大きくなるために、新たな問題が発
生していた。
【０００５】本発明の目的は、このような問題を解決し
たＰＬＬ回路を提供することにある。
たＰＬＬ回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明のＰＬＬ回路は、
入力クロック信号の周波数とは異なる周波数の内部クロ
ック信号を発生させるＶＣＯと、前記ＶＣＯから出力さ
れる前記クロック信号を周波数変換するパターン発生器
と、前記パターン発生器から出力される信号の位相と前
記入力クロック信号の位相とを比較する位相比較器とを
備える。
入力クロック信号の周波数とは異なる周波数の内部クロ
ック信号を発生させるＶＣＯと、前記ＶＣＯから出力さ
れる前記クロック信号を周波数変換するパターン発生器
と、前記パターン発生器から出力される信号の位相と前
記入力クロック信号の位相とを比較する位相比較器とを
備える。
【０００７】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は、本発明の一実施例を示す回路であ
る。図１において、図２と同じ要素には、同一番号を付
与している。このＰＬＬ回路は、内部クロック信号を発
生させる電圧制御発振器（ＶＣＯ）１１と、ＶＣＯ１１
から出力されるクロック信号を周波数変換するパターン
発生器１２と、パターン発生器１２から出力される信号
の位相と入力クロック信号の位相とを比較する位相比較
器１３とを備える。
て説明する。図１は、本発明の一実施例を示す回路であ
る。図１において、図２と同じ要素には、同一番号を付
与している。このＰＬＬ回路は、内部クロック信号を発
生させる電圧制御発振器（ＶＣＯ）１１と、ＶＣＯ１１
から出力されるクロック信号を周波数変換するパターン
発生器１２と、パターン発生器１２から出力される信号
の位相と入力クロック信号の位相とを比較する位相比較
器１３とを備える。
【０００８】まず、ＶＣＯ１１内で発生された、入力ク
ロック信号１０の周波数とは異なる周波数の内部クロッ
ク信号１５は、周波数を変換するパターン発生器１２に
入力される。このパターン発生器１２は、その内部にメ
モリを有しており、このメモリにはあらかじめ出力パタ
ーン情報が書き込まれ格納されている。パターン発生器
１２は、ＶＣＯ１１から出力された内部クロック信号１
５を受信し、メモリに書き込まれた出力パターン情報を
参照して、内部クロック信号１５の周波数を変換する。
この変換された周波数は、入力クロック信号１０の周波
数と同等の周波数のクロック信号１４であり、位相比較
器１３の一方の入力に接続される。また、入力クロック
信号１０は、位相比較器１３の他方の入力に接続され
る。両方のクロック信号が入力されると、位相比較器１
３は、位相の比較を行い位相差を検出する。この検出さ
れた位相は、帰還ループ１６によってＶＣＯ１１の入力
に与えられ、ＶＣＯ１１の内部クロック信号１５を変化
させ、ある決まった周波数のクロック信号を発生する。
ロック信号１０の周波数とは異なる周波数の内部クロッ
ク信号１５は、周波数を変換するパターン発生器１２に
入力される。このパターン発生器１２は、その内部にメ
モリを有しており、このメモリにはあらかじめ出力パタ
ーン情報が書き込まれ格納されている。パターン発生器
１２は、ＶＣＯ１１から出力された内部クロック信号１
５を受信し、メモリに書き込まれた出力パターン情報を
参照して、内部クロック信号１５の周波数を変換する。
この変換された周波数は、入力クロック信号１０の周波
数と同等の周波数のクロック信号１４であり、位相比較
器１３の一方の入力に接続される。また、入力クロック
信号１０は、位相比較器１３の他方の入力に接続され
る。両方のクロック信号が入力されると、位相比較器１
３は、位相の比較を行い位相差を検出する。この検出さ
れた位相は、帰還ループ１６によってＶＣＯ１１の入力
に与えられ、ＶＣＯ１１の内部クロック信号１５を変化
させ、ある決まった周波数のクロック信号を発生する。
【０００９】このある決まった周波数のクロックは、入
力クロック信号１１の同等周波数と入力クロック信号１
１との比較、すなわち比較的高い周波数で生成されるの
で、本発明のＰＬＬ回路は、従来のＰＬＬ回路と比べて
高精度であることは明らかである。
力クロック信号１１の同等周波数と入力クロック信号１
１との比較、すなわち比較的高い周波数で生成されるの
で、本発明のＰＬＬ回路は、従来のＰＬＬ回路と比べて
高精度であることは明らかである。
【００１０】
【発明の効果】以上説明したように、本発明によるＰＬ
Ｌ回路は、入力クロック信号を分周せずにＶＣＯの内部
クロック信号との位相比較を行っているので、定常位相
誤差を軽減できる。さらに、本発明のＰＬＬ回路は、メ
モリ内の情報を参照して位相比較を行っているので、入
力クロック信号と同等の周波数の信号が得られる。
Ｌ回路は、入力クロック信号を分周せずにＶＣＯの内部
クロック信号との位相比較を行っているので、定常位相
誤差を軽減できる。さらに、本発明のＰＬＬ回路は、メ
モリ内の情報を参照して位相比較を行っているので、入
力クロック信号と同等の周波数の信号が得られる。
【図１】本発明のＰＬＬ回路のブロック図である。
【図２】従来のＰＬＬ回路のブロック図である。
１０ 入力クロック信号 １１ 電圧制御発振器（ＶＣＯ） １２ パターン発生器 １３ 位相比較器 １４ 同等クロック信号 １５ 内部クロック信号 １６ 帰還ループ １７，１８ 分周器
Claims (2)
- 【請求項１】入力クロック信号の周波数とは異なる周波
数の内部クロック信号を発生させる電圧制御発振器と、 前記電圧制御発振器から出力される前記クロック信号を
周波数変換するパターン発生器と、 前記パターン発生器から出力される信号の位相と前記入
力クロック信号の位相とを比較する位相比較器と、 を備えることを特徴とするＰＬＬ回路。 - 【請求項２】前記パターン発生器は、その内部に周波数
変換用のメモリを有することを特徴とする請求項１記載
のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5121061A JPH06334516A (ja) | 1993-05-24 | 1993-05-24 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5121061A JPH06334516A (ja) | 1993-05-24 | 1993-05-24 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334516A true JPH06334516A (ja) | 1994-12-02 |
Family
ID=14801876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5121061A Pending JPH06334516A (ja) | 1993-05-24 | 1993-05-24 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334516A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6444194A (en) * | 1987-08-12 | 1989-02-16 | Matsushita Electric Ind Co Ltd | Sampling clock generator for video signal |
-
1993
- 1993-05-24 JP JP5121061A patent/JPH06334516A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6444194A (en) * | 1987-08-12 | 1989-02-16 | Matsushita Electric Ind Co Ltd | Sampling clock generator for video signal |
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