JP2800305B2 - クロック発生回路 - Google Patents
クロック発生回路Info
- Publication number
- JP2800305B2 JP2800305B2 JP1251290A JP25129089A JP2800305B2 JP 2800305 B2 JP2800305 B2 JP 2800305B2 JP 1251290 A JP1251290 A JP 1251290A JP 25129089 A JP25129089 A JP 25129089A JP 2800305 B2 JP2800305 B2 JP 2800305B2
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- Japan
- Prior art keywords
- clock
- circuit
- signal
- phase
- output
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ジッターを含む映像信号の当該ジッターを
追従するクロックを発生するクロック発生回路に関す
る。
追従するクロックを発生するクロック発生回路に関す
る。
［従来の技術］ 従来、映像信号のジッターを除去する方式としては、
ディジタル・タイム・ベース・コレクタによる構成が知
られている。これは、映像信号のジッターに追従するク
ロックで映像信号をサンプリングし、ディジタル信号化
してメモリに書き込み、安定な固定クロックで読み出し
てアナログ信号に戻すものである。これにより、ジッタ
ーを含まない映像信号を得ることができる。
ディジタル・タイム・ベース・コレクタによる構成が知
られている。これは、映像信号のジッターに追従するク
ロックで映像信号をサンプリングし、ディジタル信号化
してメモリに書き込み、安定な固定クロックで読み出し
てアナログ信号に戻すものである。これにより、ジッタ
ーを含まない映像信号を得ることができる。
映像信号のジッターに追従するクロックを発生する回
路として、従来、第２図に示す回路構成が知られてい
る。10はジッターを含む映像信号の入力端子である。こ
の映像信号は、第３図に示すように、水平同期信号及び
バースト信号を含んでいる。同期分離回路12は入力端子
10の映像信号から水平同期信号とバースト信号を分離
し、分離した水平同期信号12AをPLL回路14に、分離した
バースト信号12Bを位相比較回路16に供給する。PLL回路
14は分離された水平同期信号12Aに位相ロックしたバー
スト信号周波数のクロックを形成出力し、位相比較回路
16はPLL回路14の出力と同期分離回路12からのバースト
信号12Bとを位相比較する。レベル変換回路18により、
位相比較回路16の出力レベルを調整する。位相シフト回
路20は、レベル変換回路18を介して位相比較回路16から
供給される位相差信号に従い、PLL回路14の出力クロッ
クを位相シフトする。これにより、バースト信号12Bと
位相が合い、且つ同じ周波数のクロックが得られる。周
波数逓倍回路22が位相シフト回路20の出力をＮ倍周波数
の信号に変換する。これにより、上記メモリに書き込む
際のA/D変換のためのサンプリング・クロックが得られ
る。
路として、従来、第２図に示す回路構成が知られてい
る。10はジッターを含む映像信号の入力端子である。こ
の映像信号は、第３図に示すように、水平同期信号及び
バースト信号を含んでいる。同期分離回路12は入力端子
10の映像信号から水平同期信号とバースト信号を分離
し、分離した水平同期信号12AをPLL回路14に、分離した
バースト信号12Bを位相比較回路16に供給する。PLL回路
14は分離された水平同期信号12Aに位相ロックしたバー
スト信号周波数のクロックを形成出力し、位相比較回路
16はPLL回路14の出力と同期分離回路12からのバースト
信号12Bとを位相比較する。レベル変換回路18により、
位相比較回路16の出力レベルを調整する。位相シフト回
路20は、レベル変換回路18を介して位相比較回路16から
供給される位相差信号に従い、PLL回路14の出力クロッ
クを位相シフトする。これにより、バースト信号12Bと
位相が合い、且つ同じ周波数のクロックが得られる。周
波数逓倍回路22が位相シフト回路20の出力をＮ倍周波数
の信号に変換する。これにより、上記メモリに書き込む
際のA/D変換のためのサンプリング・クロックが得られ
る。
水平同期信号に位相を合わせただけでは、水平同期信
号検出精度が充分でなく、誤差が大きいので、通常、バ
ースト信号と位相を合わせることによりその誤差を除去
している。
号検出精度が充分でなく、誤差が大きいので、通常、バ
ースト信号と位相を合わせることによりその誤差を除去
している。
［発明が解決しようとする課題］ しかし、上記従来例では、位相シフト回路20と位相比
較回路16の入出力特性が異なるので、その相違を吸収す
るために、レベル変換回路18が必要になる。従ってま
た、位相シフト回路20から出力されるクロックと、バー
スト信号12Bとの間には、レベル変換回路18の変換精度
に依存する位相誤差が存在する。特に、位相シフト回路
20及び位相比較回路16の入出力特性が直線的でない場
合、レベル変換回路18の回路構成は非常に複雑になり、
変換精度も悪くなってしまう。
較回路16の入出力特性が異なるので、その相違を吸収す
るために、レベル変換回路18が必要になる。従ってま
た、位相シフト回路20から出力されるクロックと、バー
スト信号12Bとの間には、レベル変換回路18の変換精度
に依存する位相誤差が存在する。特に、位相シフト回路
20及び位相比較回路16の入出力特性が直線的でない場
合、レベル変換回路18の回路構成は非常に複雑になり、
変換精度も悪くなってしまう。
従来例ではまた、位相シフト回路20及び逓倍回路22の
回路構成が複雑であるという問題点もある。
回路構成が複雑であるという問題点もある。
そこで本発明は、このような問題点を解消したクロッ
ク発生回路を提示することを目的とする。
ク発生回路を提示することを目的とする。
［課題を解決するための手段］ 本発明に係るクロック発生回路は、互いに周波数が異
なる第１の信号及び第２信号を含む映像信号を入力する
入力手段と、前記入力手段より供給された前記第１の信
号に位相同期した第１のクロックを発生するクロック発
生手段と、前記第１のクロックと第２のクロックに従う
信号との位相差を検出する第１の位相差検出手段と、前
記入力手段より供給された前記第２の信号と前記第１の
クロックとの位相差を検出する第２の位相差検出手段
と、前記第１の位相差検出手段の出力と前記第２の位相
差検出手段の出力とを加算す入る加算手段と、前記加算
手段の出力に応じた周波数の信号を前記第２のクロック
として出力する発振手段とを備えることを特徴とする。
なる第１の信号及び第２信号を含む映像信号を入力する
入力手段と、前記入力手段より供給された前記第１の信
号に位相同期した第１のクロックを発生するクロック発
生手段と、前記第１のクロックと第２のクロックに従う
信号との位相差を検出する第１の位相差検出手段と、前
記入力手段より供給された前記第２の信号と前記第１の
クロックとの位相差を検出する第２の位相差検出手段
と、前記第１の位相差検出手段の出力と前記第２の位相
差検出手段の出力とを加算す入る加算手段と、前記加算
手段の出力に応じた周波数の信号を前記第２のクロック
として出力する発振手段とを備えることを特徴とする。
［作用］ 上記手段により、簡単な構成で出力クロックの位相を
シフトすることが可能となる。
シフトすることが可能となる。
［実施例］ 以下、図面を参照して本発明の実施例を説明する。
第１図は本発明の一実施例の回路構成ブロック図を示
す。30は映像信号の入力端子、32は映像信号の水平同期
信号及びバースト信号を分離する同期分離回路、34は、
同期分離回路32により分離された水平同期信号32Aに位
相同期し、バースト信号周波数のクロックを発生するPL
L回路、36はPLL回路34の出力と同期分離回路32により分
離されたバースト信号32Bとを位相比較する位相比較回
路、38は、PLL回路34の出力クロックと、目的のクロッ
クをＮ分周したクロックとを位相比較する位相比較回路
である。位相比較回路36,38は同じ内部構成の同じ入出
力特性の回路である。
す。30は映像信号の入力端子、32は映像信号の水平同期
信号及びバースト信号を分離する同期分離回路、34は、
同期分離回路32により分離された水平同期信号32Aに位
相同期し、バースト信号周波数のクロックを発生するPL
L回路、36はPLL回路34の出力と同期分離回路32により分
離されたバースト信号32Bとを位相比較する位相比較回
路、38は、PLL回路34の出力クロックと、目的のクロッ
クをＮ分周したクロックとを位相比較する位相比較回路
である。位相比較回路36,38は同じ内部構成の同じ入出
力特性の回路である。
40は位相比較回路36,38の出力を加算する加算器、42
は低減で充分なゲインを持つループ・フィルタ、44は電
圧制御発振器（VCO）、46はクロック出力端子、48はVCO
の出力クロックをＮ分周し、位相比較回路38の一方の入
力に供給する分周回路である。
は低減で充分なゲインを持つループ・フィルタ、44は電
圧制御発振器（VCO）、46はクロック出力端子、48はVCO
の出力クロックをＮ分周し、位相比較回路38の一方の入
力に供給する分周回路である。
なお、各位相比較回路36,38は、ほぼ同一の入出力特
性が得られれば、異なる回路構成であってもよく、また
入出力特性が異なってもほぼ同一になるように調整可能
なものであればよい。
性が得られれば、異なる回路構成であってもよく、また
入出力特性が異なってもほぼ同一になるように調整可能
なものであればよい。
次に、第１図の動作を説明する。同期分離回路32、PL
L回路34及び位相比較回路36の動作は従来例と同様であ
る。位相比較回路38、ループ・フィルタ42、VCO44及び
分周回路48からなるループは、PLL回路50を構成してお
り、加算器40の出力がゼロのときに、出力端子46（つま
りVCO44の出力）に所定周波数の目的クロックが得られ
るように調整しておく。
L回路34及び位相比較回路36の動作は従来例と同様であ
る。位相比較回路38、ループ・フィルタ42、VCO44及び
分周回路48からなるループは、PLL回路50を構成してお
り、加算器40の出力がゼロのときに、出力端子46（つま
りVCO44の出力）に所定周波数の目的クロックが得られ
るように調整しておく。
ここで、位相比較回路36の出力電圧がV1であると、PL
L回路50では、位相比較回路38の出力電圧が−V1になる
ように位相ロックする。これは、位相比較回路38が位相
比較回路36と同じ特性である場合、位相比較回路38の２
つの入力の位相差が、位相比較回路36の２つの入力の位
相差と、絶対値が同じで正負符号が異なるだけであるこ
とを示している。つまり、バースト信号32Bに対するPLL
回路34の出力クロックの位相差がφのとき、PLL回路34
の出力クロックに対する分周回路48の出力クロックの位
相差は−φになる。即ち、バースト信号32Bと、分周回
路48の出力クロックとは同位相になる。
L回路50では、位相比較回路38の出力電圧が−V1になる
ように位相ロックする。これは、位相比較回路38が位相
比較回路36と同じ特性である場合、位相比較回路38の２
つの入力の位相差が、位相比較回路36の２つの入力の位
相差と、絶対値が同じで正負符号が異なるだけであるこ
とを示している。つまり、バースト信号32Bに対するPLL
回路34の出力クロックの位相差がφのとき、PLL回路34
の出力クロックに対する分周回路48の出力クロックの位
相差は−φになる。即ち、バースト信号32Bと、分周回
路48の出力クロックとは同位相になる。
このようにして、出力端子46には、ジッターを含む映
像信号に追従するクロックが得られる。
像信号に追従するクロックが得られる。
本実施例では、バースト信号周波数に位相ロックさせ
ているが、水平同期号に位相ロックさせてもよい。
ているが、水平同期号に位相ロックさせてもよい。
［発明の効果］ 以上の説明より明らかなように、本発明によれば、非
常に簡単な構成で出力クロックの位相をシフトすること
ができ、入力映像信号に追従したクロックを得ることが
できる。
常に簡単な構成で出力クロックの位相をシフトすること
ができ、入力映像信号に追従したクロックを得ることが
できる。
第１図は本発明の一実施例の構成ブロック図、第２図は
従来例の構成ブロック図、第３図は映像信号の波形図で
ある。 30:映像信号入力端子、34:PLL回路、36,38:位相比較回
路、40:加算器、42:ループ・フィルタ、44:電圧制御発
振器、46:クロック出力端子、48:分周回路
従来例の構成ブロック図、第３図は映像信号の波形図で
ある。 30:映像信号入力端子、34:PLL回路、36,38:位相比較回
路、40:加算器、42:ループ・フィルタ、44:電圧制御発
振器、46:クロック出力端子、48:分周回路
Claims (1)
- 【請求項１】互いに周波数が異なる第１の信号及び第２
信号を含む映像信号を入力する入力手段と、 前記入力手段より供給された前記第１の信号に位相同期
した第１のクロックを発生するクロック発生手段と、 前記第１のクロックと第２のクロックに従う信号との位
相差を検出する第１の位相差検出手段と、 前記入力手段より供給された前記第２の信号と前記第１
のクロックとの位相差を検出する第２の位相差検出手段
と、 前記第１の位相差検出手段の出力と前記第２の位相差検
出手段の出力とを加算する加算手段と、 前記加算手段の出力に応じた周波数の信号を前記第２の
クロックとして出力する発振手段 とを備えることを特徴とするクロック発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1251290A JP2800305B2 (ja) | 1989-09-27 | 1989-09-27 | クロック発生回路 |
| US08/299,811 US5745314A (en) | 1989-09-27 | 1994-09-01 | Clock generating circuit by using the phase difference between a burst signal and the oscillation signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1251290A JP2800305B2 (ja) | 1989-09-27 | 1989-09-27 | クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03113975A JPH03113975A (ja) | 1991-05-15 |
| JP2800305B2 true JP2800305B2 (ja) | 1998-09-21 |
Family
ID=17220607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1251290A Expired - Fee Related JP2800305B2 (ja) | 1989-09-27 | 1989-09-27 | クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2800305B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0149809B1 (ko) * | 1995-10-06 | 1998-10-15 | 김광호 | 클럭발생회로 |
| US6831491B2 (en) * | 2002-12-23 | 2004-12-14 | Agilent Technologies, Inc. | Systems and methods for correcting phase locked loop tracking error using feed-forward phase modulation |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2514955B2 (ja) * | 1987-03-20 | 1996-07-10 | 株式会社東芝 | 位相同期回路 |
-
1989
- 1989-09-27 JP JP1251290A patent/JP2800305B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03113975A (ja) | 1991-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |