JP3304031B2 - ゲンロック装置 - Google Patents
ゲンロック装置Info
- Publication number
- JP3304031B2 JP3304031B2 JP29566895A JP29566895A JP3304031B2 JP 3304031 B2 JP3304031 B2 JP 3304031B2 JP 29566895 A JP29566895 A JP 29566895A JP 29566895 A JP29566895 A JP 29566895A JP 3304031 B2 JP3304031 B2 JP 3304031B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- converter
- controlled oscillator
- voltage controlled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Processing Of Color Television Signals (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はゲンロック（ＧＥＮ
ＥＲＡＴＩＯＮ ＬＯＣＫ）装置に係り、特にカラー映
像信号から分離される外部カラーサブキャリア（ＳＣ）
信号をロックさせるゲンロック装置に関する。
ＥＲＡＴＩＯＮ ＬＯＣＫ）装置に係り、特にカラー映
像信号から分離される外部カラーサブキャリア（ＳＣ）
信号をロックさせるゲンロック装置に関する。
【０００２】
【従来の技術】図６は従来のゲンロック装置におけるゲ
ンロック系統の構成を示したブロック図である。まず、
カラー映像信号などの外部基準信号（ＶＢＳ／ＢＢＳ）
から、外部カラーサブキャリア信号と、外部同期信号と
を分離するために外部基準信号は、サブキャリア分離回
路１０と同期分離回路２０とに入力される。
ンロック系統の構成を示したブロック図である。まず、
カラー映像信号などの外部基準信号（ＶＢＳ／ＢＢＳ）
から、外部カラーサブキャリア信号と、外部同期信号と
を分離するために外部基準信号は、サブキャリア分離回
路１０と同期分離回路２０とに入力される。
【０００３】サブキャリア分離回路１０から出力される
バースト状のサブキャリア信号は、ＰＬＬ回路３０によ
り外部基準信号に同期した内部カラーサブキャリア（Ｓ
Ｃ）信号として取り出され、Ａ／Ｄ変換器５０に入力さ
れる。カラーサブキャリア信号に対するＰＬＬ回路３０
は、位相比較器３１、ローパスフィルタ３２、電圧制御
発振器３３、分周器３４、粗調用位相調整器３５、微調
用位相調整器３６から構成されており、位相調整器３６
の出力が位相比較器３１の比較入力端子に供給される事
により、外部カラーサブキャリア信号に所定の位相差で
ロックされる。フェイズロックされたサブキャリア信号
は、分周器３４の出力部から取り出され、Ａ／Ｄ変換器
５０に供給される。
バースト状のサブキャリア信号は、ＰＬＬ回路３０によ
り外部基準信号に同期した内部カラーサブキャリア（Ｓ
Ｃ）信号として取り出され、Ａ／Ｄ変換器５０に入力さ
れる。カラーサブキャリア信号に対するＰＬＬ回路３０
は、位相比較器３１、ローパスフィルタ３２、電圧制御
発振器３３、分周器３４、粗調用位相調整器３５、微調
用位相調整器３６から構成されており、位相調整器３６
の出力が位相比較器３１の比較入力端子に供給される事
により、外部カラーサブキャリア信号に所定の位相差で
ロックされる。フェイズロックされたサブキャリア信号
は、分周器３４の出力部から取り出され、Ａ／Ｄ変換器
５０に供給される。
【０００４】一方、同期分離回路２０により、分離され
た同期信号中の水平同期信号ＨＤは、ＰＬＬ回路４０に
入力され、位相ロックがかけられる。ＰＬＬ回路４０
は、位相比較器４１、ローパスフィルタ４２、電圧制御
発振器４３、及び周波数シンセサイザ４４から構成さ
れ、周波数シンセサイザ４４の出力は、位相比較器４１
の比較入力端子に入力される。これにより位相ロックさ
れたシステムクロックが、電圧制御発振器４３の出力か
ら取り出され、Ａ／Ｄ変換器５０に供給される。
た同期信号中の水平同期信号ＨＤは、ＰＬＬ回路４０に
入力され、位相ロックがかけられる。ＰＬＬ回路４０
は、位相比較器４１、ローパスフィルタ４２、電圧制御
発振器４３、及び周波数シンセサイザ４４から構成さ
れ、周波数シンセサイザ４４の出力は、位相比較器４１
の比較入力端子に入力される。これにより位相ロックさ
れたシステムクロックが、電圧制御発振器４３の出力か
ら取り出され、Ａ／Ｄ変換器５０に供給される。
【０００５】なお、ＰＬＬ回路３０の電圧制御発振器３
３では通常サブキャリア信号の周波数ｆｓｃ（＝３．５
７９５４５ＭＨｚ）の４倍の周波数が発振し、ＰＬＬ回
路４０の電圧制御発振器４３では８ｆｓｃの周波数、即
ち２８．６ＭＨｚの周波数が発振される。従って、図６
に示す従来のゲンロック装置においては、ＰＬＬ回路３
０で位相ロックのかけられたサブキャリア信号が、ＰＬ
Ｌ回路４０で生成されたシステムクロック（この場合に
は、２８．６ＭＨｚ）の周波数でサンプリングされ、Ａ
／Ｄ変換器５０によってディジタル信号に変換され、デ
ジタルエンコーダ回路６０に内部カラーサブキャリア信
号として供給される。このエンコーダ回路６０には、カ
ラー信号Ｒ，Ｇ，Ｂが供給され、ＰＬＬ回路４０から供
給されるシステムクロックのタイミングでＡ／Ｄ変換器
５０から供給される内部カラーサブキャリア信号ととも
にエンコードされ、内部カラー映像信号として出力され
る。
３では通常サブキャリア信号の周波数ｆｓｃ（＝３．５
７９５４５ＭＨｚ）の４倍の周波数が発振し、ＰＬＬ回
路４０の電圧制御発振器４３では８ｆｓｃの周波数、即
ち２８．６ＭＨｚの周波数が発振される。従って、図６
に示す従来のゲンロック装置においては、ＰＬＬ回路３
０で位相ロックのかけられたサブキャリア信号が、ＰＬ
Ｌ回路４０で生成されたシステムクロック（この場合に
は、２８．６ＭＨｚ）の周波数でサンプリングされ、Ａ
／Ｄ変換器５０によってディジタル信号に変換され、デ
ジタルエンコーダ回路６０に内部カラーサブキャリア信
号として供給される。このエンコーダ回路６０には、カ
ラー信号Ｒ，Ｇ，Ｂが供給され、ＰＬＬ回路４０から供
給されるシステムクロックのタイミングでＡ／Ｄ変換器
５０から供給される内部カラーサブキャリア信号ととも
にエンコードされ、内部カラー映像信号として出力され
る。
【０００６】このように、従来のゲンロック装置では、
ＰＬＬ回路３０によって外部基準信号（ＶＢＳ／ＢＢ
Ｓ）のカラーバーストに同期した、連続したサブキャリ
ア信号が発振させられて、Ａ／Ｄ変換器５０に入力され
る。一方、ＰＬＬ回路４０によって外部基準信号の水平
同期信号ＨＤに同期した２８．６ＭＨｚのシステムクロ
ックが発振させられる。このようにＰＬＬ回路３０とＰ
ＬＬ回路４０とでは、それぞれが異なる電圧制御発振器
３３，４３を用いて異なる周波数の信号を発振させてい
るうえ、それぞれが異なる基準信号、すなわち、外部サ
ブキャリア信号、外部水平同期信号を基準としてＰＬＬ
回路を構成している。
ＰＬＬ回路３０によって外部基準信号（ＶＢＳ／ＢＢ
Ｓ）のカラーバーストに同期した、連続したサブキャリ
ア信号が発振させられて、Ａ／Ｄ変換器５０に入力され
る。一方、ＰＬＬ回路４０によって外部基準信号の水平
同期信号ＨＤに同期した２８．６ＭＨｚのシステムクロ
ックが発振させられる。このようにＰＬＬ回路３０とＰ
ＬＬ回路４０とでは、それぞれが異なる電圧制御発振器
３３，４３を用いて異なる周波数の信号を発振させてい
るうえ、それぞれが異なる基準信号、すなわち、外部サ
ブキャリア信号、外部水平同期信号を基準としてＰＬＬ
回路を構成している。
【０００７】そのため、ＰＬＬ回路３０とＰＬＬ回路４
０との間にジッタが発生する。ＰＬＬ回路３０から出力
されるサブキャリア信号はＰＬＬ回路４０で発振された
システムクロックをサンプリング信号として用いて、Ａ
／Ｄ変換器５０によりディジタル信号に変換される。サ
ブキャリア信号の信号レベルはＡ／Ｄ変換器５０のフル
スケールになる様に調整されている。また、Ａ／Ｄ変換
されるサブキャリア信号の周波数に対し、Ａ／Ｄ変換の
サンプリング周波数が８倍と比較的近い値になってい
る。そのためサンプリング周波数として用いられるシス
テムクロックの変動に対する信号の変化が非常に大き
い。
０との間にジッタが発生する。ＰＬＬ回路３０から出力
されるサブキャリア信号はＰＬＬ回路４０で発振された
システムクロックをサンプリング信号として用いて、Ａ
／Ｄ変換器５０によりディジタル信号に変換される。サ
ブキャリア信号の信号レベルはＡ／Ｄ変換器５０のフル
スケールになる様に調整されている。また、Ａ／Ｄ変換
されるサブキャリア信号の周波数に対し、Ａ／Ｄ変換の
サンプリング周波数が８倍と比較的近い値になってい
る。そのためサンプリング周波数として用いられるシス
テムクロックの変動に対する信号の変化が非常に大き
い。
【０００８】
【発明が解決しようとする課題】図７は従来のゲンロッ
ク装置において発生する２つのＰＬＬ回路間でのジッタ
を説明するための図で、内部サブキャリア信号に対して
２倍の周波数を有するシステムクロック信号（ＣＬＫ）
で、サンプリングを行った場合の例を示している。シス
テムクロック信号が内部サブキャリア信号と完全にロッ
クされている場合には、システムクロック信号の立ち上
がりエッジでサブキャリア信号の零信号レベル及び最
高、最低信号レベル点をサンプリングするように調整さ
れている。
ク装置において発生する２つのＰＬＬ回路間でのジッタ
を説明するための図で、内部サブキャリア信号に対して
２倍の周波数を有するシステムクロック信号（ＣＬＫ）
で、サンプリングを行った場合の例を示している。シス
テムクロック信号が内部サブキャリア信号と完全にロッ
クされている場合には、システムクロック信号の立ち上
がりエッジでサブキャリア信号の零信号レベル及び最
高、最低信号レベル点をサンプリングするように調整さ
れている。
【０００９】しかし、サブキャリア信号とクロック信号
との間の位相関係がずれ、両信号の間に位相ずれ（ジッ
タ）が発生した場合、ジッタに伴って図７に示すよう
に、例えば本来サブキャリア信号の零レベル点をサンプ
リングすべき、クロック信号の立ち上がり点がΔｔだけ
ずれた場合、これに伴ってサブキャリア信号はΔｖだけ
低い信号のレベル点をサンプリングする事になる。サブ
キャリア信号の振幅はＡ／Ｄ変換のフルスケールになる
ように調整されているため、ジッタに伴う時間ずれΔｔ
に対してサンプリングされるサブキャリア信号の変化が
非常に大きくなる。このように、ＰＬＬ回路３０とＰＬ
Ｌ回路４０との間のジッタが常に内部サブキャリア信号
のレベルを大きく変動させ、これがそのままエンコーダ
回路６０に入力され、最終的にエンコーダ信号のサブキ
ャリアレベルの変動となって表れてしまう。
との間の位相関係がずれ、両信号の間に位相ずれ（ジッ
タ）が発生した場合、ジッタに伴って図７に示すよう
に、例えば本来サブキャリア信号の零レベル点をサンプ
リングすべき、クロック信号の立ち上がり点がΔｔだけ
ずれた場合、これに伴ってサブキャリア信号はΔｖだけ
低い信号のレベル点をサンプリングする事になる。サブ
キャリア信号の振幅はＡ／Ｄ変換のフルスケールになる
ように調整されているため、ジッタに伴う時間ずれΔｔ
に対してサンプリングされるサブキャリア信号の変化が
非常に大きくなる。このように、ＰＬＬ回路３０とＰＬ
Ｌ回路４０との間のジッタが常に内部サブキャリア信号
のレベルを大きく変動させ、これがそのままエンコーダ
回路６０に入力され、最終的にエンコーダ信号のサブキ
ャリアレベルの変動となって表れてしまう。
【００１０】２つのＰＬＬ回路を使用する事によるジッ
タの発生を抑えるための他の方法は、単独のＰＬＬ回路
を使用する事である。このようなゲンロック装置の一例
が、特開平６−２３７４６８号公報に開示されている。
この公知例ではＰＬＬ回路を２つ備えた、従来の外部同
期回路と同様な動作を、ＰＬＬ回路１つのみで行うよう
にしているため、外部同期回路の回路規模を小さくし、
コストを抑える事ができるという利点があるが、いかな
る周波数のシステムクロックにも対応可能というわけで
はない。即ち、同公報の図１から解るように、出力クロ
ック周波数は外部サブキャリア周波数の整数倍の場合し
か適用できない。本発明では、ＰＬＬ回路を２つ使用し
た回路構成を採用しながら、ジッタの影響を最小限に抑
制する事ができ、かつ、いかなる周波数のシステムクロ
ックにも対応可能なゲンロック装置を提供する事を目的
とする。
タの発生を抑えるための他の方法は、単独のＰＬＬ回路
を使用する事である。このようなゲンロック装置の一例
が、特開平６−２３７４６８号公報に開示されている。
この公知例ではＰＬＬ回路を２つ備えた、従来の外部同
期回路と同様な動作を、ＰＬＬ回路１つのみで行うよう
にしているため、外部同期回路の回路規模を小さくし、
コストを抑える事ができるという利点があるが、いかな
る周波数のシステムクロックにも対応可能というわけで
はない。即ち、同公報の図１から解るように、出力クロ
ック周波数は外部サブキャリア周波数の整数倍の場合し
か適用できない。本発明では、ＰＬＬ回路を２つ使用し
た回路構成を採用しながら、ジッタの影響を最小限に抑
制する事ができ、かつ、いかなる周波数のシステムクロ
ックにも対応可能なゲンロック装置を提供する事を目的
とする。
【００１１】
【課題を解決するための手段】本発明のゲンロック装置
は、カラー映像信号から分離された外部カラーサブキャ
リア信号を第１の基準信号として所定の位相差でロック
をかけ、連続した内部カラーサブキャリア信号を得る第
１のＰＬＬ回路と、前記カラー映像信号から分離された
外部水平同期信号を第２の基準信号として所定の位相差
でロックをかけ、内部タイミング信号を得る第２のＰＬ
Ｌ回路とを有するゲンロック装置において、前記第１の
ＰＬＬ回路が、前記外部カラーサブキャリア信号を前記
第１の基準信号として一方の入力端子に供給する第１の
位相比較器と、前記第１の位相比較器の出力に継続さ
れ、前記第１の位相比較器出力中の高周波成分を除去す
る第１のローパスフィルタと、前記第１のローパスフィ
ルタの出力を前記外部水平同期信号の周期でサンプリン
グしＡ／Ｄ変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器
の出力を制御入力信号とし、前記内部タイミング信号の
タイミング毎に所定ビットのパラレルデータとして表わ
される関数値からなる周期関数信号を作成するディジタ
ル電圧制御発振器と、前記ディジタル電圧制御発振器の
出力を前記内部タイミング信号のタイミングでＤ／Ａ変
換するＤ／Ａ変換器とから成り、前記Ｄ／Ａ変換器の出
力を前記第１の位相比較器の他方の入力端子に供給する
ように構成する。
は、カラー映像信号から分離された外部カラーサブキャ
リア信号を第１の基準信号として所定の位相差でロック
をかけ、連続した内部カラーサブキャリア信号を得る第
１のＰＬＬ回路と、前記カラー映像信号から分離された
外部水平同期信号を第２の基準信号として所定の位相差
でロックをかけ、内部タイミング信号を得る第２のＰＬ
Ｌ回路とを有するゲンロック装置において、前記第１の
ＰＬＬ回路が、前記外部カラーサブキャリア信号を前記
第１の基準信号として一方の入力端子に供給する第１の
位相比較器と、前記第１の位相比較器の出力に継続さ
れ、前記第１の位相比較器出力中の高周波成分を除去す
る第１のローパスフィルタと、前記第１のローパスフィ
ルタの出力を前記外部水平同期信号の周期でサンプリン
グしＡ／Ｄ変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器
の出力を制御入力信号とし、前記内部タイミング信号の
タイミング毎に所定ビットのパラレルデータとして表わ
される関数値からなる周期関数信号を作成するディジタ
ル電圧制御発振器と、前記ディジタル電圧制御発振器の
出力を前記内部タイミング信号のタイミングでＤ／Ａ変
換するＤ／Ａ変換器とから成り、前記Ｄ／Ａ変換器の出
力を前記第１の位相比較器の他方の入力端子に供給する
ように構成する。
【００１２】
【発明の実施の形態】図１は、本発明の一実施例に係る
ゲンロック装置におけるゲンロック系統部のブロック図
を示したものである。なお、図６に示す従来の構成と同
一部分には同一符号を付し、その詳細説明は省略する。
本発明のゲンロック装置においても２つのＰＬＬ回路が
採用されており、同期信号分離回路２０を経て、システ
ムクロックを発生させるＰＬＬ回路４０は図６に示す従
来の回路構成と同一である。サブキャリア信号の処理に
用いられるＰＬＬ回路３００の構成が、従来例と異なっ
ている。サブキャリア信号分離回路１０から取り出され
たバースト状のサブキャリア信号は、ＰＬＬ回路３００
内の位相比較器３１の一方の入力に基準信号として入力
される。位相比較器３１の出力はローパスフィルタ３２
を介して、高周波成分が除去され、Ａ／Ｄ変換器３７に
入力される。このＡ／Ｄ変換器３７によってローパスフ
ィルタ３２の出力をディジタル変換するが、そのサンプ
リングは同期信号分離回路２０から出力される同期信号
中の水平同期信号のタイミングで行われる。
ゲンロック装置におけるゲンロック系統部のブロック図
を示したものである。なお、図６に示す従来の構成と同
一部分には同一符号を付し、その詳細説明は省略する。
本発明のゲンロック装置においても２つのＰＬＬ回路が
採用されており、同期信号分離回路２０を経て、システ
ムクロックを発生させるＰＬＬ回路４０は図６に示す従
来の回路構成と同一である。サブキャリア信号の処理に
用いられるＰＬＬ回路３００の構成が、従来例と異なっ
ている。サブキャリア信号分離回路１０から取り出され
たバースト状のサブキャリア信号は、ＰＬＬ回路３００
内の位相比較器３１の一方の入力に基準信号として入力
される。位相比較器３１の出力はローパスフィルタ３２
を介して、高周波成分が除去され、Ａ／Ｄ変換器３７に
入力される。このＡ／Ｄ変換器３７によってローパスフ
ィルタ３２の出力をディジタル変換するが、そのサンプ
リングは同期信号分離回路２０から出力される同期信号
中の水平同期信号のタイミングで行われる。
【００１３】従って、Ａ／Ｄ変換器３７によるＡ／Ｄ変
換は、サンプリング周波数が１５．７３４２６４ｋＨｚ
の極めてゆっくりとしたタイミングで行われる。Ａ／Ｄ
変換された出力は、ディジタル電圧制御発振器３８に入
力される。このディジタル電圧制御発振器３８によりサ
ブキャリア周波数３．５７９５４５ＭＨｚの正弦波がデ
ィジタル的に発振させられる。ディジタル電圧制御発振
器３８は、本実施例の場合、位相合成器３８１と、正弦
波発生器３８２とから、構成されている。本実施例に示
されるディジタル電圧制御発振器３８は、ルックアップ
テーブル方式を用いて構成されるが、他の方法によって
も構成する事は可能である。ディジタル電圧制御発振器
３８からの出力は、遅延回路３９を介して位相の粗調整
がなされたのち、Ｄ／Ａ変換器７１によりアナログ信号
に変換され、位相調整器７２により、位相の微調整がさ
れたのち、位相比較器３１にフィードバックされ、位相
比較が行われる。
換は、サンプリング周波数が１５．７３４２６４ｋＨｚ
の極めてゆっくりとしたタイミングで行われる。Ａ／Ｄ
変換された出力は、ディジタル電圧制御発振器３８に入
力される。このディジタル電圧制御発振器３８によりサ
ブキャリア周波数３．５７９５４５ＭＨｚの正弦波がデ
ィジタル的に発振させられる。ディジタル電圧制御発振
器３８は、本実施例の場合、位相合成器３８１と、正弦
波発生器３８２とから、構成されている。本実施例に示
されるディジタル電圧制御発振器３８は、ルックアップ
テーブル方式を用いて構成されるが、他の方法によって
も構成する事は可能である。ディジタル電圧制御発振器
３８からの出力は、遅延回路３９を介して位相の粗調整
がなされたのち、Ｄ／Ａ変換器７１によりアナログ信号
に変換され、位相調整器７２により、位相の微調整がさ
れたのち、位相比較器３１にフィードバックされ、位相
比較が行われる。
【００１４】ディジタル電圧制御発振器３８の出力は、
エンコーダ６０に入力され、カラー信号ＲＧＢと混合さ
れ、カラーエンコーダ出力が合成される。ディジタル電
圧制御発振器３８、エンコーダ６０及びＤ／Ａ変換器７
１は、ＰＬＬ回路４０で生成されたシステムクロック信
号（本実施例では２８．６ＭＨｚ）で駆動される。図６
に示す従来のゲンロック装置の構成と比較した場合、両
者とも２つのＰＬＬ回路が存在するが、２つのＰＬＬ回
路の動作原理は本発明の場合、従来の方式と全く異なっ
ている。即ち、ＰＬＬ回路３００のディジタル電圧制御
発振器３８はＰＬＬ回路４０で発振させられたシステム
クロック２８．６ＭＨｚにより動作している。
エンコーダ６０に入力され、カラー信号ＲＧＢと混合さ
れ、カラーエンコーダ出力が合成される。ディジタル電
圧制御発振器３８、エンコーダ６０及びＤ／Ａ変換器７
１は、ＰＬＬ回路４０で生成されたシステムクロック信
号（本実施例では２８．６ＭＨｚ）で駆動される。図６
に示す従来のゲンロック装置の構成と比較した場合、両
者とも２つのＰＬＬ回路が存在するが、２つのＰＬＬ回
路の動作原理は本発明の場合、従来の方式と全く異なっ
ている。即ち、ＰＬＬ回路３００のディジタル電圧制御
発振器３８はＰＬＬ回路４０で発振させられたシステム
クロック２８．６ＭＨｚにより動作している。
【００１５】そのため、根本的には、電圧制御発振器は
１つと考えられ、ディジタル電圧制御発振器３８と電圧
制御発振器４３との間に原理的にはジッタは発生しない
事になる。しかし、２つのＰＬＬ回路３００及び４０が
異なる信号、即ち、サブキャリア信号と水平同期信号と
を基準として構成されているため、この２つの基準信号
の違いによって、２つのＰＬＬ回路間にジッタが発生す
る可能性も否定できない。しかし、前述したように、本
実施例の場合、ディジタル電圧制御発振器３８の前段に
設けられているＡ／Ｄ変換器３７のサンプリングは水平
同期信号ＨＤにより行われているため、Ａ／Ｄ変換は水
平同期信号１周期に１回のみの動作となる。従って、サ
ブキャリア信号も原理的に水平同期信号１フィールドに
１回しか変換されない事になる。図２は本発明によるＡ
／Ｄ変換器３７の動作を説明するための図である。ロー
パスフィルタ３２からの出力は、ＰＬＬ回路３００がロ
ックした状態では、ほぼＤＣ信号となっているため、そ
の出力信号の変動は、図６に示すＡ／Ｄ変換器５０のＡ
／Ｄ変換のフルスケールのダイナミックレンジと比較す
れば、ごくわずかである。即ち、約２５０分の１程度と
そのダイナミックレンジが狭い。そして、前述したよう
に、Ａ／Ｄ変換される信号の周波数、この場合３．５７
９５４５ＭＨｚに対してＡ／Ｄ変換のサンプリング周波
数は水平同期信号、即ち、１５．７５４２６４ｋＨｚと
大きく離れている。
１つと考えられ、ディジタル電圧制御発振器３８と電圧
制御発振器４３との間に原理的にはジッタは発生しない
事になる。しかし、２つのＰＬＬ回路３００及び４０が
異なる信号、即ち、サブキャリア信号と水平同期信号と
を基準として構成されているため、この２つの基準信号
の違いによって、２つのＰＬＬ回路間にジッタが発生す
る可能性も否定できない。しかし、前述したように、本
実施例の場合、ディジタル電圧制御発振器３８の前段に
設けられているＡ／Ｄ変換器３７のサンプリングは水平
同期信号ＨＤにより行われているため、Ａ／Ｄ変換は水
平同期信号１周期に１回のみの動作となる。従って、サ
ブキャリア信号も原理的に水平同期信号１フィールドに
１回しか変換されない事になる。図２は本発明によるＡ
／Ｄ変換器３７の動作を説明するための図である。ロー
パスフィルタ３２からの出力は、ＰＬＬ回路３００がロ
ックした状態では、ほぼＤＣ信号となっているため、そ
の出力信号の変動は、図６に示すＡ／Ｄ変換器５０のＡ
／Ｄ変換のフルスケールのダイナミックレンジと比較す
れば、ごくわずかである。即ち、約２５０分の１程度と
そのダイナミックレンジが狭い。そして、前述したよう
に、Ａ／Ｄ変換される信号の周波数、この場合３．５７
９５４５ＭＨｚに対してＡ／Ｄ変換のサンプリング周波
数は水平同期信号、即ち、１５．７５４２６４ｋＨｚと
大きく離れている。
【００１６】従って、このサンプリングに用いられるク
ロック信号（ＣＬＫ）が、ジッタのために図２に示すよ
うに変動しても、この変動時間Δｔに対するローパスフ
ィルタ３２の出力値の変動Δｖはわずかである。従っ
て、ＰＬＬ回路３００とＰＬＬ回路４０との間にジッタ
が発生したとしても、Ａ／Ｄ変換器３７により、Ａ／Ｄ
変換されたデータには、ジッタの影響がほとんど表われ
ない。本実施例では、ルックアップテーブル方式を用い
てディジタル電圧制御発振器３８を構成しているが、こ
のような方式を使用せず、他の方式で構成する事も可能
である。次に、このルックアップテーブル方式によっ
て、ディジタル的にサブキャリア信号の正弦波を発生さ
せる方法について、説明する。
ロック信号（ＣＬＫ）が、ジッタのために図２に示すよ
うに変動しても、この変動時間Δｔに対するローパスフ
ィルタ３２の出力値の変動Δｖはわずかである。従っ
て、ＰＬＬ回路３００とＰＬＬ回路４０との間にジッタ
が発生したとしても、Ａ／Ｄ変換器３７により、Ａ／Ｄ
変換されたデータには、ジッタの影響がほとんど表われ
ない。本実施例では、ルックアップテーブル方式を用い
てディジタル電圧制御発振器３８を構成しているが、こ
のような方式を使用せず、他の方式で構成する事も可能
である。次に、このルックアップテーブル方式によっ
て、ディジタル的にサブキャリア信号の正弦波を発生さ
せる方法について、説明する。
【００１７】まず、図３及び図４に示すようなルックア
ップテーブルを用意する。ＳＩＮ（Ｘ）は、周期関数で
その周期は３６０°である。しかし、周期関数としてサ
イン関数を用いた場合、０〜９０°までのルックアップ
テーブルを用いて、０〜３６０°までの値を算出できる
事から（図４参照）、ＳＩＮ（Ｘ）の値としては、９０
°までの値を用意すればよい。なお、図３及び図４に示
したルックアップテーブルでは、一度毎の関数値が用意
されているが、もっと細かいステップでルックアップテ
ーブルを用意する事も可能である。このようなルックア
ップテーブルは、正弦波発生器３８２中に格納されてい
る。ディジタル電圧制御発振器３８中には図示しないポ
インタが用意されており、ＰＬＬ回路４０で発生したシ
ステムクロックの周波数に応じて、出力されるサブキャ
リア信号の周波数が所定の周波数となるように１クロッ
ク毎にルックアップテーブルの値を読み出す。即ち、Ｎ
ＴＳＣ方式の場合には、サブキャリア信号の周波数が
３．５７９５４５ＭＨｚとなるように、１クロック毎に
値が読み出される。例えば、システムクロックがサブキ
ャリア周波数の８倍（＝８ｆｓｃ＝２８．６ＭＨｚ）の
場合には、サブキャリア信号の９０°毎に、６ｆｓｃ
（２１．５ＭＨｚ）の場合には、６０°毎、８ｆｓｃ
（２８．６ＭＨｚ）の場合には、４５°毎の値を読み出
せばよい。
ップテーブルを用意する。ＳＩＮ（Ｘ）は、周期関数で
その周期は３６０°である。しかし、周期関数としてサ
イン関数を用いた場合、０〜９０°までのルックアップ
テーブルを用いて、０〜３６０°までの値を算出できる
事から（図４参照）、ＳＩＮ（Ｘ）の値としては、９０
°までの値を用意すればよい。なお、図３及び図４に示
したルックアップテーブルでは、一度毎の関数値が用意
されているが、もっと細かいステップでルックアップテ
ーブルを用意する事も可能である。このようなルックア
ップテーブルは、正弦波発生器３８２中に格納されてい
る。ディジタル電圧制御発振器３８中には図示しないポ
インタが用意されており、ＰＬＬ回路４０で発生したシ
ステムクロックの周波数に応じて、出力されるサブキャ
リア信号の周波数が所定の周波数となるように１クロッ
ク毎にルックアップテーブルの値を読み出す。即ち、Ｎ
ＴＳＣ方式の場合には、サブキャリア信号の周波数が
３．５７９５４５ＭＨｚとなるように、１クロック毎に
値が読み出される。例えば、システムクロックがサブキ
ャリア周波数の８倍（＝８ｆｓｃ＝２８．６ＭＨｚ）の
場合には、サブキャリア信号の９０°毎に、６ｆｓｃ
（２１．５ＭＨｚ）の場合には、６０°毎、８ｆｓｃ
（２８．６ＭＨｚ）の場合には、４５°毎の値を読み出
せばよい。
【００１８】図５は、このようなシステムクロックに対
応したサブキャリア信号の読み出しのタイミングを示し
た波形図である。次に、周波数の制御方法について説明
する。外部からの制御データを、内部ポインタのデータ
にオフセットとして加える事により、わずかに周波数を
変化させる。例えば、システムクロックが８ｆｓｃ（２
８．６ＭＨｚ）である時点のポインタの値は１０°だと
仮定する。ＰＬＬのロックが掛かっていれば、オフセッ
トは与えられずに次は（１０＋４５＝）５５°の値をポ
インタが示す。
応したサブキャリア信号の読み出しのタイミングを示し
た波形図である。次に、周波数の制御方法について説明
する。外部からの制御データを、内部ポインタのデータ
にオフセットとして加える事により、わずかに周波数を
変化させる。例えば、システムクロックが８ｆｓｃ（２
８．６ＭＨｚ）である時点のポインタの値は１０°だと
仮定する。ＰＬＬのロックが掛かっていれば、オフセッ
トは与えられずに次は（１０＋４５＝）５５°の値をポ
インタが示す。
【００１９】しかし、ここで外部から制御データが入力
された場合、図１に示すローパスフィルタ３２からの出
力のＤＣ電位が変化し、この電位をＡ／Ｄ変換器３７で
Ａ／Ｄ変換した変化分がポインタにオフセットを与え
る。この制御データの値（ポインタの値）に応じて、５
４°や５６°のデータが読み出され、わずかに周波数が
変化する事により、ＰＬＬのロックが保たれる。本発明
ではＰＬＬ回路３００にディジタル電圧制御発振器３８
を用いているが、この発振器３８を駆動する実践クロッ
クの周波数としては、原理的にはいかなる周波数のシス
テムクロックにも対応可能である。本実施例の場合には
２８．６ＭＨｚ（＝８ｆｓｃ）になっているが、必ずし
も、システムクロックをサブキャリア周波数ｆｓｃの整
数倍に保つ必要はない。また、ディジタル電圧制御発振
器３８の出力は本実施例の場合には１０ビットのデータ
バスとしてディジタル化されているが、必要に応じて任
意ビットの並列データとして出力するようにしてもよ
い。
された場合、図１に示すローパスフィルタ３２からの出
力のＤＣ電位が変化し、この電位をＡ／Ｄ変換器３７で
Ａ／Ｄ変換した変化分がポインタにオフセットを与え
る。この制御データの値（ポインタの値）に応じて、５
４°や５６°のデータが読み出され、わずかに周波数が
変化する事により、ＰＬＬのロックが保たれる。本発明
ではＰＬＬ回路３００にディジタル電圧制御発振器３８
を用いているが、この発振器３８を駆動する実践クロッ
クの周波数としては、原理的にはいかなる周波数のシス
テムクロックにも対応可能である。本実施例の場合には
２８．６ＭＨｚ（＝８ｆｓｃ）になっているが、必ずし
も、システムクロックをサブキャリア周波数ｆｓｃの整
数倍に保つ必要はない。また、ディジタル電圧制御発振
器３８の出力は本実施例の場合には１０ビットのデータ
バスとしてディジタル化されているが、必要に応じて任
意ビットの並列データとして出力するようにしてもよ
い。
【００２０】
【発明の効果】本発明では、サブキャリア信号の処理に
用いられるＰＬＬ回路を、水平同期信号をゲンロックさ
せるＰＬＬ回路からのシステムクロックを用いて動作さ
せるようにしたため、ジッタの影響を大幅に削減する事
ができる。即ち、従来の方式では、ジッタの影響のた
め、最終的なエンコーダ信号のサブキャリア信号レベル
が０．５〜２．０％程度変動していたが、本発明の構成
を採用した場合、サブキャリア信号のレベル変動は、測
定限界以下とする事ができる。又、回路がアナログ方式
からディジタル方式に変更されるため、ＩＣ化が容易に
でき、回路の小型化を図る事ができる。
用いられるＰＬＬ回路を、水平同期信号をゲンロックさ
せるＰＬＬ回路からのシステムクロックを用いて動作さ
せるようにしたため、ジッタの影響を大幅に削減する事
ができる。即ち、従来の方式では、ジッタの影響のた
め、最終的なエンコーダ信号のサブキャリア信号レベル
が０．５〜２．０％程度変動していたが、本発明の構成
を採用した場合、サブキャリア信号のレベル変動は、測
定限界以下とする事ができる。又、回路がアナログ方式
からディジタル方式に変更されるため、ＩＣ化が容易に
でき、回路の小型化を図る事ができる。
【図１】本発明の一実施例に係るゲンロック装置のゲン
ロック系統を示すブロック回路図
ロック系統を示すブロック回路図
【図２】本発明によるＡ／Ｄ変換とジッタとの関係を説
明するための波形図
明するための波形図
【図３】ルックアップ方式によるルックアップテーブル
（その１）
（その１）
【図４】ルックアップ方式によるルックアップテーブル
（その２）
（その２）
【図５】ディジタル電圧制御発振器の動作原理を説明す
るための波形図
るための波形図
【図６】従来のゲンロック装置のゲンロック系統の構成
を示すブロック図
を示すブロック図
【図７】従来のゲンロック装置におけるジッタの影響を
説明するための図
説明するための図
１０ サブキャリア信号分離回路 ２０ 同期信号分離回路 ３０ ＰＬＬ回路 ３１ 位相比較器 ３２ ローパスフィルタ ３３ 電圧制御発振器 ３４ 分周器 ３５ 位相調整器 ３６ 位相調整器 ３７ ＡＤ変換器 ３８ ディジタル電圧制御発振器 ３９ 遅延回路 ４０ ＰＬＬ回路 ４１ 位相比較器 ４２ ローパスフィルタ ４３ 電圧制御発振器 ４４ 周波数シンセサイザ ５０ ＡＤコンバータ ６０ カラーエンコーダ ７１ Ｄ／Ａ変換器 ７２ 位相調整器 ３８１ 位相合成器 ３８２ 正弦波発生器
Claims (3)
- 【請求項１】 カラー映像信号から分離された外部カラ
ーサブキャリア信号を第１の基準信号として所定の位相
差でロックをかけ、連続した内部カラーサブキャリア信
号を得る第１のＰＬＬ回路と、 前記カラー映像信号から分離された外部水平同期信号を
第２の基準信号として所定の位相差でロックをかけ、内
部タイミング信号を得る第２のＰＬＬ回路とを有するゲ
ンロック装置において、 前記第１のＰＬＬ回路が、 前記外部カラーサブキャリア信号を前記第１の基準信号
として一方の入力端子に供給する第１の位相比較器と、 前記第１の位相比較器の出力に継続され、前記第１の位
相比較器出力中の高周波成分を除去する第１のローパス
フィルタと、 前記第１のローパスフィルタの出力を前記外部水平同期
信号の周期でサンプリングしＡ／Ｄ変換するＡ／Ｄ変換
器と、 前記Ａ／Ｄ変換器の出力を制御入力信号とし、前記内部
タイミング信号のタイミング毎に所定ビットのパラレル
データとして表わされる関数値からなる周期関数信号を
作成するディジタル電圧制御発振器と、 前記ディジタル電圧制御発振器の出力を前記内部タイミ
ング信号のタイミングでＤ／Ａ変換するＤ／Ａ変換器と
から成り、 前記Ｄ／Ａ変換器の出力を前記第１の位相比較器の他方
の入力端子に供給するように構成する事を特徴とするゲ
ンロック装置。 - 【請求項２】 前記ディジタル電圧制御発振器が、ルッ
クアップテーブル方式を採用して構成される事を特徴と
する請求項１記載のゲンロック装置。 - 【請求項３】 前記ディジタル電圧制御発振器は周期関
数を格納したルックアップテーブルを有し、前記内部ク
ロック信号の１クロック毎に前記ルックアップテーブル
の関数値を読み出すようにした事を特徴とする請求項２
記載のゲンロック装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29566895A JP3304031B2 (ja) | 1995-11-14 | 1995-11-14 | ゲンロック装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29566895A JP3304031B2 (ja) | 1995-11-14 | 1995-11-14 | ゲンロック装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09139953A JPH09139953A (ja) | 1997-05-27 |
| JP3304031B2 true JP3304031B2 (ja) | 2002-07-22 |
Family
ID=17823642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29566895A Expired - Lifetime JP3304031B2 (ja) | 1995-11-14 | 1995-11-14 | ゲンロック装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3304031B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6025370B2 (ja) * | 2012-04-10 | 2016-11-16 | キヤノン株式会社 | 位相制御装置 |
-
1995
- 1995-11-14 JP JP29566895A patent/JP3304031B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09139953A (ja) | 1997-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7912882B2 (en) | Apparatus for generating clock pulses using a direct digital synthesizer | |
| JP3866959B2 (ja) | 周波数差検知装置および周波数差検知方法 | |
| JPH0677823A (ja) | 周波数シンセサイザ | |
| JP3304031B2 (ja) | ゲンロック装置 | |
| JP3320576B2 (ja) | 発振回路 | |
| US6201578B1 (en) | Apparatus with A/D converter for processing television signal | |
| JP3356059B2 (ja) | クロック信号生成装置 | |
| JP3193535B2 (ja) | サンプリングクロック生成回路 | |
| KR100677202B1 (ko) | 고화질 디지털 티브이의 적응형 클럭 발생장치 | |
| JP2800305B2 (ja) | クロック発生回路 | |
| JP3117046B2 (ja) | Ｐｌｌ回路 | |
| JP3022438B2 (ja) | Ｒｇｂ信号変換方法及び装置 | |
| JP3249365B2 (ja) | サンプリングクロック再生回路 | |
| JPH1141623A (ja) | クロック生成回路 | |
| KR960006943B1 (ko) | 디지탈 위상동기루프(pll) | |
| JPH10290378A (ja) | クロック発生装置 | |
| JP3249363B2 (ja) | クロック再生回路 | |
| JPH1188156A (ja) | クロック生成用ｐｌｌ回路 | |
| JPH03119881A (ja) | クロック発生回路 | |
| JP2864093B2 (ja) | 同期信号作成用フェーズロックループ回路 | |
| JPH10242852A (ja) | クロック生成用ｐｌｌ回路 | |
| JPH1022827A (ja) | アナログ／ディジタル変換装置 | |
| JPS63160494A (ja) | 信号処理回路 | |
| JPH04319869A (ja) | 位相同期回路 | |
| JPH04326867A (ja) | 位相同期回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110510 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120510 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130510 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130510 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140510 Year of fee payment: 12 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |