JPH1141623A - クロック生成回路 - Google Patents

Abstract

(57)【要約】 【課題】 テレビジョン放送に使用される映像信号をデ
ジタル信号として処理する記録装置に用いるクロック生
成回路において、複数の水晶発振器や電圧制御発振器を
必要とすることなく、複数のサンプリングクロックを生
成することの可能なクロック生成回路を提供する。 【解決手段】 基準発振周波数と、ハイビジョン信号の
水平同期信号の周波数とを同期させたクロックから、ク
ロック演算回路１による積分、波形変換、デジタル−ア
ナログ変換、および周波数逓倍処理を行うことによっ
て、ハイビジョン輝度信号サンプリングクロックを生成
するものとした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック生成回路
に関し、特にハイビジョン信号をデジタル化して記録再
生するＶＴＲの信号処理で必要となる、水平同期信号の
整数倍に同期したクロックを生成するクロック生成回路
に関するものである。

【０００２】

【従来の技術】近年、ＤＶＣ（デジタル・ビデオ・カセ
ットレコーダ），ＤＶＤ（デジタル・ビデオ・ディス
ク）に代表される、デジタル化された映像信号を扱うＡ
Ｖ機器が、民生用の分野において本格的に普及し始めて
いる。現行のテレビジョン放送においては、ＮＴＳＣ、
ＰＡＬ、およびハイビジョンの３つの信号が使われてい
る。これら信号をデジタル信号として処理する上記のＡ
Ｖ機器の動作においては、例えば、ＤＶＣによってＮＴ
ＳＣ信号を記録する場合には、輝度信号と色差信号のサ
ンプリング周波数は、ラインロックした、すなわち元の
輝度信号、および色差信号の水平同期信号に同期した1
3.5MHz と6.75MHz であることがフォーマットに明記さ
れている。このサンプリングクロックをラインロックさ
せる方法としては、上記サンプリングクロックの周波数
を、上記水平同期信号の周波数にまで分周した信号と、
水平同期信号自身との位相比較を行い、その結果から得
られた誤差分を、電圧制御発振器にフィードバックさせ
る、いわゆるＰＬＬ（Phase Locked Loop ）制御を用い
ることが一般的である。以下、上記ＰＬＬ制御の動作を
行うＰＬＬ制御回路について説明する。

【０００３】図９は従来の技術によるＰＬＬ制御回路の
構成を示すブロック図である。１ｂは基準発振周波数発
振端子であり、基準発振周波数をもった信号を発振す
る。１ｅは入力端子であり、回路に対してＮＴＳＣ水平
同期信号ＨＳＹＮＣ＿ＳＤを入力する。１ｆは出力端子
であり、電圧制御発振器（ＶＣＯ）３が出力した信号で
あるＮＴＳＣ輝度信号サンプリングクロックＳＣＫ＿Ｓ
ＤＹを当該回路の外部へ出力する。３は電圧制御発振器
（ＶＣＯ）であり、上記基準発振周波数発振端子１ｂよ
り入力した信号によって発振し、その結果得られた信号
を出力端子１ｆ、および分周器５へ出力する。４は低域
通過フィルタ（ＬＰＦ）であり、ある一定の周波数以下
の信号のみを通過させる。５は分周器であり、入力した
信号の周波数を分割する。６は位相比較器であり、分周
器５より入力した信号と、外部より入力した信号との位
相を比較する。このように構成される、従来技術による
ＰＬＬ制御回路の動作を以下に説明する。

【０００４】ここではＮＴＳＣ信号を例にとり、基準発
振周波数発振端子１ｂから出力される信号の基準発振周
波数を13.5MHz とおく。ＶＣＯ３は、上記13.5MHz の基
準発振周波数によって発振し、その結果得られた信号を
分周器５へ出力するとともに、ＮＴＳＣ輝度信号サンプ
リングクロックＳＣＫ＿ＳＤＹとして出力端子１ｆへ出
力する。分周器５はＶＣＯ３より信号を取得すると、そ
の信号を分周する。いま上記信号の周波数は基準発振周
波数 13.5MHzとなっているが、これはＮＴＳＣ水平同期
信号ＨＳＹＮＣ＿ＳＤの周波数の858 倍である。よって
分周器５は上記ＶＣＯ３より出力した信号を1/858 分周
した分周信号を、位相比較器６へ出力する。

【０００５】位相比較器６は上記分周信号を取得する
と、入力端子１ｅより入力したＨＳＹＮＣ＿ＳＤと位相
の比較を行い、誤差信号を取得する。さらに位相比較器
６は、低域通過フィルタ（ＬＰＦ）４に対し、上記誤差
信号を電圧レベルで出力する。ＬＰＦ４は上記電圧レベ
ルの誤差信号を取得すると、これを平滑化し、ＶＣＯ３
の発振周波数を変化させる制御電圧に変換して、ＶＣＯ
３へと帰還させる。ＶＣＯ３は上記制御電圧を取得する
と、これに基づいて、発振周波数を変化させ、さらにこ
の変化させられた周波数をもつ信号を分周器５、および
端子１ｆに出力する。上記変化した信号は上述と同様の
処理を施され、新たな制御電圧をＶＣＯ３に帰還させ
る。このように、上記制御電圧のフィードバック動作を
繰り返すことで、上記変化させられた発振周波数と、水
平同期信号ＨＳＹＮＣ＿ＳＤとを同期状態に引き込む、
いわゆるＰＬＬ制御を実現する。

【０００６】次に、ＰＬＬ制御の動作における各信号の
対応関係を説明する。図１０は上記従来の技術によるＰ
ＬＬ制御の動作を説明するための波形図である。水平同
期信号ＨＳＹＮＣ＿ＳＤの立上がりエッジが原点Ｏに一
致しているのに対して、分周信号(1) のように立上りエ
ッジが原点後方に位置している位相遅れの場合には、位
相比較器６は例えば電圧レベル“１”の位相誤差(1) を
出力する。また、分周信号(2) のように、上記ＨＳＹＮ
Ｃ＿ＨＤに対して位相が進んでいる場合には、位相比較
器６は電圧レベル“０”の位相誤差(2) を出力する。

【０００７】なお、点線部分はフローティング、すなわ
ち位相が一致した状態を表している。ＬＰＦ４の動作
は、上述の位相誤差を平滑化して電圧化し、この電圧の
高低によってＶＣＯ３は周波数を変化させ、位相引込み
を行う。そして最終的に周波数および位相が同期した状
態では分周信号(3) の立上りエッジは上記ＨＳＹＮＣ＿
ＳＤの立上りエッジと一致し、位相比較器６の出力は位
相誤差(3) のように、ほとんどフローティングの状態と
なる。

【０００８】

【発明が解決しようとする課題】上述の従来の技術によ
るＰＬＬ制御回路の動作の説明は、ＮＴＳＣ信号の場合
であったが、ＤＶＣにおいては、ＮＴＳＣ信号やＰＡＬ
信号を記録再生するＳＤ規格とは別に、ハイビジョン信
号を記録再生するＨＤ規格がある。このＨＤ規格の場
合、輝度信号および色差信号のサンプリング周波数は、
ラインロックした40.5MHz および 13.5MHzとなる。した
がって、ＮＴＳＣあるいはＰＡＬ信号、およびハイビジ
ョン信号の記録再生を行うためには、２種のサンプリン
グ周波数が用いられるため、上記ＰＬＬ回路が２系統以
上必要となる。また、発振周波数に特に精度が求められ
る場合は、基準周波数の発振は水晶発振子によらなけれ
ばならないため、これも２種類以上必要となる。ＶＣＯ
やＬＰＦはアナログ部品であるため、回路の構成におけ
る単純化は困難であり、よって部品点数の増加、ひいて
はコストアップの原因となる。

【０００９】さらに、13.5MHz のラインロッククロック
を上述のＰＬＬ制御回路で生成する場合には、サンプリ
ングクロックの元信号であるアナログ信号の特性に起因
する遅延のばらつきが生ずるために、水平同期信号、輝
度信号サンプリングクロック、および色差信号サンプリ
ングクロックの厳密な位相合わせは困難となる。

【００１０】加えて、テレビジョンの利用においては、
受信チャンネル等の切換えによりラインロックが外れた
場合、輝度信号と色差信号のＰＬＬの過渡応答は必ずし
も一致しないため、定常状態に戻った後の、水平同期信
号、輝度信号サンプリングクロック、および色差信号サ
ンプリングクロックの位相関係は保証されない。

【００１１】本発明は、上記のＰＬＬ制御回路の問題点
を解決するためになされたもので、基準発振周波数とハ
イビジョン信号の水平同期信号とを同期させて生成した
クロックを基に、デジタル信号処理を用いて輝度信号サ
ンプリングクロックを生成することで、単純化した構成
であって、かつ安定した動作を実現できるクロック生成
回路を提供することを目的とする。

【００１２】また、本発明は、ラインロックした輝度信
号サンプリングクロックから、位相の選択が可能な色差
信号サンプリングクロックをデジタル処理によって生成
することにより、上記サンプリングクロックの元とな
る、アナログ信号である輝度信号および色差信号の絶対
的な遅延関係が不明でも、サンプリングクロックの位相
合わせが容易にできるクロック生成回路を提供すること
を目的とする。

【００１３】また、本発明は、受信チャンネル等の切換
えにより水平同期信号の位相が変化しても、水平同期信
号に対して輝度信号サンプリングクロックと色差信号サ
ンプリングクロックの位相関係を常に一定に保つことが
できるクロック生成回路を提供することを目的とする。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に、請求項１に係るクロック生成回路は、ＮＴＳＣ、Ｐ
ＡＬ、およびハイビジョン信号の水平同期周波数の整数
倍に同期するクロックを生成するクロック生成回路にお
いて、ＮＴＳＣ、ＰＡＬ、およびハイビジョンの水平同
期信号の周波数が、それぞれｆ_N ，ｆ_P ，ｆ_H であると
き、ｆ＝Ｎｆ_N＝Ｐｆ_P ＝Ｈｆ_H （Ｎ，Ｐ，Ｈは整数）
の関係を満たす周波数ｆを基準発振周波数として発振す
る基準周波数発振器と、上記基準発振周波数を、入力さ
れる制御電圧に基づいて、上記水平同期周波数に位相同
期および周波数同期させることにより第一のクロックを
生成する電圧制御発振器と、上記第一のクロックを１／
Ｎ、あるいは１／Ｐに分周して、その結果を第一の分周
信号として出力する第１の分周器と、上記第一の分周信
号の位相と、上記ＮＴＳＣ信号、またはＰＡＬ信号の水
平同期信号の位相とを比較して、その結果を第一の誤差
信号として出力する第１の位相比較器と、上記第一のク
ロックを１／Ｈに分周して、その結果を第二の分周信号
として出力する第２の分周器と、上記第二の分周信号の
位相と、上記ハイビジョン信号の水平同期信号の位相と
を比較し、その結果を第二の誤差信号として出力する第
２の位相比較器と、上記第一および第二の誤差信号を取
得して、いずれか一方を出力する第１のスイッチと、上
記第１のスイッチより入力した誤差信号を平滑化し、上
記電圧制御発振器を制御する電圧である制御電圧として
出力する低域通過フィルタと、上記第一のクロックに、
当該クロック生成回路の外部より与えられる整数である
定数Ａを累積加算した信号である加算信号を出力する積
分器と、上記加算信号を正弦波信号に変換する正弦波変
換器と、上記正弦波信号を、上記第一のクロックを用い
てデジタル−アナログ変換するデジタル−アナログ変換
器と、上記デジタル−アナログ変換器より入力する信号
を周波数逓倍して出力する逓倍器と、上記逓倍器の出力
する信号から、当該逓倍周波数の近傍成分のみを含む信
号を第２のクロックとして出力する帯域通過フィルタと
を備えたものである。

【００１５】また、請求項２に係るクロック生成回路
は、請求項１に記載のクロック生成回路において、上記
第二のクロックをハイビジョン輝度信号サンプリングク
ロックとして用いるものであり、当該クロック生成回路
の外部より入力する第１の信号である第一のリセット信
号と、上記ハイビジョン信号の水平同期信号と、上記ハ
イビジョン輝度信号サンプリングクロックとを取得し
て、上記ハイビジョン輝度信号サンプリングクロックを
１／３に分周した、３種類の位相をもつ分周信号群を生
成する分周回路と、上記３種類の位相をもつ分周信号群
中から１つの分周信号のみを選択し、これをハイビジョ
ン色度信号サンプリングクロックとして、当該クロック
生成回路の外部へと出力する第２のスイッチとをさらに
備えたものである。

【００１６】また、請求項３に係るクロック生成回路
は、請求項２に記載のクロック生成回路において、当該
クロック生成回路の外部より入力する第２の信号である
制御信号を用いるものであり、上記第２のスイッチは、
上記制御信号に基づいて上記分周信号群の選択を行うも
のである。

【００１７】また、請求項４に係わるクロック生成回路
は、請求項２または３のいずれかに記載のクロック生成
回路において、上記ハイビジョン輝度信号サンプリング
クロックと、ハイビジョン信号の水平同期信号期間との
演算を行い、その結果によって非標準検出信号として出
力する非標準検出回路をさらに備えたものであり、上記
非標準検出信号を、第２のリセット信号として用いるも
のであり、上記第１のリセット信号または上記第２のリ
セット信号により、上記分周回路の動作を行うものであ
る。

【００１８】

【発明の実施の形態】

（実施の形態１．）本発明の実施の形態１によるクロッ
ク生成回路は、基準発振周波数とハイビジョン信号の水
平同期信号とを同期させたクロックから、デジタル信号
処理によって輝度信号サンプリングクロックを生成する
ものである。

【００１９】図１は、本発明の実施の形態１によるクロ
ック生成回路の構成を示すブロック図である。

【００２０】１ａは入力端子であり、積分器１０で使わ
れる定数Ａを入力する。１ｂは基準発振周波数発振端子
であり、ＮＴＳＣ、ＰＡＬ、およびハイビジョン信号に
おける水平同期信号の基準となる基準発振周波数をもっ
た信号を発振する。１ｃは出力端子であり、クロック演
算回路１によって生成されたハイビジョン輝度信号サン
プリングクロックＳＣＫ＿ＨＤＹを外部へ出力する。１
ｄは入力端子であり、位相比較器９に対してハイビジョ
ン水平同期信号ＨＳＹＮＣ＿ＨＤを入力する。１ｅは入
力端子であり、位相比較器６に対してＮＴＳＣ水平同期
信号ＨＳＹＮＣ＿ＳＤを入力する。１ｆは出力端子であ
り、ＶＣＯ３より出力されたＮＴＳＣ輝度信号サンプリ
ングクロックＳＣＫ＿ＳＤＹを当該回路外部へ出力す
る。１はクロック演算回路であり、積分器１０、正弦波
変換器１１、デジタル−アナログ変換器（ＤＡＣ）１
２、逓倍器１３、および帯域通過フィルタ（ＢＰＦ）１
４より構成される。２は位相誤差検出回路であり、分周
器５および位相比較器６から構成される。３は電圧制御
発振器（ＶＣＯ）であり、後述する制御電圧により基準
発振周波数発振端子１ｂより入力した基準発振周波数の
値を変化させ、ＮＴＳＣ輝度信号サンプリングクロック
ＳＣＫ＿ＳＤＹとして出力する。４は低域通過フィルタ
（ＬＰＦ）であり、入力した信号から、ある一定の周波
数以下のものだけを選択して通過させる。５は分周器で
あり、ＶＣＯ３より入力した信号の周波数を分割する。
６は位相比較器であり、分周器５、および入力端子１ｅ
から入力した信号の位相を比較する。７はスイッチであ
り、位相比較器６および位相比較器９から出力される信
号の切り替えを行い、そのどちらか一方をＬＰＦ４へと
接続する。８は分周器であり、ＶＣＯ３より入力した上
記ＳＣＫ＿ＨＤＹの周波数を分割し、位相比較器９へ出
力する。９は位相比較器であり、分周器８から出力され
た信号の位相と、入力端子１ｄより入力した上記ＨＳＹ
ＮＣ＿ＨＤの位相とを比較する。１０は積分器であり、
ＶＣＯ３より入力した上記ＳＣＫ＿ＨＤＹを累積加算す
る積分処理を行う。１１は正弦波変換器であり、積分器
１１より入力した信号を正弦波の形に変換する。１２は
デジタル−アナログ変換器（ＤＡＣ）であり、正弦波変
換器１１より入力したデジタル信号をアナログ信号に変
換する。１３は逓倍器であり、ＤＡＣ１２より入力した
正弦波信号の周波数を逓倍する。１４は帯域通過フィル
タ（ＢＰＦ）であり、周波数逓倍された信号から、当該
逓倍周波数近傍の信号だけを選択して通過させる。この
ように構成される本発明の実施の形態１によるクロック
生成回路の動作を以下に説明する。

【００２１】本実施の形態１の説明においては、基準発
振周波数発振端子１ｂに入力される基準発振周波数ｆを
ｆ＝27MHz とおく。ＶＣＯ３は上記発振端子１ｂの基準
発振周波数に基づいて、分周器５に対して上述のｆ＝27
MHz の値を持つ基準信号を出力する。ＮＴＳＣ信号の処
理を行う場合、水平同期周波数ｆ_N と基準発振周波数ｆ
との関係はｆ＝1716ｆ_N となるため、分周器５は上記基
準信号の周波数を1/1716分周し、この結果を分周信号と
して位相比較器６に出力する。位相比較器６は、上記分
周信号と、入力端子１ｅから入力したＮＴＳＣ水平同期
信号ＨＳＹＮＣ＿ＳＤとの位相の比較を行い、両者が非
同期、すなわち同相でない状態にあるときは、誤差信号
を出力する。

【００２２】誤差信号はスイッチ７を介してＬＰＦ４に
出力される。ＬＰＦ４は上記誤差信号を入力すると、位
相誤差の平滑化を行い、これをＶＣＯ３へと帰還させ
る。上記平滑化された誤差信号は、制御電圧としてＶＣ
Ｏ３の発振周波数を変化させる。この変化させられた発
振周波数の信号は、さらに回路内で上述の動作と同様の
処理を施された後に、新たな制御電圧をＶＣＯ３に帰還
させることとなる。このような上記制御信号のフィード
バック動作を繰り返すことで、上記変化させられた発振
周波数と、ＮＴＳＣ水平同期信号ＨＳＹＮＣ＿ＳＤの周
波数とを同期状態に引込んでＮＴＳＣ輝度信号サンプリ
ングクロックを生成する、いわゆるＰＬＬ（Phase-Lock
ed Loop ）制御が実現される。

【００２３】次にハイビジョン信号を処理する場合の動
作について説明する。まず、ハイビジョン水平同期信号
に対する制御は以下のように行われる。ＶＣＯ３は分周
器８に対して上記のｆ＝27MHz の値を持つ基準信号を発
振する。ハイビジョン信号の水平同期周波数ｆ_H と、基
準発振周波数ｆとの関係はｆ＝ 800ｆ_H となるため、分
周器８は上記基準信号の周波数を1/800 分周し、これを
分周信号として位相比較器９に出力する。位相比較器９
は、上記分周信号と、入力端子１ｄから入力したハイビ
ジョン水平同期信号ＨＳＹＮＣ＿ＨＤとの位相の比較を
行い、両者が非同期状態のときに誤差信号を出力する。

【００２４】誤差信号はスイッチ７を介してＬＰＦ４に
入力された後、制御電圧としてＶＣＯ３に帰還する。以
後は、上記ＮＴＳＣ信号の場合と同様にして、ハイビジ
ョン水平同期信号に対してのＰＬＬ制御の動作を行い、
ラインロックした基準クロックＳＣＫ＿ＳＤを生成す
る。

【００２５】次に、上述のＰＬＬ制御で生成した、ライ
ンロックしたｆ＝27MHz の基準クロックＳＣＫ＿ＳＤか
ら、ハイビジョン輝度信号サンプリングクロックである
40.5MHz の信号を生成する場合の動作を説明する。デジ
タル処理によっては27MHz のクロックから直接40.5MHz
のクロックを生成することはできないので、はじめに積
分器１０によって27MHz 以下の周波数を作る。以下、積
分器１０の構成と動作を説明する。

【００２６】図２は積分器１０の具体的な構成を示すブ
ロック図、および40.5MHz のサンプリングクロックを生
成する過程において取得される各信号の波形を示した図
である。２ａは入力端子であり、ＶＣＯ３が出力した上
記基準クロックＳＣＫ＿ＳＤを、フリップフロップ回路
２０、およびＤＡＣ１２へ入力する。２０は加算器であ
り、出力端子１ａに設定された定数Ａに基づいて、フリ
ップフロップ回路２１より入力した信号の累積加算を行
い、再び上記フリップフロップ回路２１へ出力する。２
１はフリップフロップ回路であり、加算器２０より入力
した累積加算の結果を判定して、その結果を保持する。

【００２７】このように、積分器１０は端子１ａに設定
された定数Ａとフリップフロップ回路２１からの入力
を、端子２ａから出力される基準クロックＳＣＫ＿ＳＤ
毎に加算器２０で累積加算し、その結果をフリップフロ
ップ回路２１において保持する。

【００２８】上述の積分器１０による動作は、発振周波
数が累積加算する定数Ａによって決定されることを示
す。定数Ａの値は、基準クロックの周波数をｆ_n 、発振
周波数をｆ_o 、演算精度をn ビットとすると、Ａ＝２ｎ
ｆ_o ／ｆ_n という式で与えられる。例えばｆ_o ＝10.125
MHz 、ｎ＝１０ビットとおくと、今ｆ_n ＝27MHz である
から、Ａ＝7.5 となる。上述の定数Ａを用いて累積加算
した結果は、図２(a) に示すような周波数10.125MHz の
三角波の信号となる。そしてこの三角波の信号は、正弦
波変換器１１で正弦波に変換され、さらにＤＡＣ１２で
デジタル−アナログ変換されて、同図(b) のような信号
となる。

【００２９】逓倍器１３は、ＤＡＣ１２から取得した信
号の周波数を逓倍する。今回の場合、上記アナログ−デ
ジタル変換された信号の逓倍後の周波数は、ハイビジョ
ン輝度信号サンプリングクロックの周波数である 40.5M
Hzとならなければならないから、逓倍器１３の逓倍率は
４倍である。逓倍器１３から出力された信号は、ＢＰＦ
１４を介することによって基本波のみが抜き出され、同
図(c) に示す40.5MHzのハイビジョン輝度信号サンプリ
ングクロックＳＣＫ＿ＨＤＹとして、出力端子１ｃを介
して出力される。ここで、図２(a) の三角波および(b)
の正弦波は実際にはステップ状に変化する信号となる
が、図示を簡単とするために、波形の変化の描写はいず
れもなめらかな形とした。

【００３０】このように、本実施の形態１によるクロッ
ク生成回路によれば、入力端子１ａ、１ｄ、および１
ｅ、基準発振周波数発振端子１ｂ，出力端子１ｃおよび
１ｆ、クロック演算回路１、位相誤差検出回路２、電圧
制御発振器（ＶＣＯ）３、および低域通過フィルタ（Ｌ
ＰＦ）４を備えたことで、基準信号の基準発振周波数と
ハイビジョン信号の水平同期信号とを同期させることで
生成したクロックをデジタル処理することにより、輝度
信号サンプリングクロックを生成できるので、複数のク
ロックを生成する場合においても、ＶＣＯやＬＰＦとい
ったアナログ部品の共有化を図ることができ、また安定
したクロックを得ることが可能となる。

【００３１】なお、本実施の形態１では、図１に示すよ
うに分周器５と８、および位相比較器６と９といったよ
うに、同様の動作を行う部品が二重に存在しているが、
一個のＬＳＩ内において当該クロック生成回路を構成す
る場合には、分周比の変換を行うことで、分周器および
位相比較器はそれぞれ一個にまとめることができる。

【００３２】（実施の形態２．）本発明の実施の形態２
によるクロック生成回路は、実施の形態１で生成したハ
イビジョン輝度信号サンプリングクロックから、ハイビ
ジョン色差信号サンプリングクロックを生成するもので
ある。図３は本発明の実施の形態２のクロック生成回路
の構成を示すブロック図である。３ａ、および３ｂは入
力端子であり、それぞれ選択信号およびリセット信号を
入力する。３ｃは出力端子であり、スイッチ３１より出
力された信号を当該回路外部へ出力する。３０は分周回
路であり、上記入力端子１ｄより入力した信号に基づい
て、上記クロック演算回路１より入力された信号を分周
する。３１はスイッチで、上記選択信号に基づいて分周
回路３０より入力した信号の切り替えを行い、出力端子
３ｃへと接続する。他の構成については実施の形態１と
同様である。このように構成される本実施の形態２によ
るクロック生成回路の動作を以下に説明する。

【００３３】分周回路３０は、実施の形態１において説
明したように、クロック演算回路１によって生成される
周波数40.5MHz のハイビジョン輝度信号サンプリングク
ロックＳＣＫ＿ＨＤＹ、ハイビジョン水平同期信号ＨＳ
ＹＮＣ＿ＨＤとを入力するほか、さらに入力端子３ｂか
ら入力されるリセット信号を取得する。「発明が解決す
る課題」の項において説明したように、ハイビジョン信
号の記録再生において使用されるＨＤ規格においては、
色差信号のサンプリング周波数は13.5MHz であるから、
分周回路３０はＳＣＫ＿ＨＤＹを 1/3分周する。またこ
の分周動作においては、上記リセット信号が分周位相の
基準となる。

【００３４】ここで上記分周回路３０の一構成例につい
て、構成および動作の説明を行う。図４は分周回路３０
の内部構成を示すブロック図である。４ａは入力端子で
あり、上記クロック生成回路１によって生成された輝度
信号サンプリングクロックＳＣＫ＿ＨＤＹを入力する。
４０はＲＳフリップフロップ回路であり、上記リセット
信号および上記ＨＳＹＮＣ＿ＨＤの論理判断を行い、そ
の結果に基づいて分周カウンタ４１へ信号ＲＳＯを出力
する。４１は分周カウンタであり、上記信号ＲＳＯに基
づいて、入力端子４ａより入力した上記ＳＣＫ＿ＨＤＹ
の分周を行う。４２は正相シフタであり、分周カウンタ
４１より入力した信号と、上記ＳＣＫ＿ＨＤＹとを用い
て、正相の信号を作り出し、デコーダ４４へ出力する。
４３は逆相シフタであり、分周カウンタ４１から出力さ
れた信号と、上記ＳＣＫ＿ＨＤＹの極性を反転させた信
号とを用いて、逆相の信号を作り出し、デコーダ４４へ
出力する。４４はデコーダであり、正相シフタ４２、お
よび逆相シフタ４３より入力した上記正相、および逆相
の信号に論理演算を施して、信号ＳＣＫ＿ＨＤＣ
（ａ）、ＳＣＫ＿ＨＤＣ（ｂ）、およびＳＣＫ＿ＨＤＣ
（ｃ）を生成する。４５はインバータであり、入力端子
４ａより入力する上記ＳＣＫ＿ＨＤＹの極性を反転させ
る。４ｂ、４ｃ、および４ｄは出力端子で、それぞれ上
記ＳＣＫ＿ＨＤＣ（ａ）、ＳＣＫ＿ＨＤＣ（ｂ）、およ
びＳＣＫ＿ＨＤＣ（ｃ）をスイッチ３１へ出力する。以
上が分周回路３０の内部の構成である。

【００３５】次に上記分周回路３０の動作を内部構成に
即して説明する。ＲＳフリップフロップ回路４０は、入
力端子３ｂより入力した上記リセット信号をＨｉレベル
とみなしたときにセットされ、信号ＲＳＯを出力する。
一方、入力端子１ｄより入力した上記ハイビジョン水平
同期信号ＨＳＹＮＣ＿ＨＤをＨｉレベルとみなしたとき
にはリセットされる。

【００３６】ＲＳフリップフロップ４０より入力する信
号ＲＳＯがＨｉレベルである間は、分周カウンタ４１は
リセットされ続ける。信号ＲＳＯがＬｏレベルとなると
き、リセットは解除され、上記分周カウンタ４１は、入
力端子４ａより入力した上記輝度信号サンプリングクロ
ックＳＣＫ＿ＨＤＹを1/6 分周した信号である分周信号
を正相シフタ４２および逆相シフタ４３に出力する。正
相シフタ４２は、上記分周信号と、上記ＳＣＫ＿ＨＤＹ
とを用いて正相の信号Ｐ(a) 、Ｐ(b) 、およびＰ(c) を
生成し、デコーダ４４に出力する。逆相シフタ４３は上
記分周信号と、上記ＳＣＫ＿ＨＤＹをインバータ４５を
通過させることで極性を反転した信号とを用いて逆相の
信号Ｎ(a) 、Ｎ(b) 、およびＮ(c) を生成し、デコーダ
４４に出力する。デコーダ４４は上記正相の信号Ｐ(a)
、Ｐ(b) 、およびＰ(c) と、逆相の信号Ｎ(a) 、Ｎ(b)
、およびＮ(c) とを取得すると、論理演算を行い、そ
の結果となる信号を、ＳＣＫ＿ＨＤＹを1/3 分周した信
号ＳＣＫ＿ＨＤＣ(a) 、ＳＣＫ＿ＨＤＣ(b) 、およびＳ
ＣＫ＿ＨＤＣ(c) として、出力端子４ｂ、４ｃ、および
４ｄを介してスイッチ３１へ出力する。なお、図５にも
示すように、上記の1/3 分周信号ＳＣＫ＿ＨＤＣにおい
て、三つの信号(a) (b) (c) の位相は互いに異なる。

【００３７】以後の動作は、再び図３によって説明を行
う。スイッチ３１は、入力端子３ａより入力した選択信
号に基づいて、上記1/3 分周信号ＳＣＫ＿ＨＤＣ(a)(b)
(c)の中からいずれか１つの信号を選択し、これをあら
ためて色差信号サンプリングクロックＳＣＫ＿ＨＤＣと
して出力端子３ｃへと出力する。以上の動作によって水
平同期信号および輝度信号サンプリングクロックより、
色差信号サンプリングクロックが生成される。

【００３８】図５は分周回路３０の動作を説明するため
の波形図である。以下、図５によって説明を行う。輝度
信号サンプリングクロックＳＣＫ＿ＨＤＹの周期をＴ_Y
とし、ハイビジョン水平同期信号ＨＳＹＮＣ＿ＨＤを基
準とした場合、分周信号ＳＣＫ＿ＨＤＣ(a) においては
3KＴ_Y 、ＳＣＫ＿ＨＤＣ(b) では(3K+1)Ｔ_Y 、またＳＣ
Ｋ＿ＨＤＣ(c) では (3K+2 )Ｔ_Y の位置に、立上りエッ
ジが存在することになる（ここでＫは整数である）。輝
度信号サンプリングクロックの位相と、色差信号サンプ
リングクロック位相とは、両者の元信号であるアナログ
信号がサンプリングされる時点における、上記アナログ
信号の相対的な遅延関係によって決定される。したがっ
て、上記元信号であるアナログ信号の絶対的な遅延関係
が決められなくとも、相対的な遅延関係をそれぞれ０，
Ｔ_Y ， 2Ｔ_Y で正規化できる関係にしておくことで、こ
れらの周期に応じてＳＣＫ＿ＨＤＣを選択することによ
り、デジタル信号の状態で輝度信号および色差信号のサ
ンプリングクロックの遅延関係を調整することができ
る。なお、図５による説明においては、分周後の出力遅
延は説明の簡略化のため考慮しないものとした。

【００３９】このように、本発明の実施の形態２による
クロック生成回路によれば、実施の形態１の構成に、選
択信号を入力する入力端子３ａ、リセット信号を入力す
る入力端子３ｂ、分周回路３０、スイッチ３１、および
生成した色差信号サンプリングクロックＳＣＫ＿ＨＤＣ
を外部へ出力する出力端子３ｃをさらに備えた構成とし
たことで、ラインロックした輝度信号サンプリングクロ
ックから水平同期信号を基準に、デジタル信号処理で位
相の選択が可能な色差信号サンプリングクロックを生成
することにより、アナログの輝度信号および色差信号の
絶対的な遅延関係が不明でも、輝度信号サンプリングク
ロックと、色差信号サンプリングクロックとの位相合わ
せが容易に可能となる。なお、図４は分周回路３０の一
構成例を示したものであり、上記分周回路３０は、他の
構成によっても実現できる。

【００４０】（実施の形態３．）本発明の実施の形態３
によるクロック生成回路は、水平同期信号の位相の変化
に関係なく、水平同期信号に対する輝度信号サンプリン
グクロックの位相と、色差信号サンプリングクロックの
位相との関係を常に一定に保つものである。

【００４１】図６は本発明の実施の形態３のクロック生
成回路の構成を示すブロック図である。６０は非標準検
出回路で、上記クロック演算回路１より入力する輝度信
号サンプリングクロックＳＣＫ＿ＨＤＹ、および上記入
力端子１ｄより入力するハイビジョン水平同期信号ＨＳ
ＹＮＣ＿ＨＤの処理を行い、その結果を信号として出力
する。６１はＯＲゲートであり、上記非標準検出回路６
０より入力する信号または上記端子５ｂより入力するリ
セット信号のどちらか一方のみを分周回路３０に出力す
る。非標準検出回路６０、およびＯＲゲート６１を備え
たことを除けば、本実施の形態３は、実施の形態２と同
様の構成である。このように構成される本実施の形態３
によるクロック生成回路の動作を以下に説明する。

【００４２】非標準検出回路６０は、ハイビジョン水平
同期信号ＨＳＹＮＣ＿ＨＤを取得すると、これが同一周
期で連続している標準状態にあるかどうかの判定を行
う。このとき、例えば受信チャンネルの切換え等で上記
ＨＳＹＮＣ＿ＨＤが標準状態を逸脱した場合は、非標準
検出回路６０は、これを非標準状態として検出し、Ｈｉ
レベルで有効となる非標準検出信号を出力する。非標準
状態の検出の具体的な動作については、ラインロックし
たクロックにおいては水平同期信号の発振期間が常に一
定のクロック数となることを利用し、この発振期間のク
ロック数をカウントして、標準値と比較することで行わ
れる。

【００４３】ここで上記非標準検出回路６０の構成、お
よび動作について説明を行う。図７は非標準検出回路６
０の一構成例の内部構成を示すブロック図であり、図８
は非標準検出回路６０の動作を説明するための波形図で
ある。７ａは入力端子で、上記クロック演算回路１によ
って生成された輝度信号サンプリングクロックＳＣＫ＿
ＨＤＹを入力する。７０はカウンタであり、上記入力端
子７ａ、および１ｄより入力した、ＳＣＫ＿ＨＤＹおよ
びＨＳＹＮＣ＿ＨＤに基づいてカウントを行い、その結
果を比較器７１へ出力する。７１は比較器であり、カウ
ンタ７０から出力された信号の周期の値と、プリセット
されている定数値とを比較して、その結果に基づいた信
号を出力する。７２はフィルタで、比較器７１より入力
した信号からノイズとなる信号を取り除き、残余分を非
標準期間信号として通過させる。

【００４４】７３は検出器で、上記非標準期間信号と、
入力端子１ｄより入力した上記ＨＳＹＮＣ＿ＨＤとを用
いて、非標準検出信号を生成し、出力端子７ｂへ出力す
る。７ｂは出力端子で、上記非標準信号をＯＲゲート６
１へ出力する。

【００４５】次に、上記非標準検出回路６０の動作を説
明する。カウンタ７０は、入力端子１ｄより入力したハ
イビジョン水平同期信号ＨＳＹＮＣ＿ＨＤによってリセ
ットされた後、入力端子７ａより入力する輝度信号サン
プリングクロックＳＣＫ＿ＨＤＹによってカウントを行
い、その結果を信号として比較器７１へ出力する。ライ
ンロックされている限り上記ＨＳＹＮＣ＿ＨＤの発振期
間は常にそのカウント値が1200となるため、比較器７１
は、上記ＨＳＹＮＣ＿ＨＤが入力される毎に、カウンタ
７０より出力された信号と、上述のラインロック時のカ
ウント値にあわせて1200にプリセットされている定数と
の比較を行う。このとき比較器７０は、比較した結果が
一致すればＬｏレベルの信号を、不一致ならばＨｉレベ
ルの信号をフィルタ７２へ出力する。

【００４６】フィルタ７２は、上記Ｈｉレベルの信号を
入力されたとき、図１０にＮＧ期間として示したよう
な、上記ＨＳＹＮＣ＿ＨＤの周期が一定でない状態が続
いていることを検出すれば、信号の出力を停止する。こ
れは、上記ＨＳＹＮＣ＿ＨＤの周期が連続して1200以外
の値をとる場合を非標準状態とみなすことで、周期の単
発的、あるいは非連続的な不一致を、ノイズ等の影響に
よってもたらされたものとして、上述の非標準状態と区
別するためである。よって上記の非連続的な周期の不一
致は、上記Ｈｉレベルの信号から排除されることとな
る。

【００４７】一方、上記Ｌｏ、およびＨｉのいずれのレ
ベルにおいても一定の周期を連続して検出したときは、
フィルタ７２は、入力した信号を非標準期間信号として
検出器７３へ出力する。

【００４８】検出器７３は、上記非標準期間信号を取得
すると、これを上記ＨＳＹＮＣ＿ＨＤと同期させること
で非標準検出信号を生成し、出力端子７ｂを通じてＯＲ
ゲート６１へと出力する。以上が非標準検出回路６０の
内部で行われる動作である。

【００４９】以後の動作は、再び図６によって説明す
る。上述の非標準状態が検出されたとき、上記非標準検
出信号はＯＲゲート６１を介して、分周回路３０へ入力
される。この非標準検出信号をリセット信号として、分
周回路３０は実施の形態２と同様の動作を行い、色差信
号サンプリングクロックＳＣＫ＿ＨＤＣ(a)(b)(c) を出
力する。スイッチ３１は、入力端子３ａより入力した選
択信号に基づいて、上記ＳＣＫ＿ＨＤＣ(a)(b)(c) の中
からいずれか一つの信号を選択し、これを色差信号サン
プリングクロックＳＣＫ＿ＨＤＣとして、出力端子３ｃ
を通じて外部へと出力する。

【００５０】このように、本発明の実施の形態３による
クロック生成回路によれば、実施の形態２の構成に、非
標準検出回路６０、およびＯＲゲート６１をさらに備え
たことで、水平同期信号ＨＳＹＮＣ＿ＨＤの周期が変化
しても、リセット信号として上記非標準検出回路６０よ
り非標準検出信号を取得することにより色差信号サンプ
リングクロックＳＣＫ＿ＨＤＣを生成するので、ＰＬＬ
が再引き込みを完了した時点において輝度信号サンプリ
ングクロックＳＣＫ＿ＨＤＹと、色差信号サンプリング
クロックＳＣＫ＿ＨＤＣの位相関係を常に一定に保つこ
とを可能とする。なお、図７は非標準検出回路６０の一
構成例を示したものであり、上記非標準検出回路６０
は、他の構成によっても実現できる。

【００５１】

【発明の効果】請求項１に記載のクロック生成回路によ
れば、ＮＴＳＣ、ＰＡＬ、およびハイビジョン信号にお
ける水平同期周波数の整数倍に同期するクロックを生成
するクロック生成回路において、ＮＴＳＣ、ＰＡＬ、お
よびハイビジョンの水平同期信号がそれぞれｆ_N ，
ｆ_P ，ｆ_H であるとき、ｆ＝Ｎｆ_N ＝Ｐｆ_P ＝Ｈｆ
_H （Ｎ，Ｐ，Ｈは整数）の関係を満たす周波数ｆを基準
発振周波数として発振する基準周波数発振器と、入力さ
れる電圧に基づいて、上記基準発振周波数を上記水平同
期周波数に位相同期および周波数同期させることにより
第一のクロックを生成する電圧制御発振器と、上記第一
のクロックを１／Ｎ、あるいは１／Ｐに分周して、その
結果を第一の分周信号として出力する第１の分周器と、
上記第一の分周信号の位相と、上記ＮＴＳＣ信号、また
はＰＡＬ信号の水平同期信号の位相とを比較して、その
結果を第一の誤差信号として出力する第１の位相比較器
と、上記第一のクロックを１／Ｈに分周して、その結果
を第二の分周信号として出力する第２の分周器と、上記
第二の分周信号の位相と、上記ハイビジョン信号の水平
同期信号の位相とを比較し、その結果を第二の誤差信号
として出力する第２の位相比較器と、上記第一および第
二の誤差信号を取得して、いずれか一方を出力する第１
のスイッチと、上記第１のスイッチより入力した誤差信
号を平滑化し、上記電圧制御発振器を制御する電圧であ
る制御電圧として出力する低域通過フィルタと、上記第
一のクロックに、当該クロック生成回路の外部より与え
られる整数である定数Ａを累積加算した信号である加算
信号を出力する積分器と、上記加算信号を正弦波信号に
変換する正弦波変換器と、上記正弦波信号を、上記第一
のクロックを用いてデジタル−アナログ変換するデジタ
ル−アナログ変換器と、上記デジタル−アナログ変換器
より入力する信号を周波数逓倍して出力する逓倍器と、
上記逓倍器の出力する信号から、当該逓倍周波数の近傍
成分のみを含む信号を第２のクロックとして出力する帯
域通過フィルタとを備えたことで、複数のクロック生成
においてＰＬＬ制御に必要とされる、電圧制御発振器、
低域通過フィルタ、および水晶発振子といった部品を共
用できる、単純化した構成のクロック生成回路を実現で
き、また、デジタル信号処理によることで、安定したハ
イビジョン信号ラインロッククロックの生成を可能とす
る。

【００５２】請求項２に記載のクロック生成回路によれ
ば、請求項１に記載のクロック生成回路において、上記
第二のクロックをハイビジョン輝度信号サンプリングク
ロックとして用いるものであり、当該クロック生成回路
の外部より入力する第１の信号である第一のリセット信
号と、上記ハイビジョン信号の水平同期信号と、上記ハ
イビジョン輝度信号サンプリングクロックとを取得し
て、上記ハイビジョン輝度信号サンプリングクロックを
１／３に分周した、３種類の位相をもつ分周信号群を生
成する分周回路と、上記３種類の位相をもつ分周信号群
中から１つの分周信号のみを選択し、これをハイビジョ
ン色度信号サンプリングクロックとして、当該クロック
生成回路の外部へと出力する第２のスイッチとをさらに
備えたことで、アナログ信号である輝度信号と、色差信
号との絶対的な遅延関係が不明な場合でも、輝度信号サ
ンプリングクロックと色差信号サンプリングクロックの
位相合わせを容易に実現することを可能とする。

【００５３】請求項３に記載のクロック生成回路によれ
ば、請求項２に記載のクロック生成回路において、当該
クロック生成回路の外部より入力する第２の信号である
制御信号を用いるものであり、上記第２のスイッチは、
上記制御信号に基づいて上記分周信号群の選択を行うも
のとしたことで、上記の効果が得られる。

【００５４】請求項４に記載のクロック生成回路によれ
ば、請求項２または３に記載のクロック生成回路におい
て、上記ハイビジョン輝度信号サンプリングクロック
と、ハイビジョン信号の水平同期信号期間との演算を行
い、その結果によって非標準検出信号を出力する非標準
検出回路をさらに備えたものであり、上記非標準検出信
号を、第２のリセット信号として用いるものであり、上
記第１のリセット信号、または上記第２のリセット信号
により、上記分周回路の動作を行うものとしたことで、
水平同期信号の周期が乱れた場合でも、その状態を検出
し、水平同期信号の周期が復旧した時点で色差信号のサ
ンプリングクロックを取得することにより、ＰＬＬがラ
インロックした状態にある限りは、水平同期信号がいか
なる状態に変化しても、水平同期信号に対する輝度信号
サンプリングクロックと、色差信号サンプリングクロッ
クとの位相関係を一定に保つことを可能とする。

【図面の簡単な説明】

【図１】本発明の実施の形態１による、クロック生成回
路の構成を示すブロック図である。

【図２】同実施の形態によるクロック生成回路におけ
る、クロック演算回路１の内部構成を示すブロック図、
および上記クロック演算回路１内における各信号の波形
を示す図である。

【図３】本発明の実施の形態２による、クロック生成回
路の構成を示すブロック図である。

【図４】同実施の形態によるクロック生成回路におけ
る、分周回路３０の内部構成を示すブロック図である。

【図５】同実施の形態２によるクロック生成回路におけ
る、分周回路３０内における各信号の波形、および位相
の対応を示す図である。

【図６】本発明の実施の形態３による、クロック生成回
路の構成を示すブロック図である。

【図７】同実施の形態によるクロック生成回路におけ
る、非標準検出回路６０の内部構成を示すブロック図で
ある。

【図８】同実施の形態３によるクロック生成回路におけ
る、非標準検出回路６０内における各信号の波形、位
相、および周期の対応を示す図である。

【図９】従来技術によるＰＬＬ制御回路の構成を示すブ
ロック図である。

【図１０】従来技術によるＰＬＬ制御回路内における各
信号の波形、および位相の対応を示す図である。

【符号の説明】

１ クロック演算回路 ２ 位相誤差検出回路 ３ 電圧制御発振器（ＶＣＯ） ４ 低域通過フィルタ（ＬＰＦ） ５，８ 分周器 ７，３１ スイッチ ６，９ 位相比較器 １０ 積分器 １１ 正弦波変換器 １２ デジタル−アナログ変換器（ＤＡＣ） １３ 逓倍器 １４ 帯域通過フィルタ ２０ 加算器 ２１ フリップフロップ回路 ３０ 分周回路 ４０ ＲＳフリップフロップ回路 ４１ 分周カウンタ ４２ 正相シフタ ４３ 逆相シフタ ４４ デコーダ ４５ インバータ ６０ 非標準検出回路 ６１ ＯＲゲート ７０ カウンタ ７１ 比較器 ７２ フィルタ ７３ 検出器

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ // Ｈ０３Ｌ 7/06 Ｈ０３Ｌ 7/06 Ａ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ＮＴＳＣ，ＰＡＬ、およびハイビジョン
   信号の水平同期周波数の整数倍に同期するクロックを生
   成するクロック生成回路において、 ＮＴＳＣ、ＰＡＬ、およびハイビジョンの水平同期信号
   の周波数が、それぞれｆ_N ，ｆ_P ，ｆ_H であるとき、ｆ
   ＝Ｎｆ_N ＝Ｐｆ_P ＝Ｈｆ_H （Ｎ，Ｐ，Ｈは整数）の関係
   を満たす周波数ｆを基準発振周波数として発振する基準
   周波数発振器と、 上記基準発振周波数を、入力される制御電圧に基づい
   て、上記水平同期周波数に位相同期および周波数同期さ
   せることにより第一のクロックを生成する電圧制御発振
   器と、 上記第一のクロックを１／Ｎ、あるいは１／Ｐに分周し
   て、その結果を第一の分周信号として出力する第１の分
   周器と、 上記第一の分周信号の位相と、上記ＮＴＳＣ信号、また
   はＰＡＬ信号の水平同期信号の位相とを比較して、その
   結果を第一の誤差信号として出力する第１の位相比較器
   と、 上記第一のクロックを１／Ｈに分周して、その結果を第
   二の分周信号として出力する第２の分周器と、 上記第二の分周信号の位相と、上記ハイビジョン信号の
   水平同期信号の位相とを比較し、その結果を第二の誤差
   信号として出力する第２の位相比較器と、 上記第一および第二の誤差信号を取得して、いずれか一
   方を出力する第１のスイッチと、 上記第１のスイッチより入力した誤差信号を平滑化し、
   上記電圧制御発振器を制御する電圧である制御電圧とし
   て出力する低域通過フィルタと、 上記第一のクロックに、当該クロック生成回路の外部よ
   り与えられる整数である定数Ａを累積加算した信号であ
   る加算信号を出力する積分器と、 上記加算信号を正弦波信号に変換する正弦波変換器と、 上記正弦波信号を、上記第一のクロックを用いてデジタ
   ル−アナログ変換するデジタル−アナログ変換器と、 上記デジタル−アナログ変換器より入力する信号を周波
   数逓倍して出力する逓倍器と、 上記逓倍器の出力する信号から、当該逓倍周波数の近傍
   成分のみを含む信号を第２のクロックとして出力する帯
   域通過フィルタとを備えたことを特徴とするクロック生
   成回路。
2. 【請求項２】 請求項１に記載のクロック生成回路にお
   いて、 上記第２のクロックをハイビジョン輝度信号サンプリン
   グクロックとして用いるものであり、 当該クロック生成回路の外部より入力する第１の信号で
   ある第一のリセット信号と、上記ハイビジョン信号の水
   平同期信号と、上記ハイビジョン輝度信号サンプリング
   クロックとを取得して、上記ハイビジョン輝度信号サン
   プリングクロックを１／３に分周した、３種類の位相を
   もつ分周信号群を生成する分周回路と、 上記３種類の位相をもつ分周信号群中から１つの分周信
   号のみを選択し、これをハイビジョン色度信号サンプリ
   ングクロックとして、当該クロック生成回路の外部へと
   出力する第２のスイッチとをさらに備えたことを特徴と
   するクロック生成回路。
3. 【請求項３】 請求項２に記載のクロック生成回路にお
   いて、 当該クロック生成回路の外部より入力する第２の信号で
   ある制御信号を用いるものであり、上記第２のスイッチ
   は、上記制御信号に基づいて上記分周信号群の選択を行
   うものであることを特徴とするクロック生成回路。
4. 【請求項４】 請求項２または３のいずれかに記載のク
   ロック生成回路において、 上記ハイビジョン輝度信号サンプリングクロックと、ハ
   イビジョン信号の水平同期信号期間との演算を行い、そ
   の結果によって非標準検出信号を出力する非標準検出回
   路をさらに備えたものであり、 上記非標準検出信号を、第２のリセット信号として用い
   るものであり、 上記第１のリセット信号または上記第２のリセット信号
   により、上記分周回路の動作を行うものであることを特
   徴とするクロック生成回路。