JPH0738910A - バースト制御発振回路 - Google Patents
バースト制御発振回路Info
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- JPH0738910A JPH0738910A JP5202938A JP20293893A JPH0738910A JP H0738910 A JPH0738910 A JP H0738910A JP 5202938 A JP5202938 A JP 5202938A JP 20293893 A JP20293893 A JP 20293893A JP H0738910 A JPH0738910 A JP H0738910A
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- Synchronisation In Digital Transmission Systems (AREA)
- Processing Of Color Television Signals (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 カラーバースト信号の位相が色副搬送波信号
の位相に対してライン毎に変化するＮＴＳＣやＰＡＬ等
の方式であっても、基準発振波を生成する電圧制御発振
器の発振周波数の精度及び安定性を向上させるバースト
制御発振回路を提供する。 【構成】 カラーバースト信号の色副搬送波信号に対す
る位相差の極性に従って、それぞれの位相差レベルを交
互に検出し保持するサンプルホールド回路を設け、この
サンプルホールド回路によって保持された第１極性の位
相差レベル信号と第２極性の位相差レベル信号とを加算
することで互いに位相が反転した関係にある位相差レベ
ルを打ち消し、うねりの無い安定した発振制御信号を得
る。この発振制御信号によってＶＣＯを制御し基準発振
波を生成する。
の位相に対してライン毎に変化するＮＴＳＣやＰＡＬ等
の方式であっても、基準発振波を生成する電圧制御発振
器の発振周波数の精度及び安定性を向上させるバースト
制御発振回路を提供する。 【構成】 カラーバースト信号の色副搬送波信号に対す
る位相差の極性に従って、それぞれの位相差レベルを交
互に検出し保持するサンプルホールド回路を設け、この
サンプルホールド回路によって保持された第１極性の位
相差レベル信号と第２極性の位相差レベル信号とを加算
することで互いに位相が反転した関係にある位相差レベ
ルを打ち消し、うねりの無い安定した発振制御信号を得
る。この発振制御信号によってＶＣＯを制御し基準発振
波を生成する。
Description
【０００１】
【産業上の利用分野】本発明は、バースト信号に位相ロ
ックした基準波信号を発振するバースト制御発振回路に
係り、特にバースト信号の基準波信号に対する位相差の
極性が水平ライン毎に変化する場合のバースト制御発振
回路に関する。
ックした基準波信号を発振するバースト制御発振回路に
係り、特にバースト信号の基準波信号に対する位相差の
極性が水平ライン毎に変化する場合のバースト制御発振
回路に関する。
【０００２】
【従来の技術】カラーバースト信号は、水平帰線消去期
間内の水平同期信号のすぐ後（バックポーチ）に色副搬
送波を挿入したものであり、色同期信号とも呼ばれてい
る。受信側では、このカラーバースト信号を取り出し
て、局部発振器の同期をとり送信側と同じ周波数・位相
の基準色副搬送波を生成して色度信号の復調を行う。
間内の水平同期信号のすぐ後（バックポーチ）に色副搬
送波を挿入したものであり、色同期信号とも呼ばれてい
る。受信側では、このカラーバースト信号を取り出し
て、局部発振器の同期をとり送信側と同じ周波数・位相
の基準色副搬送波を生成して色度信号の復調を行う。
【０００３】図７は、カラーバースト信号を入力して局
部発振を行うバースト制御発振回路の一従来例のブロッ
ク図を示す。
部発振を行うバースト制御発振回路の一従来例のブロッ
ク図を示す。
【０００４】同図において、位相比較回路１は、受信し
たカラー映像信号から分離されたカラーバースト信号ａ
と周波数ｆscの色副搬送信号ｇとの位相を比較して、そ
の位相差Δφに応じた電圧Δｖを位相差信号ｂとして出
力する。その位相差信号ｂは、積分器４によって積分さ
れ、積分器出力ｅとしてＶＣＯ（電圧制御発振器）５に
入力する。
たカラー映像信号から分離されたカラーバースト信号ａ
と周波数ｆscの色副搬送信号ｇとの位相を比較して、そ
の位相差Δφに応じた電圧Δｖを位相差信号ｂとして出
力する。その位相差信号ｂは、積分器４によって積分さ
れ、積分器出力ｅとしてＶＣＯ（電圧制御発振器）５に
入力する。
【０００５】ＶＣＯ５は、積分器出力ｅの電圧に応じ
て、出力される発振波信号ｆの周波数ｎ・ｆsc（ｎは自
然数）を制御する。この発振波信号ｆはｎ分周回路６で
分周され、周波数ｆscの色副搬送波信号ｇとして位相比
較回路１に入力し、上述したように位相比較される。こ
うしてカラーバースト信号ａと色副搬送波信号ｇとが位
相ロックされ、得られた周波数ｆscの色副搬送波信号を
基準波として色度信号の復調が行われる。
て、出力される発振波信号ｆの周波数ｎ・ｆsc（ｎは自
然数）を制御する。この発振波信号ｆはｎ分周回路６で
分周され、周波数ｆscの色副搬送波信号ｇとして位相比
較回路１に入力し、上述したように位相比較される。こ
うしてカラーバースト信号ａと色副搬送波信号ｇとが位
相ロックされ、得られた周波数ｆscの色副搬送波信号を
基準波として色度信号の復調が行われる。
【０００６】このようにしてカラーバースト信号と色副
搬送波信号との同期をとるＰＬＬ（フェイズロックドル
ープ）回路は特開昭６０−２０６２９３号公報に記載さ
れており、またバースト信号から基準波（クロック）を
再生する回路は特開昭６１−１９１１３７号公報に記載
されている。
搬送波信号との同期をとるＰＬＬ（フェイズロックドル
ープ）回路は特開昭６０−２０６２９３号公報に記載さ
れており、またバースト信号から基準波（クロック）を
再生する回路は特開昭６１−１９１１３７号公報に記載
されている。
【０００７】
【発明が解決しようとする課題】上記従来のバースト制
御発振回路では、カラーバースト信号ａと色副搬送波信
号ｇとの間の位相差が一定であれば、安定した同期処理
を行うことができる。位相差が一定であれば、位相比較
回路１が出力する電圧も一定であり、その結果、ＶＣＯ
５が出力する発振周波数ｎｆscも安定するからである。
御発振回路では、カラーバースト信号ａと色副搬送波信
号ｇとの間の位相差が一定であれば、安定した同期処理
を行うことができる。位相差が一定であれば、位相比較
回路１が出力する電圧も一定であり、その結果、ＶＣＯ
５が出力する発振周波数ｎｆscも安定するからである。
【０００８】しかしながら、各水平ラインによって、カ
ラーバースト信号ａの位相が色副搬送信号ｇの位相に対
して変化する映像信号においては、図７に示すバースト
制御発振回路では、安定した発振周波数を得ることがで
きない。
ラーバースト信号ａの位相が色副搬送信号ｇの位相に対
して変化する映像信号においては、図７に示すバースト
制御発振回路では、安定した発振周波数を得ることがで
きない。
【０００９】たとえば、ＮＴＳＣ方式では、カラーバー
スト信号の位相が、色副搬送信号の位相に対してライン
毎に±１８０°交互に変化する。
スト信号の位相が、色副搬送信号の位相に対してライン
毎に±１８０°交互に変化する。
【００１０】図７に示すバースト制御発振回路が、ＮＴ
ＳＣ方式のカラーバースト信号ａを受信すると、位相比
較回路１の出力である位相差信号ｂには２ライン周期の
うねりが生じる。この位相差信号ｂは積分器４で積分さ
れるが、その積分器出力ｅにおいても、上記２ライン周
期のうねりが微小ながら残ってしまう。
ＳＣ方式のカラーバースト信号ａを受信すると、位相比
較回路１の出力である位相差信号ｂには２ライン周期の
うねりが生じる。この位相差信号ｂは積分器４で積分さ
れるが、その積分器出力ｅにおいても、上記２ライン周
期のうねりが微小ながら残ってしまう。
【００１１】このうねりを持った積分器出力ｅがＶＣＯ
５に入力すると、そのうねり成分がＶＣＯ５の発振周波
数のジッタとして現れ、精度および安定性が低下してし
まう。特に、この精度および安定性の低下は、電源立ち
上げ時に顕著であり、ＰＬＬがロックするのに時間がか
かるといった問題を生じさせる。
５に入力すると、そのうねり成分がＶＣＯ５の発振周波
数のジッタとして現れ、精度および安定性が低下してし
まう。特に、この精度および安定性の低下は、電源立ち
上げ時に顕著であり、ＰＬＬがロックするのに時間がか
かるといった問題を生じさせる。
【００１２】そこで、本発明の目的は、カラーバースト
信号の位相が色副搬送波信号の位相に対してライン毎に
変化するＮＴＳＣやＰＡＬ等の方式であっても、基準発
振波を生成する電圧制御発振器の発振周波数の精度及び
安定性を向上させるバースト制御発振回路を提供するこ
とにある。
信号の位相が色副搬送波信号の位相に対してライン毎に
変化するＮＴＳＣやＰＡＬ等の方式であっても、基準発
振波を生成する電圧制御発振器の発振周波数の精度及び
安定性を向上させるバースト制御発振回路を提供するこ
とにある。
【００１３】
【課題を解決するための手段】本発明は、基準波信号に
対する位相差の極性が所定の周期で変化するバースト信
号を入力して、前記バースト信号に位相ロックした前記
基準波信号を発振するバースト制御発振回路であって、
前記バースト信号の前記基準波信号に対する位相差を検
出する位相差検出手段と、第１極性の前記位相差と第２
極性の前記位相差とを交互に前記所定周期で検出し保持
するサンプルホールド手段と、前記サンプルホールド手
段によって保持された第１極性の位相差レベル信号と第
２極性の位相差レベル信号とを加算する加算手段と、前
記加算結果に基づいて前記基準波信号を発振する発振回
路と、からなることを特徴とする。
対する位相差の極性が所定の周期で変化するバースト信
号を入力して、前記バースト信号に位相ロックした前記
基準波信号を発振するバースト制御発振回路であって、
前記バースト信号の前記基準波信号に対する位相差を検
出する位相差検出手段と、第１極性の前記位相差と第２
極性の前記位相差とを交互に前記所定周期で検出し保持
するサンプルホールド手段と、前記サンプルホールド手
段によって保持された第１極性の位相差レベル信号と第
２極性の位相差レベル信号とを加算する加算手段と、前
記加算結果に基づいて前記基準波信号を発振する発振回
路と、からなることを特徴とする。
【００１４】ここで、サンプルホールド手段の更に具体
的な構成としては、２個のサンプルホールド回路からな
り、一方のサンプルホールド回路が前記第１極性の位相
差を検出して保持する時は、他方のサンプルホールド回
路が前記第２極性の位相差を検出して保持するという関
係で、各サンプルホールド回路が前記第１極性及び第２
極性の位相差を前記所定周期で交互に検出して保持する
ものが考えられる。あるいは、一方のサンプルホールド
回路は前記第１極性の位相差を前記所定周期の２倍の周
期で検出して保持し、他方のサンプルホールド回路は前
記第２極性の位相差を前記所定周期の２倍の周期で検出
して保持するものでもよい。
的な構成としては、２個のサンプルホールド回路からな
り、一方のサンプルホールド回路が前記第１極性の位相
差を検出して保持する時は、他方のサンプルホールド回
路が前記第２極性の位相差を検出して保持するという関
係で、各サンプルホールド回路が前記第１極性及び第２
極性の位相差を前記所定周期で交互に検出して保持する
ものが考えられる。あるいは、一方のサンプルホールド
回路は前記第１極性の位相差を前記所定周期の２倍の周
期で検出して保持し、他方のサンプルホールド回路は前
記第２極性の位相差を前記所定周期の２倍の周期で検出
して保持するものでもよい。
【００１５】
【作用】第１極性の前記位相差と第２極性の前記位相差
とが交互に前記所定周期で検出保持され、保持された第
１極性の位相差レベル信号と第２極性の位相差レベル信
号とが加算される。従って、互いに位相が反転した関係
にある位相差レベルが加算平均されることとなり、互い
に打ち消し合って、うねりの無い安定した発振制御信号
が得られる。
とが交互に前記所定周期で検出保持され、保持された第
１極性の位相差レベル信号と第２極性の位相差レベル信
号とが加算される。従って、互いに位相が反転した関係
にある位相差レベルが加算平均されることとなり、互い
に打ち消し合って、うねりの無い安定した発振制御信号
が得られる。
【００１６】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。
説明する。
【００１７】図１は、本発明によるバースト制御発振回
路の第１実施例を示すブロック図である。同図に示すよ
うに、本実施例は、従来のバースト制御発振回路に対し
て、サンプルホールド回路２、加算器３、およびサンプ
ルホールド制御回路７が追加され構成となっている。
路の第１実施例を示すブロック図である。同図に示すよ
うに、本実施例は、従来のバースト制御発振回路に対し
て、サンプルホールド回路２、加算器３、およびサンプ
ルホールド制御回路７が追加され構成となっている。
【００１８】先ず、位相比較回路１が、カラーバースト
信号ａの位相と、ｎ分周回路６の出力である色副搬送信
号ｇの位相とを比較し、その位相差Δφを電圧Δｖに変
換して位相差信号ｂとして出力する。
信号ａの位相と、ｎ分周回路６の出力である色副搬送信
号ｇの位相とを比較し、その位相差Δφを電圧Δｖに変
換して位相差信号ｂとして出力する。
【００１９】サンプルホールド回路２は、複数のタイミ
ングで位相差信号ｂをそれぞれサンプルホールドする。
これら複数のサンプリングタイミングは、サンプルホー
ルド制御回路７からの制御信号ｉ（制御パルスｏ，ｐ，
及びｑ）によって制御される。サンプルホールド出力信
号ｃ（信号ｍ及びｎ）は、加算器３で加算され、加算器
出力ｄとして積分器４へ出力される。以下、従来例と同
様に、加算器出力ｄが積分器４で積分され（積分器出力
ｅ）、ＶＣＯ５によって発振周波数ｎ・ｆscの基準発振
波ｆに変換され、さらにｎ分周回路６によってｎ分周さ
れて周波数ｆscの色副搬送波信号ｇが生成される。その
色副搬送波信号ｇが位相比較回路１に入力され、位相比
較される。
ングで位相差信号ｂをそれぞれサンプルホールドする。
これら複数のサンプリングタイミングは、サンプルホー
ルド制御回路７からの制御信号ｉ（制御パルスｏ，ｐ，
及びｑ）によって制御される。サンプルホールド出力信
号ｃ（信号ｍ及びｎ）は、加算器３で加算され、加算器
出力ｄとして積分器４へ出力される。以下、従来例と同
様に、加算器出力ｄが積分器４で積分され（積分器出力
ｅ）、ＶＣＯ５によって発振周波数ｎ・ｆscの基準発振
波ｆに変換され、さらにｎ分周回路６によってｎ分周さ
れて周波数ｆscの色副搬送波信号ｇが生成される。その
色副搬送波信号ｇが位相比較回路１に入力され、位相比
較される。
【００２０】次に、サンプルホールド回路２の具体的回
路構成について、図２を参照しながら説明する。
路構成について、図２を参照しながら説明する。
【００２１】同図において、サンプルホールド回路２
は、４つのサンプルホールド回路２−１〜２−４によっ
て構成されている。サンプルホールド回路２−１は、ス
イッチＳＷ、コンデンサＣ、およびアンプＯＰで構成さ
れており、他のサンプルホールド回路も同図に示す如
く、同様の構成である。
は、４つのサンプルホールド回路２−１〜２−４によっ
て構成されている。サンプルホールド回路２−１は、ス
イッチＳＷ、コンデンサＣ、およびアンプＯＰで構成さ
れており、他のサンプルホールド回路も同図に示す如
く、同様の構成である。
【００２２】サンプルホールド回路２−１は、制御パル
スｏに従ったタイミングで位相差信号ｂを保持し、その
出力信号ｋがサンプルホールド回路２−２及び２−３に
供給される。サンプルホールド回路２−２は制御パルス
ｐに従ったタイミングで出力信号ｋを保持し、その出力
信号ｌがサンプルホールド回路２−４に供給される。サ
ンプルホールド回路２−３及び２−４は、各々制御パル
スｑに従ったタイミングで出力信号ｋ及びｌをそれぞれ
保持し、その出力信号ｍ及びｎを加算器３へ出力する。
これら出力信号ｍ及びｎは加算器３によって加算され、
加算器出力ｄとして積分器４に出力される。
スｏに従ったタイミングで位相差信号ｂを保持し、その
出力信号ｋがサンプルホールド回路２−２及び２−３に
供給される。サンプルホールド回路２−２は制御パルス
ｐに従ったタイミングで出力信号ｋを保持し、その出力
信号ｌがサンプルホールド回路２−４に供給される。サ
ンプルホールド回路２−３及び２−４は、各々制御パル
スｑに従ったタイミングで出力信号ｋ及びｌをそれぞれ
保持し、その出力信号ｍ及びｎを加算器３へ出力する。
これら出力信号ｍ及びｎは加算器３によって加算され、
加算器出力ｄとして積分器４に出力される。
【００２３】サンプルホールドのタイミングを決定する
制御パルスｏ、ｐ、及びｑは、サンプルホールド制御回
路７によって出力される。サンプルホールド制御回路７
は、主にバースト検波、単安定マルチバイブレータ等で
構成され、カラーバースト信号ａ及び水平同期信号ｈを
入力し、後述するように、水平同期信号ｈの立上りに同
期して制御パルスｐを出力し、続いてカラーバースト信
号が入力している時に制御パルスｏを、その後に制御パ
ルスｑを順次出力する。
制御パルスｏ、ｐ、及びｑは、サンプルホールド制御回
路７によって出力される。サンプルホールド制御回路７
は、主にバースト検波、単安定マルチバイブレータ等で
構成され、カラーバースト信号ａ及び水平同期信号ｈを
入力し、後述するように、水平同期信号ｈの立上りに同
期して制御パルスｐを出力し、続いてカラーバースト信
号が入力している時に制御パルスｏを、その後に制御パ
ルスｑを順次出力する。
【００２４】次に、本実施例のバースト制御発振回路の
動作を、図３のタイミングチャートを参照しながら説明
する。なお、同図では、色副搬送波信号の位相に対する
カラーバースト信号の位相がラインごとに±１８０°変
化するＮＴＳＣ方式を例示する。
動作を、図３のタイミングチャートを参照しながら説明
する。なお、同図では、色副搬送波信号の位相に対する
カラーバースト信号の位相がラインごとに±１８０°変
化するＮＴＳＣ方式を例示する。
【００２５】まず、水平ラインＨＬｉの水平同期信号ｈ
の立上りに同期して、サンプルホールド制御回路７は制
御パルスｐを立ち下がらせ、サンプルホールド回路２−
２のスイッチＳＷを導通させてサンプルホールド回路２
−１の出力信号ｋを保持させる。その結果、サンプルホ
ールド回路２−２の出力信号ｌが負レベルとなる。
の立上りに同期して、サンプルホールド制御回路７は制
御パルスｐを立ち下がらせ、サンプルホールド回路２−
２のスイッチＳＷを導通させてサンプルホールド回路２
−１の出力信号ｋを保持させる。その結果、サンプルホ
ールド回路２−２の出力信号ｌが負レベルとなる。
【００２６】水平同期信号ｈの立上り直後のバックポー
チにおいてカラーバースト信号ａが位相比較回路１に入
力すると、位相比較回路１は、位相差に応じた位相差信
号ｂを出力し、サンプルホールド回路２−１に入力す
る。この位相差信号ｂは、同図に示すように水平ライン
毎に＋１８０゜又は−１８０゜交互に変化する。
チにおいてカラーバースト信号ａが位相比較回路１に入
力すると、位相比較回路１は、位相差に応じた位相差信
号ｂを出力し、サンプルホールド回路２−１に入力す
る。この位相差信号ｂは、同図に示すように水平ライン
毎に＋１８０゜又は−１８０゜交互に変化する。
【００２７】続いて、サンプルホールド制御回路７はカ
ラーバースト信号ａが入力しているタイミングで制御パ
ルスｏを出力する。これによってサンプルホールド回路
２−１は、その時点の正レベルの位相差信号ｂを保持
し、その出力信号ｋが正レベルに立ち上がる。
ラーバースト信号ａが入力しているタイミングで制御パ
ルスｏを出力する。これによってサンプルホールド回路
２−１は、その時点の正レベルの位相差信号ｂを保持
し、その出力信号ｋが正レベルに立ち上がる。
【００２８】この状態でサンプルホールド制御回路７は
制御パルスｑを出力する。これによって、サンプルホー
ルド回路２−３は信号ｋを保持し、その出力信号ｍは立
上って正レベルとなる。同時に、サンプルホールド回路
２−４は信号ｌを保持し、その出力信号は立ち下がって
負レベルとなる。
制御パルスｑを出力する。これによって、サンプルホー
ルド回路２−３は信号ｋを保持し、その出力信号ｍは立
上って正レベルとなる。同時に、サンプルホールド回路
２−４は信号ｌを保持し、その出力信号は立ち下がって
負レベルとなる。
【００２９】次に、水平ラインＨＬｉ+1の水平同期信号
ｈが立上ると、サンプルホールド制御回路７は制御パル
スｐを立ち下がらせ、サンプルホールド回路２−２のス
イッチＳＷを導通させてサンプルホールド回路２−１の
出力信号ｋを保持させる。その結果、サンプルホールド
回路２−２の出力信号ｌは立ち上がって正レベルとな
る。
ｈが立上ると、サンプルホールド制御回路７は制御パル
スｐを立ち下がらせ、サンプルホールド回路２−２のス
イッチＳＷを導通させてサンプルホールド回路２−１の
出力信号ｋを保持させる。その結果、サンプルホールド
回路２−２の出力信号ｌは立ち上がって正レベルとな
る。
【００３０】続いて、バックポーチにおいてカラーバー
スト信号ａが位相比較回路１に入力すると、位相比較回
路１は位相差に応じた位相差信号ｂを出力するが、この
場合は−１８０゜であるから、負レベルの位相差信号ｂ
がサンプルホールド回路２−１に入力する。この状態
で、サンプルホールド制御回路７からの制御パルスｏに
よって、サンプルホールド回路２−１は位相差信号ｂを
保持し、その出力信号ｋは負レベルに立ち上がる。
スト信号ａが位相比較回路１に入力すると、位相比較回
路１は位相差に応じた位相差信号ｂを出力するが、この
場合は−１８０゜であるから、負レベルの位相差信号ｂ
がサンプルホールド回路２−１に入力する。この状態
で、サンプルホールド制御回路７からの制御パルスｏに
よって、サンプルホールド回路２−１は位相差信号ｂを
保持し、その出力信号ｋは負レベルに立ち上がる。
【００３１】続いて、サンプルホールド制御回路７は制
御パルスｑを出力し、これによってサンプルホールド回
路２−３は信号ｋを保持し、その出力信号ｍは立下がっ
て負レベルとなる。同時に、サンプルホールド回路２−
４は信号ｌを保持し、その出力信号は立ち上がって正レ
ベルとなる。
御パルスｑを出力し、これによってサンプルホールド回
路２−３は信号ｋを保持し、その出力信号ｍは立下がっ
て負レベルとなる。同時に、サンプルホールド回路２−
４は信号ｌを保持し、その出力信号は立ち上がって正レ
ベルとなる。
【００３２】このように、サンプルホールド回路２−３
及び２−４がそれぞれ出力するサンプルホールド出力信
号ｍ及びｎは、互いに正／負が反転した関係にあるの
で、それらを加算器３で加算平均すると互いに打ち消し
あい、その出力である加算器出力ｄは、図３の最下段に
示すようにうねりが無く、常時、色副搬送信号ｇの位相
に対するカラーバースト信号ａの位相が±０°の電圧値
となる。
及び２−４がそれぞれ出力するサンプルホールド出力信
号ｍ及びｎは、互いに正／負が反転した関係にあるの
で、それらを加算器３で加算平均すると互いに打ち消し
あい、その出力である加算器出力ｄは、図３の最下段に
示すようにうねりが無く、常時、色副搬送信号ｇの位相
に対するカラーバースト信号ａの位相が±０°の電圧値
となる。
【００３３】このような加算器出力ｄを入力して得られ
る積分器４の積分器出力ｅは安定したものとなり、その
積分器出力ｅに従って動作するＶＣＯ５からは安定した
周波数ｎ・ｆscの基準発振波ｆが出力される。
る積分器４の積分器出力ｅは安定したものとなり、その
積分器出力ｅに従って動作するＶＣＯ５からは安定した
周波数ｎ・ｆscの基準発振波ｆが出力される。
【００３４】次に、本発明の他の実施例について説明す
る。
る。
【００３５】図４は、本発明によるバースト制御発振回
路の第２実施例を示すブロック図である。なお、同図に
おいて、図１に示した回路と同一の部分には、同一の符
号を付してある。
路の第２実施例を示すブロック図である。なお、同図に
おいて、図１に示した回路と同一の部分には、同一の符
号を付してある。
【００３６】図４に示す第２実施例の基本的な構成は上
記第１実施例と同じであるが、この第２実施例では位相
判別回路９が設けられており、サンプルホールド制御回
路１０は、位相判別回路９の判別結果ｊに基づいて、制
御パルスｘ及びｙからなる制御信号ｉをサンプルホール
ド回路８へ出力し、それらのタイミングでサンプルホー
ルド回路８は位相差信号ｂの保持動作を行う。
記第１実施例と同じであるが、この第２実施例では位相
判別回路９が設けられており、サンプルホールド制御回
路１０は、位相判別回路９の判別結果ｊに基づいて、制
御パルスｘ及びｙからなる制御信号ｉをサンプルホール
ド回路８へ出力し、それらのタイミングでサンプルホー
ルド回路８は位相差信号ｂの保持動作を行う。
【００３７】サンプルホールド回路８、位相判別回路
９、サンプルホールド制御回路１０およびその周辺回路
について、図５を参照しながら説明する。同図におい
て、サンプルホールド回路８は、２つのサンプルホール
ド回路８−１，８−２によって構成されている。これら
サンプルホールド回路８−１および８−２の構成は、図
２に示すサンプルホールド回路２−１と同様である。
９、サンプルホールド制御回路１０およびその周辺回路
について、図５を参照しながら説明する。同図におい
て、サンプルホールド回路８は、２つのサンプルホール
ド回路８−１，８−２によって構成されている。これら
サンプルホールド回路８−１および８−２の構成は、図
２に示すサンプルホールド回路２−１と同様である。
【００３８】位相比較回路１が出力する位相差信号ｂ
は、サンプルホールド回路８−１および８−２の双方に
入力する。そして、それらサンプルホールド回路８−１
および８−２の出力信号ｒ及びｓはそれぞれ加算器３に
入力する。
は、サンプルホールド回路８−１および８−２の双方に
入力する。そして、それらサンプルホールド回路８−１
および８−２の出力信号ｒ及びｓはそれぞれ加算器３に
入力する。
【００３９】位相判別回路９は、コンパレータ部９−
１、フリップフロップ９−２、およびゲート回路９−３
で構成されている。
１、フリップフロップ９−２、およびゲート回路９−３
で構成されている。
【００４０】コンパレータ部９−１は、コンパレータと
して動作する演算増幅器ＯＰと参照電圧を生成する抵抗
Ｒ１及びＲ２とによって構成される。演算増幅器ＯＰ
は、抵抗Ｒ１及びＲ２によって生成される参照電圧レベ
ル（後述）と位相差信号ｂとを比較し、その結果をコン
パレータ出力信号ｕとしてフリップフロップ９−２のＲ
端子（リセット）に出力する。
して動作する演算増幅器ＯＰと参照電圧を生成する抵抗
Ｒ１及びＲ２とによって構成される。演算増幅器ＯＰ
は、抵抗Ｒ１及びＲ２によって生成される参照電圧レベ
ル（後述）と位相差信号ｂとを比較し、その結果をコン
パレータ出力信号ｕとしてフリップフロップ９−２のＲ
端子（リセット）に出力する。
【００４１】フリップフロップ９−２は、Ｄ端子（デー
タ）が自身の反転Ｑ出力端子に接続され、ＣＫ端子（ク
ロック）には水平同期信号ｈが入力する。Ｑ出力端子か
ら出力される位相判別信号ｖはゲート回路９−３の第１
ＮＡＮＤゲート９−３１の一方の入力端子に入力し、反
転Ｑ出力端子から出力される位相判別信号ｗは第２ＮＡ
ＮＤゲート９−３２の一方の入力端子に入力する。第１
及び第２のＮＡＮＤゲート９−３１及び９−３２の他方
の入力端子には、サンプルホールド制御回路１０の出力
信号ｔが同時に入力する。
タ）が自身の反転Ｑ出力端子に接続され、ＣＫ端子（ク
ロック）には水平同期信号ｈが入力する。Ｑ出力端子か
ら出力される位相判別信号ｖはゲート回路９−３の第１
ＮＡＮＤゲート９−３１の一方の入力端子に入力し、反
転Ｑ出力端子から出力される位相判別信号ｗは第２ＮＡ
ＮＤゲート９−３２の一方の入力端子に入力する。第１
及び第２のＮＡＮＤゲート９−３１及び９−３２の他方
の入力端子には、サンプルホールド制御回路１０の出力
信号ｔが同時に入力する。
【００４２】サンプルホールド制御回路１０にはカラー
バースト信号ａ及び水平同期信号ｈが入力し、その出力
信号ｔのタイミングで制御パルスｘ又はｙがサンプルホ
ールド回路８−１及び８−２へ出力される。
バースト信号ａ及び水平同期信号ｈが入力し、その出力
信号ｔのタイミングで制御パルスｘ又はｙがサンプルホ
ールド回路８−１及び８−２へ出力される。
【００４３】次に、本実施例の動作を図６のタイミング
チャートを参照しながら説明する。同図では、色副搬送
信号の位相に対するカラーバースト信号の位相が、ライ
ンごとに±１３５°変化するＰＡＬ方式を例に取り上げ
る。
チャートを参照しながら説明する。同図では、色副搬送
信号の位相に対するカラーバースト信号の位相が、ライ
ンごとに±１３５°変化するＰＡＬ方式を例に取り上げ
る。
【００４４】まず、位相比較回路１にカラーバースト信
号ａが入力すると、その出力である位相差信号ｂは、カ
ラーバースト信号ａの位相が＋１３５°の場合に正の値
となり、−１３５°の場合に負の値となる（ここでいう
正・負は、上記位相差が±０°の場合の位相差信号を基
準とする）。すなわち、位相差信号ｂは２ラインを周期
としてライン毎に正・負の値を繰り返す。そして、この
位相差信号ｂは、サンプルホールド回路８−１および８
−２に出力される。
号ａが入力すると、その出力である位相差信号ｂは、カ
ラーバースト信号ａの位相が＋１３５°の場合に正の値
となり、−１３５°の場合に負の値となる（ここでいう
正・負は、上記位相差が±０°の場合の位相差信号を基
準とする）。すなわち、位相差信号ｂは２ラインを周期
としてライン毎に正・負の値を繰り返す。そして、この
位相差信号ｂは、サンプルホールド回路８−１および８
−２に出力される。
【００４５】一方、位相差信号ｂがコンパレータ部９−
１に入力すると、演算増幅器ＯＰは位相差信号ｂの信号
レベルと抵抗Ｒ１，Ｒ２によって生成される電圧レベル
とを比較する。ここで、抵抗Ｒ１，Ｒ２によって生成さ
れる電圧レベルは、カラーバースト信号ａの位相が＋１
３５°のときの位相差信号ｂの電圧よりも僅かに低くな
るように設定してある。したがって、カラーバースト信
号ａの位相が＋１３５°となった場合のみ、コンパレー
タ部９−１が出力するコンパレータ出力信号ｕがフリッ
プフロップ９−２をリセットする。
１に入力すると、演算増幅器ＯＰは位相差信号ｂの信号
レベルと抵抗Ｒ１，Ｒ２によって生成される電圧レベル
とを比較する。ここで、抵抗Ｒ１，Ｒ２によって生成さ
れる電圧レベルは、カラーバースト信号ａの位相が＋１
３５°のときの位相差信号ｂの電圧よりも僅かに低くな
るように設定してある。したがって、カラーバースト信
号ａの位相が＋１３５°となった場合のみ、コンパレー
タ部９−１が出力するコンパレータ出力信号ｕがフリッ
プフロップ９−２をリセットする。
【００４６】また、水平同期信号ｈがフリップフロップ
９−２のＣＫ端子に入力されているので、水平同期信号
ｈが入力されるごと、すなわちラインごとに、フリップ
フロップ９−２のＱ出力である位相判別信号ｖと、反転
Ｑ出力である位相判別信号ｗとが互いに入れ代わる。
９−２のＣＫ端子に入力されているので、水平同期信号
ｈが入力されるごと、すなわちラインごとに、フリップ
フロップ９−２のＱ出力である位相判別信号ｖと、反転
Ｑ出力である位相判別信号ｗとが互いに入れ代わる。
【００４７】さらに、サンプルホールド制御回路１０
は、カラーバースト信号ａを検出すると、サンプルホー
ルド制御出力信号ｔをＮＡＮＤゲート９−３１および９
−３２の双方に対して出力する。このサンプルホールド
制御出力信号ｔは、上記位相判別信号ｖ及びｗによって
ＮＡＮＤゲート９−３１または９−３２のどちらかオー
プン状態となっている方のＮＡＮＤゲートから出力す
る。すなわち、カラーバースト信号ａの位相が＋１３５
°の時はＮＡＮＤゲート９−３２から制御パルスｘが出
力し、サンプルホールド回路８−１に入力する。一方、
カラーバースト信号ａの位相が−１３５°の時はＮＡＮ
Ｄゲート９−３１から制御パルスｙが出力し、サンプル
ホールド回路８−２に入力する。このように、位相判別
回路９はカラーバースト信号ａの位相を判別して、制御
パルスｘ及びｙを切り換える。
は、カラーバースト信号ａを検出すると、サンプルホー
ルド制御出力信号ｔをＮＡＮＤゲート９−３１および９
−３２の双方に対して出力する。このサンプルホールド
制御出力信号ｔは、上記位相判別信号ｖ及びｗによって
ＮＡＮＤゲート９−３１または９−３２のどちらかオー
プン状態となっている方のＮＡＮＤゲートから出力す
る。すなわち、カラーバースト信号ａの位相が＋１３５
°の時はＮＡＮＤゲート９−３２から制御パルスｘが出
力し、サンプルホールド回路８−１に入力する。一方、
カラーバースト信号ａの位相が−１３５°の時はＮＡＮ
Ｄゲート９−３１から制御パルスｙが出力し、サンプル
ホールド回路８−２に入力する。このように、位相判別
回路９はカラーバースト信号ａの位相を判別して、制御
パルスｘ及びｙを切り換える。
【００４８】サンプルホールド回路８−１は、制御パル
スｘを受信すると、カラーバースト信号の位相が＋１３
５°のときの位相差信号ｂ（正レベル）をサンプルホー
ルドし、一方、サンプルホールド回路８−２は、制御パ
ルスｙを受信すると、カラーバースト信号の位相が−１
３５°のときの位相差信号ｂ（負レベル）をサンプルホ
ールドする。
スｘを受信すると、カラーバースト信号の位相が＋１３
５°のときの位相差信号ｂ（正レベル）をサンプルホー
ルドし、一方、サンプルホールド回路８−２は、制御パ
ルスｙを受信すると、カラーバースト信号の位相が−１
３５°のときの位相差信号ｂ（負レベル）をサンプルホ
ールドする。
【００４９】サンプルホールド回路８−１が出力するサ
ンプルホールド出力信号ｒと、サンプルホールド回路８
−２が出力するサンプルホールド出力信号ｓとが、それ
ぞれ加算器３に入力する。ここで、サンプルホールド出
力信号ｒ及びｓは互いに位相が反転した関係にあるの
で、加算器３で加算平均されると互いに打ち消しあい、
その出力である加算器出力ｄは、図６の最下段に示すよ
うにうねりが無く、常時、色副搬送信号ｇの位相に対す
るカラーバースト信号ａの位相が±０°のときの電圧と
なる。
ンプルホールド出力信号ｒと、サンプルホールド回路８
−２が出力するサンプルホールド出力信号ｓとが、それ
ぞれ加算器３に入力する。ここで、サンプルホールド出
力信号ｒ及びｓは互いに位相が反転した関係にあるの
で、加算器３で加算平均されると互いに打ち消しあい、
その出力である加算器出力ｄは、図６の最下段に示すよ
うにうねりが無く、常時、色副搬送信号ｇの位相に対す
るカラーバースト信号ａの位相が±０°のときの電圧と
なる。
【００５０】このような加算器出力ｄを入力して得られ
る積分器４の積分器出力ｅは安定したものとなり、その
積分器出力ｅに従って動作するＶＣＯ５からは、安定し
た周波数ｎ・ｆscの基準発振波ｆが出力される。
る積分器４の積分器出力ｅは安定したものとなり、その
積分器出力ｅに従って動作するＶＣＯ５からは、安定し
た周波数ｎ・ｆscの基準発振波ｆが出力される。
【００５１】
【発明の効果】以上説明したように、本発明のバースト
制御発振回路によれば、第１極性の位相差と第２極性の
位相差とが交互に所定周期で検出保持され、保持された
第１極性の位相差レベル信号と第２極性の位相差レベル
信号とが加算平均される。従って、互いに位相が反転し
た関係にある位相差レベルが加算されることとなり、互
いに打ち消し合って、うねりの無い安定した発振制御信
号が得られる。
制御発振回路によれば、第１極性の位相差と第２極性の
位相差とが交互に所定周期で検出保持され、保持された
第１極性の位相差レベル信号と第２極性の位相差レベル
信号とが加算平均される。従って、互いに位相が反転し
た関係にある位相差レベルが加算されることとなり、互
いに打ち消し合って、うねりの無い安定した発振制御信
号が得られる。
【００５２】例えば、色副搬送信号の位相に対するカラ
ーバースト信号の位相が水平ライン毎に±１８０゜ある
いは±１３５゜変化するようなカラーテレビジョン方式
であっても、正確で安定した基準発振波を得ることがで
きる。
ーバースト信号の位相が水平ライン毎に±１８０゜ある
いは±１３５゜変化するようなカラーテレビジョン方式
であっても、正確で安定した基準発振波を得ることがで
きる。
【図１】本発明の第１の実施例のバースト制御発振回路
のブロック図である。
のブロック図である。
【図２】図１に示すバースト制御発振回路のサンプルホ
ールド回路及びその周辺回路の一例を示すブロック図で
ある。
ールド回路及びその周辺回路の一例を示すブロック図で
ある。
【図３】図１に示すバースト制御発振回路の動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図４】本発明の第２の実施例のバースト制御発振回路
のブロック図である。
のブロック図である。
【図５】図４に示すバースト制御発振回路のサンプルホ
ールド回路及びその周辺回路の一例を示すブロック図で
ある。
ールド回路及びその周辺回路の一例を示すブロック図で
ある。
【図６】図４に示すバースト制御発振回路の動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図７】従来のバースト制御発振回路のブロック図であ
る。
る。
【図８】従来のバースト制御発振回路の動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【符号の説明】 １ 位相比較回路 ２ サンプルホールド回路 ２−１〜２−４ サンプルホールド回路 ３ 加算器 ４ 積分器 ５ ＶＣＯ（電圧制御発振器） ６ ｎ分周回路 ７ サンプルホールド制御回路 ８ サンプルホールド回路 ８−１，８−２ サンプルホールド回路 ９ 位相判別回路 ９−１ コンパレータ部 ９−２ フリップフロップ ９−３ ゲート回路 １０ サンプルホールド制御回路 ａ カラーバースト信号 ｂ 位相差信号 ｃ 複数のサンプルホールド出力信号 ｄ 加算器出力 ｅ 積分器出力 ｆ ＶＣＯ発振波信号 ｇ 色副搬送波信号 ｈ 水平同期信号 ｉ 複数の制御パルス ｊ 位相判別信号 ｋ，ｌ，ｍ，ｎ サンプルホールド回路２−１〜２−４
の出力信号 ｏ，ｐ，ｑ 制御パルス ｒ，ｓ サンプルホールド回路８−１，８−２の出力信
号 ｔ サンプルホールド制御出力信号 ｕ コンパレータ出力信号 ｖ，ｗ 位相判別え信号 ｘ，ｙ 制御パルス
の出力信号 ｏ，ｐ，ｑ 制御パルス ｒ，ｓ サンプルホールド回路８−１，８−２の出力信
号 ｔ サンプルホールド制御出力信号 ｕ コンパレータ出力信号 ｖ，ｗ 位相判別え信号 ｘ，ｙ 制御パルス
Claims (5)
- 【請求項１】 基準波信号に対する位相差の極性が所定
の周期で変化するバースト信号を入力して、前記バース
ト信号に位相ロックした前記基準波信号を発振するバー
スト制御発振回路において、 前記バースト信号の前記基準波信号に対する位相差を検
出する位相差検出手段と、 第１極性の前記位相差と第２極性の前記位相差とを交互
に前記所定周期で検出し保持するサンプルホールド手段
と、 前記サンプルホールド手段によって保持された第１極性
の位相差レベル信号と第２極性の位相差レベル信号とを
加算する加算手段と、 前記加算結果に基づいて前記基準波信号を発振する発振
回路と、 からなることを特徴とするバースト制御発振回路。 - 【請求項２】 前記サンプルホールド手段は２個のサン
プルホールド回路からなり、一方のサンプルホールド回
路が前記第１極性の位相差を検出して保持する時は、他
方のサンプルホールド回路が前記第２極性の位相差を検
出して保持するという関係で、各サンプルホールド回路
が前記第１極性及び第２極性の位相差を前記所定周期で
交互に検出して保持することを特徴とする請求項１記載
のバースト制御発振回路。 - 【請求項３】 前記サンプルホールド手段は２個のサン
プルホールド回路からなり、一方のサンプルホールド回
路は前記第１極性の位相差を前記所定周期の２倍の周期
で検出して保持し、他方のサンプルホールド回路は前記
第２極性の位相差を前記所定周期の２倍の周期で検出し
て保持することを特徴とする請求項１記載のバースト制
御発振回路。 - 【請求項４】 基準波信号に対する位相差の極性が水平
ライン毎に変化するバースト信号を入力して、前記バー
スト信号に位相ロックした基準波信号を発振するバース
ト制御発振回路において、 前記バースト信号の前記基準波信号に対する位相差を検
出する位相差検出回路と、 前記バースト信号が入力する毎に所定のタイミングで前
記位相差を検出して保持する第１サンプルホールド回路
と、 前記所定タイミングより前のタイミングで、前記第１サ
ンプルホールド回路の保持信号を検出して保持する第２
サンプルホールド回路と、 前記所定タイミングより後のタイミングで、前記第１及
び第２サンプルホールド回路の各保持信号をそれぞれ検
出して保持する第３及び第４サンプルホールド回路と、 前記第３及び第４サンプルホールド回路の保持信号を加
算する加算回路と、 前記加算回路の加算出力に基づいて前記基準波信号を発
振する発振回路と、 からなることを特徴とするバースト制御発振回路。 - 【請求項５】 基準波信号に対する位相差の極性が水平
ライン毎に変化するバースト信号を入力して、前記バー
スト信号に位相ロックした基準波信号を発振するバース
ト制御発振回路において、 前記バースト信号の前記基準波信号に対する位相差を検
出する位相差検出回路と、 前記位相差の極性を判別する位相判別回路と、 前記位相差が第１の極性の時に、当該位相差を所定タイ
ミングで検出して保持する第１サンプルホールド回路
と、 前記位相差が第２の極性の時に、当該位相差を所定タイ
ミングで検出して保持する第２サンプルホールド回路
と、 前記第１及び第２サンプルホールド回路の保持信号を加
算する加算回路と、 前記加算回路の加算出力に基づいて前記基準波信号を発
振する発振回路と、 からなることを特徴とするバースト制御発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5202938A JPH0738910A (ja) | 1993-07-24 | 1993-07-24 | バースト制御発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5202938A JPH0738910A (ja) | 1993-07-24 | 1993-07-24 | バースト制御発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738910A true JPH0738910A (ja) | 1995-02-07 |
Family
ID=16465654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5202938A Pending JPH0738910A (ja) | 1993-07-24 | 1993-07-24 | バースト制御発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738910A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009200570A (ja) * | 2008-02-19 | 2009-09-03 | Hitachi Ltd | クロック再生回路 |
| WO2012041915A1 (en) * | 2010-09-30 | 2012-04-05 | St-Ericsson Sa | Sampler circuit |
| CN107395126A (zh) * | 2017-07-20 | 2017-11-24 | 上海兆芯集成电路有限公司 | 弦波信号产生电路和方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5753192A (en) * | 1980-09-16 | 1982-03-30 | Nec Corp | Subcarrier signal reproducing circuit |
-
1993
- 1993-07-24 JP JP5202938A patent/JPH0738910A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5753192A (en) * | 1980-09-16 | 1982-03-30 | Nec Corp | Subcarrier signal reproducing circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009200570A (ja) * | 2008-02-19 | 2009-09-03 | Hitachi Ltd | クロック再生回路 |
| WO2012041915A1 (en) * | 2010-09-30 | 2012-04-05 | St-Ericsson Sa | Sampler circuit |
| CN107395126A (zh) * | 2017-07-20 | 2017-11-24 | 上海兆芯集成电路有限公司 | 弦波信号产生电路和方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970128 |