JPH0818991A - 標本化回路並びに位相基準検出回路及び標本化クロック移動回路 - Google Patents

Abstract

(57)【要約】 【目的】 素子、環境の変動の影響を受けにくい標本化
回路を提供する。 【構成】 標本化クロックφ₂ が標本化の最適なタイミ
ングからどのようにずれているのかが位相差検出回路５
によって検出され、位相差信号が出力される。一方、そ
の進み若しくは遅れの検出基準となる位相基準信号ＯＲ
Ｇは位相基準検出回路４によって生成される。そして標
本化クロック移動回路２はこれらの信号に基づいて、標
本化に最適なタイミングで活性化するように標本化クロ
ックφ₂ を移動する。このようにして制御された標本化
クロックφ₂ を用いて標本化が行われ、得られた基本信
号に基づいて位相基準信号ＯＲＧ、位相差信号（等値信
号ＥＱＵ、非等値信号ＵＰＤＮ）が生成される。 【効果】 フィードバック制御を行うことによって、標
本化クロックを自動的に最適なタイミングにおいて活性
化させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、標本化回路並びに位
相基準検出回路及び標本化クロック移動回路に関するも
のである。位相基準検出回路及び標本化クロック移動回
路は標本化回路に用いられ、標本化回路は、例えばカラ
ー映像信号を再生し、デジタル処理する場合に用いられ
る。

【０００２】

【従来の技術】図２６は、従来の標本化回路の構成を示
す回路図である。ＮＰＮ型トランジスタ２１ａには抵抗
２０ａ，２０ｂ，２０ｃが接続され、これらの抵抗と電
源Ｖ_CC，Ｖ_EEとによってその動作バイアスが決定されて
いる。また、トランジスタ２１ａにはコンデンサ１９ｂ
及び半固定抵抗２２を介してＮＰＮ型トランジスタ２１
ｂが接続されている。

【０００３】入力端子ＩＮから入力される標本化クロッ
クは正弦波であり、コンデンサ１９ａによって交流分の
みがトランジスタ２１ａのベースに伝達される。トラン
ジスタ２１ａのベースは、抵抗２０ａ，２０ｂの分圧比
に応じた電圧にバイアスされている。トランジスタ２１
ａのエミッタ、コレクタからは、互いに１８０゜位相の
異なる２つの信号が出力される。これらはそれぞれコン
デンサ１９ｂと半固定抵抗２２に入力し、合成されてト
ランジスタ２１ｂのベースに与えられる。合成された信
号は標本化クロックに対して、コンデンサ１９ｂの容量
値と半固定抵抗２２の抵抗値の積で定まる時定数に応じ
た位相遅れを有する。トランジスタ２１ｂと抵抗器２０
ｄとはエミッタフォロア回路を構成しており、合成され
た信号はインピーダンス変換されて出力端子ＯＵＴに出
力される。

【０００４】結局、標本化クロックは、コンデンサ１９
ｂと半固定抵抗２２からなる共振回路の時定数によって
被標本化信号に対する位相ズレが調整される。このよう
にして標本化クロックの位相ズレを調整して標本化点が
調整されていた。

【０００５】

【発明が解決しようとする課題】しかし、従来の標本化
回路は以上のように構成されているので、各抵抗、コン
デンサ、トランジスタ等の素子、周囲温度、電源電圧の
ばらつき等の影響を受け易いという問題点があった。更
にまた、フィードバック制御が行えないために調整の自
動化ができないという問題点もあった。

【０００６】この発明は上記問題点を解決するためにな
されたもので、フィードバック制御を行うことによって
標本化クロックを自動的に最適なタイミングにおいて活
性化させ、素子、周囲温度、電源電圧のばらつき等の影
響を受けにくい標本化回路を提供することを目的とす
る。

【０００７】

【課題を解決するための手段】この発明のうち請求項１
にかかるものは、搬送波を変調して得られた本体信号
と、前記搬送波と同一の周波数であって前記本体信号に
先行する前駆信号と、を含み、アナログの態様を呈する
被標本化信号を、前記搬送波の周波数のｍ倍（ｍは整
数）の周波数を有する標本化クロックで標本化する標本
化回路である。そして、（ａ）前記被標本化信号を前記
標本化クロックに基づいて標本化することにより、ディ
ジタルの態様を有する基本信号を生成するＡ／Ｄコンバ
ータと、（ｂ）前記基本信号を前記標本化クロックに同
期して遅延させて得られる、互いに位相の異なる少なく
とも３つの遅延基本信号と、前記前駆信号の特定の一周
期における前記標本化クロックの位相の基準を示す位相
基準信号と、を生成する位相基準検出回路と、（ｃ）前
記遅延基本信号から、前記位相基準信号が活性化してい
る場合においては、前記前駆信号と前記基本信号との位
相差を示す位相差信号を生成する位相差検出回路と、
（ｄ）前記位相基準信号が活性化している場合にのみ前
記位相差信号に従って前記標本化クロックの位相を移動
させ、前記Ａ／Ｄコンバータ及び前記位相基準検出回路
に与える標本化クロック移動回路とを備える。

【０００８】この発明のうち請求項２にかかるものは、
請求項１記載の標本化回路であって、前記位相基準信号
は、前記前駆信号がその中心値を通過する時点の前後そ
れぞれ１／２ｍ周期の範囲内において前記標本化クロッ
クが活性化する時点から、前記標本化クロックの一周期
において活性化する。

【０００９】この発明のうち請求項３にかかるものは、
請求項２記載の標本化回路であって、前記整数ｍは４で
あり、前記位相基準検出回路は（ｂ−１）前記基本信号
を入力する入力端と、前記標本化クロックの活性化に伴
って自身の前記入力端に与えられた信号を第１の前記遅
延基本信号として伝達する出力端とを含む第１の信号伝
達手段と、（ｂ−２）前記第１の遅延基本信号を入力す
る入力端と、前記標本化クロックの活性化に伴って自身
の前記入力端に与えられた信号を第２の前記遅延基本信
号として伝達する出力端とを含む第２の信号伝達手段
と、（ｂ−３）前記第２の遅延基本信号を入力する入力
端と、前記標本化クロックの活性化に伴って自身の前記
入力端に与えられた信号を第３の前記遅延基本信号とし
て伝達する出力端とを含む第３の信号伝達手段と、（ｂ
−４）前記前駆信号の前記特定の一周期において、前記
第２の遅延基本信号が前記第１の遅延基本信号よりも大
きく、前記第３の遅延基本信号が前記第２の遅延基本信
号以下である場合に活性化する前記位相基準信号を出力
する第１の比較器とを有する。

【００１０】この発明のうち請求項４にかかるものは、
請求項３記載の標本化回路であって、前記位相差検出回
路は（ｃ−１）前記第３の遅延基本信号及び前記第１の
遅延基本信号との大小比較を行い、前記第３の遅延基本
信号及び前記第１の遅延基本信号が互いに等しい場合に
活性化される等値信号と、前記第３の遅延基本信号が前
記第１の遅延基本信号よりも大きい場合に活性化される
非等値信号とを出力する第２の比較器を有し、前記等値
信号及び前記非等値信号とは前記位相差信号を構成す
る。

【００１１】この発明のうち請求項５にかかるものは、
請求項３記載の標本化回路であって、前記位相差検出回
路は（ｃ−１）前記第３の遅延基本信号及び前記第２の
遅延基本信号との大小比較を行い、前記第３の遅延基本
信号及び前記第１の遅延基本信号が互いに等しい場合に
活性化される等値信号を出力する第２の比較器と、（ｃ
−２）前記第３の遅延基本信号が前記第１の遅延基本信
号以下の場合に活性化される非等値信号とを出力する第
３の比較器とを有し、前記等値信号及び前記非等値信号
とは前記位相差信号を構成する。

【００１２】この発明のうち請求項６にかかるものは、
請求項２記載の標本化回路であって、前記位相差信号
は、前記被標本化信号の標本化のタイミングが最適であ
る場合に活性化する等値信号と、前記位相基準信号が活
性化している期間においてはその活性化が標本化のタイ
ミングが遅いことを示す非等値信号とから構成される。
そして前記標本化クロック移動回路は（ｄ−１）移動制
御信号及び前記標本化クロックを入力し、前記移動制御
信号に基づいて前記標本化クロックを遅延させる遅延手
段と、（ｄ−２）前記非等値信号によってカウントする
方向が決定され、前記遅延手段によって遅延された前記
標本化クロックをカウントして前記移動制御信号を生成
するカウンタと、（ｄ−３）前記等値信号が非活性であ
り、かつ前記位相基準信号が活性化している場合にのみ
前記カウンタの動作を許可するカウンタ動作許可手段と
を有する。

【００１３】この発明のうち請求項７にかかるものは、
請求項６記載の標本化回路であって、前記標本化クロッ
ク移動回路は（ｄ−４）前記カウンタがその上限及び下
限をカウントした場合にそのカウント方向を反転させる
カウント方向反転手段を更に有する。

【００１４】この発明のうち請求項８にかかるものは、
請求項７記載の標本化回路であって、前記遅延手段は前
駆信号の３／８周期の範囲内で前記標本化クロックを移
動させる。

【００１５】この発明のうち請求項９にかかるものは、
請求項７記載の標本化回路であって、前記標本化クロッ
ク移動回路は（ｄ−５）前記カウンタがその上限をカウ
ントした場合、更にカウントアップすることと、前記カ
ウンタがその下限をカウントした場合、更にカウントダ
ウンすることとを禁止するカウント停止手段を更に有す
る。

【００１６】この発明のうち請求項１０にかかるもの
は、被標本化信号を、前記被標本化信号の周期の１／４
の間隔で活性化する標本化クロック信号に基づいて、標
本化を行うことによって得られる基本信号を調べ、前記
標本化が前記被標本化信号の所定の位相において行われ
ているか否かを判断する基準となる前記基本信号に対応
して活性化する、位相基準信号を出力する位相基準検出
回路である。そして（ａ）前記基本信号を入力する入力
端と、前記標本化クロックの活性化に伴って自身の前記
入力端に与えられた信号を第１の前記遅延基本信号とし
て伝達する出力端とを含む第１の信号伝達手段と、
（ｂ）前記第１の遅延基本信号を入力する入力端と、前
記標本化クロックの活性化に伴って自身の前記入力端に
与えられた信号を第２の前記遅延基本信号として伝達す
る出力端とを含む第２の信号伝達手段と、（ｃ）前記第
２の遅延基本信号を入力する入力端と、前記標本化クロ
ックの活性化に伴って自身の前記入力端に与えられた信
号を第３の前記遅延基本信号として伝達する出力端とを
含む第３の信号伝達手段と、（ｄ）前記前駆信号の前記
特定の一周期において、前記第２の遅延基本信号が前記
第１の遅延基本信号よりも大きく、前記第３の遅延基本
信号が前記第２の遅延基本信号以下である場合に活性化
する位相基準信号を出力する第１の比較器とを備える。

【００１７】この発明のうち請求項１１にかかるもの
は、被標本化信号を、前記被標本化信号の周期の１／４
の間隔で活性化する標本化クロック信号に基づいて標本
化を行うに際し、前記標本化が前記被標本化信号の所定
の位相において行われるように前記標本化クロックの位
相を移動させる標本化クロック移動回路である。そして
（ｘ−１）前記所定の位相と前記標本化クロックの位相
とがずれているか否かを示す一致信号と、（ｘ−２）前
記所定の位相と前記標本化クロックの位相とのずれの基
準を示す位相基準信号と、（ｘ−３）前記位相基準信号
が活性化している場合においては、前記所定の位相と前
記標本化クロックの位相とのずれの方向を示す不一致信
号とを入力する。そして（ａ）移動制御信号及び前記標
本化クロックを入力し、前記移動制御信号に基づいて前
記標本化クロックを遅延させる遅延手段と、（ｂ）前記
不一致信号によってカウントする方向が決定され、前記
遅延手段によって遅延された前記標本化クロックをカウ
ントして前記移動制御信号を生成するカウンタと、
（ｃ）前記一致信号が非活性であり、かつ前記位相基準
信号が活性化している場合にのみ前記カウンタの動作を
許可するカウンタ動作許可手段とを備える。

【００１８】

【作用】この発明のうち請求項１にかかる標本化回路に
おいては、標本化クロックの位相が被標本化信号の位相
に対して適切な位相差を有していない場合において、標
本化クロック移動回路が標本化クロックの位相を移動さ
せる。上記位相差が適切であるか否かは、標本化クロッ
クを用いて被標本化信号をディジタル化して得られる基
本信号に基づいて、位相差検出回路によって検出され
る。従って、標本化クロックはその位相に関してフィー
ドバックが掛けられる。

【００１９】位相差検出回路の出力する位相差信号は、
位相基準検出回路によって与えられる位相基準と相まっ
て初めて、標本化クロックの位相を移動させるのに有効
な情報となる。そのため、標本化クロック移動回路は位
相基準信号が活性化している場合にのみ前記位相差信号
に従って前記標本化クロックの位相を移動させる。この
ような、標本化クロックの位相の補正は前駆信号の特定
の一周期において行われる。

【００２０】この発明のうち請求項２にかかる標本化回
路においては、前駆信号の所定の範囲内において位相基
準信号を活性化させる。この所定の範囲は１／ｍ周期で
あるので、この範囲内では必ず標本化クロックが活性化
しており、前駆信号を標本化した基本信号が必ず存在す
る。

【００２１】この発明のうち請求項３にかかる標本化回
路においては、被標本化信号をその周波数の４倍の周波
数の標本化クロックで標本化するので、大小比較を行う
遅延基本信号は連続して接続される第１乃至第３の信号
伝達手段の各々の出力端から得ることができる。

【００２２】この発明のうち請求項４にかかる標本化回
路においては、前駆信号がその中心値を採る時点におい
て標本化された場合を最適なタイミングで標本化された
場合であるとして、等値信号を活性化させる。位相基準
信号が活性化している期間において、非等値信号は第３
の遅延基本信号が第１の遅延基本信号よりも大きい場合
には最適なタイミングよりも遅いタイミングで標本化さ
れていることを示す。

【００２３】この発明のうち請求項５にかかる標本化回
路においては、前駆信号がその中心値を採る時点から、
前駆信号の１／４周期だけずれた時点において標本化さ
れた場合を最適なタイミングで標本化された場合である
として、等値信号を活性化させる。位相基準信号が活性
化している期間において、非等値信号は第３の遅延基本
信号が第１の遅延基本信号以下の場合には最適なタイミ
ングよりも遅いタイミングで標本化されていることを示
す。

【００２４】この発明のうち請求項６にかかる標本化回
路においては、カウンタ動作許可手段がカウンタの動作
を許可するため、非等値信号は標本化のタイミングの進
み／遅れに対応してカウンタのカウント方向を、標本化
のタイミングが最適となる方向に制御することができ
る。そしてカウンタのカウント結果は移動制御信号とな
って、標本化クロックの遅延量を制御する。

【００２５】この発明のうち請求項７にかかる標本化回
路においては、非等値信号が同じ値を採り続ける場合に
おいて、カウンタが上限若しくは下限をカウントした場
合には、もはやそのカウント方向に対応して標本化クロ
ックを移動させても最適な標本化のタイミングを得るこ
とはできないと判断する。そして逆の方向に標本化クロ
ックを移動させて、最適な標本化のタイミングが得られ
るように動作する。最適な標本化のタイミングの時点の
前駆信号の１／８周期前から、最適な標本化のタイミン
グの時点の前駆信号の１／８周期後に到るまでの間にお
いて必ず標本化が行われている。従って標本化のタイミ
ングがその最適な時点から進んでいる場合には、多くと
も前駆信号の１／４周期だけ標本化クロックを遅れる方
向に移動させれば、最適な標本化のタイミングで標本化
を行って得られる基本信号が存在する。逆に標本化のタ
イミングがその最適な時点から遅れている場合には、多
くとも前駆信号の１／４周期だけ標本化クロックを進め
る方向に移動させればよい。

【００２６】この発明のうち請求項８にかかる標本化回
路においては、如何なるタイミングで標本化が行われて
も、標本化クロックをその状態から進み方向に移動させ
る場合でも、遅れ方向に移動させる場合でも、それぞれ
に対応して前駆信号の１／４周期の移動が可能である。

【００２７】この発明のうち請求項９にかかる標本化回
路においては、カウンタがその上限をカウントした場
合、カウント方向反転手段によってカウンタのカウント
方向は変更される。従って、標本化クロック移動回路に
対して外部から、カウントダウンの指示が為されてもカ
ウントは行われない。

【００２８】この発明のうち請求項１０にかかる位相基
準検出回路においては、標本化を順次行うことによって
得られる基本信号の大小比較を行うため、第１乃至第３
の信号伝達手段の各々の出力端から第１乃至第３の遅延
基本信号を得る。

【００２９】この発明のうち請求項１１にかかる標本化
クロック移動回路においては、カウンタ動作許可手段が
カウンタの動作を許可するため、不一致信号は標本化の
タイミングの進み／遅れに対応してカウンタのカウント
方向を、標本化のタイミングが最適となる方向に制御す
ることができる。但し、不一致信号が前記所定の位相と
前記標本化クロックの位相とのずれの方向を正しく示す
のは、位相基準信号が活性化している場合に限るので、
カウンタ動作許可手段によって位相基準信号が非活性の
場合のカウンタの動作を停止している。

【００３０】

【実施例】

Ａ．背景となる技術：この発明の実施例を説明する前
に、この発明が適用されるカラー映像信号の再生方法に
ついて説明する。

【００３１】図１はカラー映像信号の構成を模式的に示
した波形図である。カラー映像信号は、同期信号、色信
号、輝度信号が合成されて得られる信号である。伝送さ
れたカラー映像信号を受けた再生側では、まずカラー映
像信号を同期信号、色信号、輝度信号に分離し、その後
復調などの処理を行う。

【００３２】本発明は特にカラー映像信号を処理する技
術に関している。カラー映像信号Ｅは、色副搬送波ｆ_sc
を、２つの色差信号Ｉ、Ｑで直角２相変調して得られた
ものが、数１のように輝度信号Ｙと周波数多重変調され
ている。色副搬送波ｆ_scは例えば４５５／２・ｆ_H ＝
３．５７９５４５ＭＨｚに設定され、色差信号Ｉ、Ｑは
それぞれ１．５ＭＨｚ，０．５ＭＨｚの帯域幅を有して
いる。

【００３３】

【数１】

【００３４】但し、Ｂ−Ｙ，Ｒ−Ｙはそれぞれ青、赤に
対応する色差信号を表している。

【００３５】このように複数の信号が多重変調されたカ
ラー映像信号Ｅに含まれる色信号を、直ちに（復調する
前に）ディジタル化する場合、色信号Ｅを２つの色差信
号Ｉ、Ｑに関して復調して２つの色差信号Ｉ、Ｑに分離
するのを容易にするため、ディジタル化に用いられる標
本化クロックの標本化周波数ｆ_sampは色副搬送波周波数
ｆ_scの整数倍、すなわち、ｆ_samp＝ｍｆ_sc（ｍ：整数）
に選ばれることが多い。そして標本化定理を満足するた
めにはｍ＞２に設定されるべきである。但し、分離・合
成の容易さや、走査線間、フレーム間の処理の容易さ、
更に前置フィルタ、後置フィルタの構成を容易にするた
めに、一般にｍ＝４に設定されている。

【００３６】色差信号Ｉ，Ｑの色副搬送波に対する位相
は色相を決定する。従って、色信号をディジタル化する
際には、標本化クロックの標本化周波数は勿論のこと、
位相を最適に選ぶ必要がある。

【００３７】その理由は色信号をディジタル化する際に
標本化クロックの位相が最適な位相からずれた場合を考
えてみれば了解できる。かかる場合にディジタル化して
得られたデータに対して復調を行って２つの色差信号へ
と分離すると、それぞれの色差信号には互いに他の成分
が残留し、色相歪が生じる。残留成分は標本化位相のず
れに対応して生じてしまう。従って、色相歪を生じさせ
ないためには標本化クロックの色信号に対する位相を最
適に選ばなければならない。

【００３８】この発明は、色信号が数１で表される成分
に加え、図１に示されるように時間的に当該成分に先行
する前駆信号であるカラーバースト信号を備えているこ
とを利用している。端的にいえば、この発明は、カラー
バースト信号に対して標本化クロックの位相を最適に整
合させ、そのように整合した標本化クロックを用いて、
カラーバースト信号に続いてやって来る色信号の本体部
分をデジタル化するものである。

【００３９】Ｂ．第１実施例の説明： （ｂ−１）構成・動作の概略：図２はこの発明の第１実
施例にかかる標本化回路１００の構成を示す回路図であ
る。標本化回路１００はＡ／Ｄコンバータ１と、位相基
準検出回路４と、位相差検出回路５と、標本化クロック
移動回路２とを備えている。

【００４０】Ａ／Ｄコンバータ１では標本化クロックφ
₂ の活性化するタイミングに基づいて標本化を行うこと
により、入力された色信号をＡ／Ｄ変換して基本信号Ｄ
〈_{n: 0}〉 を求める。この際に用いられる標本化クロック
φ₂ は、標本化クロック移動回路２によって標本化の最
適な時点において活性化するように移動される。

【００４１】かかる移動のためには、標本化において最
適である時点から標本化クロックφ₂ の位相がどのよう
にずれているのかを検出する必要がある。そのため位相
差検出回路５は、両者が相まって位相差信号を構成する
等値信号ＥＱＵ及び非等値信号ＵＰＤＮを標本化クロッ
ク移動回路２に与え、位相のずれに関する情報を標本化
クロック移動回路２に与えている。但し、等値信号ＥＱ
Ｕ及び非等値信号ＵＰＤＮは常に有効な情報を有してい
るとは限らない。

【００４２】色信号と標本化クロックφ₂ との位相のず
れを検出するためには、標本化クロックφ₂ に関して基
準となる時点を定める必要がある。標本化クロックφ₂
は周期的に何回も活性化するので、あるタイミングに関
しては色信号に対して進んでいるが、他のタイミングに
関しては遅れていると判断できる場合がある。従って基
準となる時点を定めないと、位相のずれを決定すること
ができない。

【００４３】このため位相基準検出回路４は標本化クロ
ックφ₂ の位相の基準となる位相基準信号ＯＲＧを生成
し、標本化クロック移動回路２に与える。位相基準信号
ＯＲＧを考慮することにより、等値信号ＥＱＵ及び非等
値信号ＵＰＤＮは有効な位相のずれに関する情報を有し
ていることになる。

【００４４】位相基準検出回路４は、基本信号
Ｄ〈_n:0〉 を遅延させて、互いに位相の異なる少なくと
も３つの遅延基本信号を生成し、これから所定の規則に
従って位相基準信号ＯＲＧを生成する。

【００４５】このように標本化クロックφ₂ の位相に関
してフィードバックを掛けているので、最適な時点にお
ける色信号の標本化を自動的に行うことができる。

【００４６】（ｂ−２）各構成要素の構成・動作の詳
細：入力端子ＣＩＮには映像信号の色信号が与えられ
る。そしてこれはＡ／Ｄコンバータ１のアナログ入力端
ＡＩＮに接続されている。Ａ／Ｄコンバータ１は、アナ
ログ入力端ＡＩＮに与えられたアナログ信号を、クロッ
ク端ＣＬＫに入力する標本化クロックφ₂ に基づいて標
本化する。この標本化によって、色信号から（ｎ＋１）
ビットのディジタル信号である基本信号Ｄ〈_n:0〉 が得
られ、（ｎ＋１）ビットの出力端ＤＯ〈_n:0〉 から出力
される。

【００４７】位相基準検出回路４には入力端ＢＩＮを介
して後述するバーストゲートパルスＢＧＰが入力され、
（ｎ＋１）ビットの入力端ＤＩ〈_n:0〉 を介して基本信
号Ｄ〈_n:0〉 が入力される。また、クロック端ＣＬＫに
は標本化クロックφ₂ が与えられ、その活性化するタイ
ミングに基づいて基本信号Ｄ〈_n:0〉 を遅延させる。こ
の遅延により、３つの遅延基本信号ＤＡ〈_n:0〉 ，ＤＢ
〈_n:0〉 ，ＤＣ〈_n:0〉 が得られ、出力端ＤＯ
Ａ〈_n:0〉 ，ＤＯＢ〈_n:0〉 ，ＤＯＣ〈_n:0〉 から出力
される。このように３つの遅延基本信号ＤＡ〈_n:0〉 ，
ＤＢ〈_n:0〉 ，ＤＣ〈_n:0〉 を求めるのは、順次標本化
される基本信号を一斉に大小比較することを可能にする
為である。なお位相基準信号ＯＲＧは出力端Ｌ₀ から出
力される。

【００４８】図３はバーストゲートパルスＢＧＰの波形
を示す波形図である。バーストゲートパルスＢＧＰは、
垂直帰線期間における色信号のカラーバースト信号の中
央部分の１サイクルに対応して活性化するパルス信号で
ある。本発明においてはバースト信号に対して標本化ク
ロックの位相を最適に整合させることにより、色信号の
本体部分に関して最適な標本化を行うことができるよう
にする。バースト信号と同一の搬送波によって色信号の
本体部分が変調されているため、かかる標本化を行うこ
とができる。

【００４９】従って、バースト信号に対する標本化クロ
ック位相のずれを検出することになり、垂直帰線期間で
かかる検出が行われる。ここでは活性化するとバースト
ゲートパルスＢＧＰは“Ｈ”レベルになる場合を想定し
ている。

【００５０】図４は位相基準検出回路４の構成の一例を
示す回路図である。位相基準検出回路４は、直列に接続
された（ｎ＋１）ビットＤ−フリップフロップ６ａ，６
ｂ，６ｃと、（ｎ＋１）ビットマグニチュードコンパレ
ータ７ａ，７ｂと、ＯＲゲート８と、ＡＮＤゲート９と
を備えている。Ｄ−フリップフロップ６ａ，６ｂ，６ｃ
はそれぞれＤ入力端と、Ｑ出力端と、Ｔ入力端とを有
し、Ｔ入力端に与えられた信号の活性化によって、自身
のＤ入力端に与えられたデータをＱ出力端に伝達する。
Ｄ−フリップフロップ６ａのＤ入力端は入力端ＤＩ〈
_n:0〉 に接続されており、基本信号Ｄ〈_n:0〉 が与えら
れる。一方、全てのＤ−フリップフロップ６ａ，６ｂ，
６ｃのＴ入力端はクロック端ＣＬＫに接続されて標本化
クロックφ₂が与えられる。そのため、Ｄ−フリップフ
ロップ６ａ，６ｂ，６ｃのＱ出力端からはそれぞれ遅延
の小さい順に、第１の遅延基本信号ＤＣ〈_n:0〉 ，第２
の遅延基本信号ＤＢ〈_n:0〉 ，第３の遅延基本信号ＤＡ
〈_n:0〉 が得られる。これら３つの遅延基本信号は、い
ずれも基本信号であるものの、標本化のタイミングが異
なっている。これらの信号大小比較を所定の規則に基づ
いて行うことにより、位相基準信号ＯＲＧが求められ
る。以下、この規則について説明する。

【００５１】従来の技術で説明されたように、標本化ク
ロックφ₂ の周波数を色信号の搬送波の周波数の４倍に
選んだ場合を例に採って説明する。この場合には、バー
スト信号の周期の１／４の期間を任意の時点に設定して
も、必ず標本化される時点がその期間に存在する。しか
し、標本化された基本信号同士で大小比較を行うことに
よって位相のズレを検出するためには、基本信号の値と
位相とが一意に対応している必要がある。そのため、位
相基準信号ＯＲＧを生成するために考慮の対象となる１
／４周期の区間は、例えばバースト信号がその中心値を
通る時点を中心にとることができる。

【００５２】図５乃至図８は位相基準信号ＯＲＧを生成
するための所定の基準を説明するためのものであり、バ
ースト信号を示す波形図である。これらの図において期
間Ｌは、バースト信号がその中心値を通る時点を中心と
し、バースト信号が単調増加している１／４周期を示し
ている。ここでは便宜的に期間Ｌにおいてバースト信号
が中心値を採る時点をθ＝０゜とし、バースト信号の一
周期を３６０゜とする。このようにすると期間Ｌはθ＝
−４５゜〜４５゜の期間として捉えられる。

【００５３】図５はθ＝０゜，９０゜，１８０゜，２７
０゜，…において標本化されている場合を示しており、
図６は０゜＜θ＜４５゜，９０゜＜θ＜１３５゜，１８
０゜＜θ＜２２５゜，２７０゜＜θ＜３１５゜，…にお
いて標本化されている場合を示しており、図７はθ＝４
５゜，１３５゜，２２５゜，３１５゜，…において標本
化されている場合を示しており、図８は−４５゜＜θ＜
０゜，４５゜＜θ＜９０゜，１３５゜＜θ＜２２５゜，
３１５゜＜θ＜３６０゜，…において標本化されている
場合を示している。標本化クロックはバースト信号の４
倍の周波数を有するので基本信号は４つ毎に等価な値を
有する。

【００５４】標本化クロックの基準となるものを期間Ｌ
において選択する場合、図５乃至図８から解るように、
以下の式が成立するような基本信号の値Ｓ_n が標本化さ
れるような時点を標本化クロックの基準とすればよい。

【００５５】

【数２】

【００５６】但し、基本信号の値はＳ_n ，Ｓ_n+1 ，Ｓ
_n+2 ，Ｓ_n+3 の順に遅いタイミングで標本化され、９０
゜の位相差を有している。

【００５７】従って、マグニチュードコンパレータ７ａ
及びＯＲゲート８では数２の第１式に対応した判別を行
い、マグニチュードコンパレータ７ｂでは数２の第２式
に対応した判別を行い、ＡＮＤゲート９においてそれぞ
れの論理積を採ることによって数２全体の判断を行って
いる。

【００５８】ここでＡＮＤゲート９には、入力端ＢＩＮ
が接続された入力端が存在し、バーストゲートパルスＢ
ＧＰが与えられる。従って、ＡＮＤゲート９において更
にバーストゲートパルスＢＧＰに関しても論理積が採ら
れるので、一つのバースト信号に対して唯一の位相基準
信号ＯＲＧが得られる。

【００５９】図９は位相基準信号ＯＲＧの生成の様子を
示すタイミングチャートである。基本信号の値は順にＹ
₁ ，Ｙ₂ ，Ｙ₃ ，…と変化してゆく。Ａ／Ｄコンバータ
１において標本化クロックφ₂ に基づいて標本化が行わ
れているため、これらの基本信号の値は標本化クロック
φ₂ の遷移に伴って変化する。今、基本信号の値の組Ｙ
₅ ，Ｙ₆ ，Ｙ₇ が数２を満足しているとする。即ち数３
が満足されているとする。

【００６０】

【数３】

【００６１】既述のように、バースト信号に関しては基
本信号は４つ毎に等価な値を有するので、基本信号の値
の組Ｙ₁ ，Ｙ₂ ，Ｙ₃ や、基本信号の値の組Ｙ₉ ，
Ｙ₁₀，Ｙ₁₁も数２を満足している。しかしバーストゲー
トパルスＢＧＰはバースト信号の一周期分のみ活性化し
ており、標本化クロックφ₂ の４周期分しか活性化しな
い。従って、ＡＮＤゲート９において数２に対応する論
理積に対して、更にバーストゲートパルスＢＧＰの活性
化に対応する論理積を求めることにより、図９に示され
るような位相基準信号ＯＲＧが求められる。図９におい
て破線で示された波形はバーストゲートパルスＢＧＰの
活性化が条件でなければ活性化したであろう位相基準信
号ＯＲＧの波形を示している。図９で示された例では、
基本信号Ｙ₅が得られた標本化のタイミングが、位相の
ずれを検出する基準となる。

【００６２】図２に戻り、位相差検出回路５について説
明する。位相差検出回路５は３つの遅延基本信号ＤＡ〈
_n:0〉 ，ＤＢ〈_n:0〉 ，ＤＣ〈_n:0〉 をそれぞれ入力す
る入力端ＤＩＡ〈_n:0〉 ，ＤＩＢ〈_n:0〉 ，ＤＩＣ〈
_n:0〉 と、等値信号ＥＱＵ及び非等値信号ＵＰＤＮをそ
れぞれ出力する出力端Ｌ₁ ，Ｌ₂ を備えている。

【００６３】位相差検出回路５は、標本化クロックが標
本化に望ましいタイミングで活性化しているか否かを調
べる。ここで、「望ましいタイミング」とは具体的に如
何なるタイミングであるのかは、色信号がどの様な方式
に基づいて変調されているのかによって異なる。第１実
施例においてはＮＴＳＣ方式に関して説明する。ＰＡＬ
方式に関しては、後の実施例において説明される。

【００６４】図１０はＮＴＳＣ方式におけるバースト信
号の位相を、色差信号（Ｒ−Ｙ），（Ｂ−Ｙ）に対して
示したベクトル図である。このようにＮＴＳＣ方式にお
けるバースト信号のベクトルは（Ｂ−Ｙ）軸上に載るた
め、図５で示されるタイミング、即ちθ＝０゜，９０
゜，１８０゜，２７０゜，…において標本化される場合
が最も適している。従って、１８０゜位相の異なる時点
で標本化されて得られた基本信号が等しいならば、最適
なタイミングで標本化されている、ということがいえ
る。一方、そうでなければ標本化クロックφ₂ が最適な
タイミングに対して進んでいるか、遅れているかの何れ
かであることになる。

【００６５】図１１は位相差検出回路５の構成を例示す
る回路図である。位相差検出回路５はマグニチュードコ
ンパレータ７ｃを有しており、２つの遅延基本信号ＤＡ
〈_{n: 0}〉 ，ＤＣ〈_n:0〉 の大小関係を所定の規則に従っ
て検出する。ＮＴＳＣ方式においては、遅延基本信号Ｄ
Ｂ〈_n:0〉 を扱う必要はない。

【００６６】２つの遅延基本信号ＤＡ〈_n:0〉 ，ＤＣ〈
_n:0〉 が等しい場合には最適なタイミングで標本化が行
われているとして、等値信号ＥＱＵが活性化して“Ｈ”
となる。一方、遅延基本信号ＤＡ〈_n:0〉 の方が遅延基
本信号ＤＣ〈_n:0〉 よりも大きな値である場合には非等
値信号ＵＰＤＮが“Ｈ”となる。これは図６，図７に示
されたように標本化のタイミングが最適な時点よりも遅
い場合を意図したものである。

【００６７】しかし、図９に示されるように遅延基本信
号は順次更新されており、マグニチュードコンパレータ
７ｃはこれらを随時比較するのみである。従って図８に
示された基本信号の値Ｓ_n+1 ，Ｓ_n+3 がそれぞれ遅延基
本信号ＤＡ〈_n:0〉 ，ＤＣ〈_n:0〉 として与えられた場
合でも非等値信号ＵＰＤＮは“Ｈ”となる。実際には図
８に示された場合は、標本化のタイミングが最適な時点
よりも早い場合である。

【００６８】非等値信号ＵＰＤＮに関するこのような二
義性を排除するため、位相基準信号ＯＲＧが設けられて
いる。遅延基本信号ＤＡ〈_n:0〉 が基本信号の値Ｓ_n+1
を採っている時には位相基準信号ＯＲＧが活性化してい
ない。一方、遅延基本信号ＤＡ〈_n:0〉 が基本信号の値
Ｓ_n を採っている時には位相基準信号ＯＲＧが活性化し
ている。

【００６９】位相基準信号ＯＲＧは、位相差信号たる等
値信号ＥＱＵ及び非等値信号ＵＰＤＮと共に標本化クロ
ック移動回路２に与えられ、標本化のタイミングが最適
な場合よりも進んでいるのか、遅れているのかについて
位相差信号が有効な情報となるように機能する。

【００７０】なお、標本化のタイミングが最適な時点よ
りも早い場合には非等値信号ＵＰＤＮは“Ｌ”となる。
勿論位相基準信号ＯＲＧの存在により、この信号の二義
性は排除される。

【００７１】図２に戻り、標本化クロック移動回路２に
ついて説明する。標本化クロック移動回路２は、位相差
信号を構成する等値信号ＥＱＵ及び非等値信号ＵＰＤＮ
をそれぞれ入力する入力端Ｌ₃ ，Ｌ₄ と、位相基準信号
ＯＲＧを入力する入力端ＥＮＢと、原クロックφ₁ を入
力するクロック端ＣＬＫと、標本化クロックφ₂ を出力
する出力端Ｌ₅ とを備えている。

【００７２】標本化クロック移動回路２において原クロ
ックφ₁ の位相を移動させることにより、標本化クロッ
クφ₂ が生成される。このような位相の移動は位相差信
号に基づいて、位相基準信号ＯＲＧを考慮しつつ行われ
る。

【００７３】原クロックφ₁ は、例えばＰＬＬ回路を用
いた発振回路により色副搬送波に同期した搬送波の周波
数を４倍して得られる。

【００７４】図１２は、標本化クロック移動回路２の構
成を例示する回路図である。標本化クロック移動回路２
は遅延手段２ａと、選択信号生成回路２ｂと、カウンタ
動作許可手段２ｃと、カウント方向反転手段２ｄと、移
動停止手段２ｅとを備えている。

【００７５】遅延手段２ａは直列に接続された複数の遅
延素子１０₀ ，１０₁ ，…，１０_nを有しており、遅延
素子１０₀ には原クロックφ₁ が入力され、遅延素子１
０₁，１０₂ ，…，１０_n にはそれぞれ遅延素子１
０₀ ，１０₁ ，…，１０_n-1 の出力が与えられる。その
一方、遅延素子１０₀ ，１０₁ ，…，１０_n の出力がそ
れぞれから取り出されてｎ ｔｏ ０セレクタ回路１１
に与えられる。ｎ ｔｏ０セレクタ回路１１は、選択端
子Ｓ〈_n:0〉 に与えられたデータに対応して、入力端Ｄ
₀ ，Ｄ₁ ，…，Ｄ_n に与えられたデータを択一的に出力
端Ｙに与える。入力端Ｄ₀ ，Ｄ₁ ，…，Ｄ_n にはそれぞ
れ遅延素子１０₀ ，１０₁ ，…，１０_n の出力が与えら
れているので、遅延手段２ａは様々な遅延量を有する、
即ち位相が異なるクロック信号から選択して標本化クロ
ックを出力することになる。

【００７６】位相差信号及び位相基準信号ＯＲＧが如何
なる場合に如何なるデータが選択端子Ｓ〈_n:0〉 へ与え
られるかは選択信号生成回路２ｂによって決定される。

【００７７】選択信号生成回路２ｂは、カウンタ１２か
ら構成されている。カウンタ１２はイネーブル端子
Ｅ_o 、クロック端ＣＬＫ、キャリアウト端ＲＣＯ、カウ
ント出力端Ｑ〈_n:0〉 、カウント方向制御端ＵＤを備え
ている。

【００７８】イネーブル端子Ｅ_o に与えられる信号が
“Ｈ”の状態においてカウンタ１２はクロック端ＣＬＫ
に与えられる信号の立ち上がりをカウントする。カウン
トの方向については、カウント方向制御端ＵＤに与えら
れた信号が“Ｌ”の場合にはカウントアップし、“Ｌ”
の場合にはカウントダウンする。カウント結果は（ｎ＋
１）ビットの信号であり、カウント出力端Ｑ〈_n:0〉 に
出力される。キャリアウト端ＲＣＯはカウントの上限ま
たは下限に達した場合にパルス状に活性化する。

【００７９】イネーブル端子Ｅ_o にはカウンタ動作許可
手段２ｃが接続されている。カウンタ動作許可手段２ｃ
はインバータ１５ａとＡＮＤゲート１３とを備えてお
り、移動停止手段２ｅの出力の影響を除いて考えた場合
には、位相基準信号ＯＲＧが“Ｈ”、かつ等値信号ＥＱ
Ｕが“Ｌ”の場合において“Ｈ”と成る信号を出力す
る。

【００８０】このように動作するカウンタ動作許可手段
２ｃにおいては、標本化クロックφ₂ が最適なタイミン
グで標本化を行っている場合には等値信号ＥＱＵが
“Ｈ”となり、カウンタ２ｂは動作しない。即ち標本化
クロックφ₂ は移動しない。また、位相基準信号ＯＲＧ
が“Ｈ”のときのみカウンタ２ｂは動作し得るので、位
相差信号の二義性が排除される。

【００８１】カウント方向反転手段２ｄはＥＸＯＲゲー
ト１４及びＲＳフリップフロップ１６を備えている。後
述するように、位相差信号が標本化クロックの進みを検
出していながら標本化クロックを進める方向に移動させ
る必要がある場合が存在する。そのような場合にはカウ
ント方向反転手段２ｄが非等値信号ＵＰＤＮの論理を反
転させてカウンタ１２のカウント方向制御端ＵＤに与え
る。逆に位相差信号が標本化クロックの遅れを検出して
いながら標本化クロックを遅れる方向に移動させる必要
がある場合にも、非等値信号ＵＰＤＮの論理の反転がカ
ウント方向制御端ＵＤに与えられる。

【００８２】移動停止手段２ｅは（ｎ＋２）ビットのＯ
Ｒゲート１７及び（ｎ＋２）ビットのＮＡＮＤゲート１
８並びにインバータ１５ｂを備えている。インバータ１
５ｂの入力端にはＥＸＯＲゲート１４の出力が与えられ
ている。ＯＲゲート１７の入力端のうち、（ｎ＋１）ビ
ットにはカウンタ１２の出力が与えられ、残りの１ビッ
トにはインバータ１５ｂの出力が与えられる。またＮＡ
ＮＤゲート１８の（ｎ＋１）ビットにもカウンタ１２の
出力が与えられ、残りの１ビットにはインバータ１５ｂ
の出力が与えられる。

【００８３】図１３乃至図１５は各信号の波形を示すタ
イミングチャートである。以下、この図を例に採って移
動停止手段２ｅの動作を説明する。

【００８４】第１の場合（図１３）：今、標本化クロ
ックφ₂ が最適な標本化のタイミングから進んでいる場
合には、標本化クロックφ₂ を遅れさせるために、カウ
ンタ１２はその出力が増大する方向へとカウントを行
う。この時点では未だキャリアウトは活性化しておら
ず、ＥＸＯＲゲート１４は非等値信号ＵＰＤＮを素通し
しており、カウント方向制御端ＵＤには“Ｌ”が与えら
れている（時刻ｔ₁ 以前）。

【００８５】更に標本化クロックφ₂ がバースト信号に
対して進む方向に引き続いてずれてゆくと、遂にカウン
タ１２が上限（ここでは値“Ｆ”（＝１５）をカウント
する。このようにカウンタ１２が上限をカウントする
と、その出力の（ｎ＋１）ビットの全てが“Ｈ”とな
る。これらの（ｎ＋１）ビットのデータはＮＡＮＤゲー
ト１８の入力端に与えられる。

【００８６】一方、キャリアウトがパルス状に活性化
し、ＲＳフリップフロップ１６はその出力を“Ｈ”にし
て、ＥＸＯＲゲート１４をインバータとして機能させる
ことになる。従って非等値信号ＵＰＤＮが“Ｌ”のまま
であっても、カウンタ１２のカウント方向制御端ＵＤに
は“Ｈ”が与えられることになる。従って、続いてカウ
ンタ１２がカウント動作する場合には、カウントダウン
の方向にカウントされることになる。

【００８７】そしてインバータ１５ｂによってＮＡＮＤ
ゲート１８の残りの入力端には論理“Ｌ”が与えられ、
このためＮＡＮＤゲート１８は論理“Ｈ”を出力したま
まとなる。従ってイネーブル端子Ｅ_o は“Ｈ”のままで
あり、カウントが続行される。但しカウンタ１２がカウ
ントダウンを行うので、標本化クロックはバースト信号
に対して進む方向に移動する（時刻ｔ₂ 以降）。

【００８８】このように、標本化クロックφ₂ がバース
ト信号に対して進んでいると判断されるにも拘らず、標
本化クロックφ₂ の位相が進むように移動させる場合が
ある。これはもはや現状以上に位相の遅れた標本化クロ
ックφ₂ を提供し得ないため、他のクロック信号を探し
て行く制御を行っていることになる。例えば標本化のタ
イミングが最適なタイミングに対して、バースト信号の
位相に換算してθ＝−４５゜の位相（進み）を有してい
るとする。そして現状では遅延素子１０_n の出力が標本
化クロックφ₂ として用いられている場合には、更に４
５゜だけ進んだ位相を有するクロック信号を標本化クロ
ックφ₂ として用いれば、最適なタイミングにおいて標
本化が行われることになる。標本化はバースト信号の１
／４周期（９０゜）毎に行われているためである。

【００８９】換言すれば、標本化の位相の進み・遅れは
期間Ｌ（θ＝−４５゜〜４５゜）において把握されるの
で、標本化クロックφ₂ は少なくとも原クロックφ₁ の
１周期の範囲において移動させることができなければな
らない。

【００９０】このようにして標本化クロックφ₂ の位相
が進み、やがて最適な標本化のタイミングに一致する
と、等値信号ＥＱＵが活性化する。これによってＲＳフ
リップフロップ１６はリセットされ、ＥＸＯＲゲート１
４もインバータの機能を失う（時刻ｔ₃ ）。

【００９１】その後は非等値信号ＵＰＤＮの論理に従っ
てカウントアップ・ダウンを繰り返し、標本化クロック
φ₂ は自動的に標本化の最適なタイミングに近づいて行
く（時刻ｔ₄ 以降）。

【００９２】第２の場合（図１４）：第１の場合では
カウンタ１２が下限をカウントし、更に標本化クロック
φ₂ の位相を進めようとした場合に就いて説明した。第
２の場合では、カウンタ１２が下限をカウントし、その
出力の（ｎ＋１）ビットの全てが“Ｌ”となった後で標
本化クロックφ₂ の位相を遅らせようとする場合を説明
する。

【００９３】図１４において、時刻ｔ₁ までの波形は第
１の場合と同様である。しかし時刻ｔ₁ においてカウン
タ１２が下限をカウントした後、時刻ｔ₂ において標本
化クロックφ₂ の位相を遅らせる必要が生じた場合が示
されている。即ち非等値信号ＵＰＤＮが“Ｈ”となった
場合である。ＲＳフリップフロップ１６は“Ｈ”を出力
しているのでＥＸＯＲゲート１４は非等値信号ＵＰＤＮ
を反転させて“Ｌ”を出力する。しかしこの論理“Ｌ”
は更にインバータ１５ｂによって反転されてＮＡＮＤゲ
ート１８の入力端に与えられる。

【００９４】この結果、ＮＡＮＤゲート１８の全ての入
力端は“Ｈ”となり、その出力は“Ｌ”となる。よって
ＡＮＤゲート１３の出力は“Ｌ”となり、カウンタ１２
のカウントは停止する。

【００９５】このように、カウンタ１２が下限をカウン
トした直後において標本化クロックφ₂ の位相を遅らせ
る必要が生じた場合に、カウンタ１２のカウントを停止
するのは以下の理由による。

【００９６】まず時刻ｔ₁ においてカウンタ１２が下限
をカウントしたのであるから、この時点以前においては
標本化クロックφ₂ の位相は進める必要があった。一
方、時刻ｔ₂ において標本化クロックφ₂ の位相を遅ら
せる必要が出てきた。標本化クロックφ₂ に対するこれ
らの要求は、現状の標本化クロックが標本化に最適なタ
イミングの近傍で活性化していることを示唆している。

【００９７】この様な状態は現状の標本化クロックと、
標本化の最適なタイミングとのずれが、遅延素子の１つ
あたりの遅延量よりも小さい場合に起こり得る。かかる
場合にはもはや標本化クロックφ₂ を移動させる必要が
ない。そのためにカウンタ１２のカウント動作は停止さ
せられるのである。

【００９８】そして時刻ｔ₅ において標本化クロックφ
₂ の位相を進める必要が出てくると、第１の場合と同様
にしてカウントダウンが行われる。

【００９９】第３の場合（図１５）：第１及び第２の
場合とは逆に、標本化クロックφ₂ が最適な標本化のタ
イミングから遅れている場合には、標本化クロックφ₂
を進めるために、カウンタ１２はその出力が減少する方
向へとカウントを行う。この時点では未だキャリアウト
は活性化しておらず、ＥＸＯＲゲート１４は非等値信号
ＵＰＤＮを素通ししており、カウント方向制御端ＵＤに
は“Ｈ”が与えられている（時刻ｔ₆ 以前）。

【０１００】更に標本化クロックφ₂ がバースト信号に
対して遅れる方向に引き続いてずれてゆくと、遂にカウ
ンタ１２が下限値“０”をカウントする。このようにカ
ウンタ１２が下限をカウントすると、その出力の（ｎ＋
１）ビットの全てが“Ｌ”となる。これらの（ｎ＋１）
ビットのデータはＯＲゲート１７の入力端に与えられ
る。

【０１０１】一方、第２の場合において説明された場合
と類似して、非等値信号ＵＰＤＮが“Ｈ”から“Ｌ”に
遷移して標本化クロックφ₂ の位相を遅らせる必要が出
てくるとカウンタ１２の動作は停止する。ＯＲゲート１
７の入力端に与えられるデータは全て“Ｌ”となるから
である（時刻ｔ₇ ）。

【０１０２】そして標本化クロックφ₂ の位相を進める
必要が出てくると、非等値信号ＵＰＤＮが“Ｈ”となる
ものの、ＥＸＯＲゲート１４がこれを反転させてカウン
タ１２のカウント方向制御端ＵＤに与えるので、カウン
タ１２はカウントアップして標本化クロックφ₂ の位相
を遅らせる。標本化クロックφ₂ の位相を進める必要が
あるのに標本化クロックφ₂ の位相を遅らせるような制
御を行う必要性は、標本化クロックφ₂ の位相を遅らせ
る必要があるのに標本化クロックφ₂ の位相を進める制
御を行う必要性について既述したのと同様である。

【０１０３】その後、一旦等値信号ＥＱＵが活性化する
とＲＳフリップフロップ１６がリセットされ、非等値信
号ＵＰＤＮが“Ｈ”であれば、カウンタ１２はカウント
ダウンして標本化クロックφ₂ の位相を進める（時刻ｔ
₉ 以降）。

【０１０４】第１実施例の動作に関して簡単にまとめる
と以下の様になる。標本化クロックφ₂ が標本化の最適
なタイミングから進んだ位相を有しているのか、遅れた
位相を有しているのかが位相差検出回路５によって検出
され、位相差信号が出力される。一方、その進み若しく
は遅れの検出基準となる位相基準信号ＯＲＧは位相基準
検出回路４によって生成される。そして標本化クロック
移動回路２はこれらの信号に基づいて、標本化に最適な
タイミングで活性化するように標本化クロックφ₂ を移
動する。このようにして制御された標本化クロックφ₂
を用いて標本化が行われ、得られた基本信号に基づいて
位相基準信号ＯＲＧ、位相差信号（等値信号ＥＱＵ、非
等値信号ＵＰＤＮ）が生成される。

【０１０５】従って、標本化クロックφ₂ に関してフィ
ードバックが掛けられているので、自動的に最適なタイ
ミングを求めて標本化クロックφ₂ の位相を制御するこ
とができる。よって、色信号の復調において色歪などの
問題点を招来することを抑制することができる。

【０１０６】Ｃ．第２実施例の説明：第２実施例は、第
１実施例において特に好ましい態様である。図１３乃至
図１５において説明されたように、標本化クロックφ₂
の位相を進めたいのにカウンタ１２が下限をカウントし
てしまっていたり、遅らせたいのにカウンタ１２が“上
限をカウントしてしまっていたりした場合がある。この
ような場合には、それぞれ位相を遅らせたり進めたりし
ている。かかる制御によって標本化クロックφ₂ の位相
を標本化に最適なタイミングに整合させることができる
のは第１実施例において説明した通りである。

【０１０７】しかし、この様な状況においては多くの場
合には標本化クロックφ₂ の位相が標本化に最適なタイ
ミングから大きく離れた状態が長く続くことになる。第
２実施例ではかかる状態に陥る可能性を少なくするた
め、遅延手段２ａがどのような遅延を有する標本化クロ
ックφ₂ を出力し得る様にすれば良いかについて、即ち
遅延素子１０₀ ，１０₁ ，…，１０_n は如何なる遅延量
を有するべきかに関する技術を呈示する。

【０１０８】図１６は、原クロックφ₁ 及び遅延素子１
０₀ ，１０₁ ，…，１０_n の出力波形を示すタイミング
チャートである。各遅延素子の遅延量は原クロックφ₁
の１／２周期（即ちバースト信号の位相に換算してθ＝
４５゜；１／８周期）よりも小さく設定される。そして
最も遅延量の多い遅延素子１０_n の出力は、原クロック
φ₁ の３／２周期（即ちバースト信号の３／８周期）だ
け、原クロックφ₁ から遅延する。即ち標本化クロック
φ₂ は、原クロックφ₁ の３／２周期の範囲において移
動させることができる。

【０１０９】もしも標本化クロックφ₂ を原クロックφ
₁ の１周期の範囲においてしか移動させることができな
いとした場合には以下の様な問題点が残る。今、標本化
クロックφ₂ を移動させて最適なタイミングで活性化さ
せるに際し、最も移動量が大きくなる場合の一つは、標
本化クロックφ₂ が最適なタイミングよりも僅かに進ん
でいるのにも拘らず、標本化クロックφ₂ を現状よりも
遅延させることができない場合である。この場合にはバ
ースト信号の位相に換算してほぼ９０゜位相を進めなけ
ればならない。即ちカウンタ１２は上限から下限まで順
にカウントダウンする必要があり、その間に入力される
色信号に対しては適切なタイミングで標本かを行えず、
いわゆる「標本化が不連続な状態」が続く。

【０１１０】しかし、更に標本化クロックφ₂ を遅らせ
るように移動できれば上記の問題は回避できる。図１７
は標本化クロックφ₂ の移動を模式的に示すグラフであ
る。点Ｐ₁ は現状の標本化クロックφ₂ の標本化のタイ
ミングを示している。そして点Ｐ₁をほぼ９０゜遅延さ
せて点Ｐ₂ に移動させることにより、最適なタイミング
で標本化を行うことができる。一方、点Ｐ₃ の存在する
方向へ点Ｐ₁ を移動させることができれば標本化が不連
続となることなく速やかに最適なタイミング（点Ｐ₀ ）
で標本化を行うことができる。

【０１１１】位相を進ませるにせよ、遅らせるにせよ、
移動可能な量はマージンとして等しく採っておくことが
望ましい。ここでそのマージン量はバースト信号の位相
に換算して４５゜よりも大きく採る必要はない。標本化
のタイミングは９０゜毎に存在するためである。従っ
て、上記の問題を回避するのには、標本化クロックφ₂
の移動可能な量は、全体として９０゜＋４５゜＝１３５
゜、バースト信号の周期に換算して３／８周期が必要充
分である。

【０１１２】Ｄ．第３実施例の説明：図１８はこの発明
の第３実施例にかかる標本化回路１０１の構成を示す回
路図である。標本化回路１０１は第１実施例の標本化回
路１００の位相基準検出回路４を位相基準検出回路４１
に置換した構成を有している。

【０１１３】図１９は位相基準検出回路４１の構成の一
例を示す回路図である。位相基準検出回路４１は、直列
に接続された（ｎ＋１）ビットＤ−フリップフロップ６
ａ，６ｂ，６ｃ，６ｄと、（ｎ＋１）ビットマグニチュ
ードコンパレータ７ａ，７ｂと、ＯＲゲート８と、ＡＮ
Ｄゲート９とを備えている。Ｄ−フリップフロップ６
ａ，６ｂ，６ｃ，６ｄからはそれぞれ基本信号
Ｄ〈_n:0〉 を標本化クロックφ₂の活性化に基づいて遅
延させて得られる遅延基本信号ＤＤ〈_n:0〉 ，ＤＣ〈
_n:0〉 ，ＤＢ〈_n:0〉 ，ＤＡ〈_n:0〉 が出力される。

【０１１４】図１９に示した回路においてＤ−フリップ
フロップ６ａ，６ｂ，６ｃは図４に示された回路のＤ−
フリップフロップ６ｂ，６ｃ，６ｄと同様に動作をす
る。従って遅延基本信号ＤＢ〈_n:0〉 がθ＝−４５゜〜
４５゜の範囲にある場合において位相基準信号ＯＲＧが
活性化する。

【０１１５】図２０は位相基準検出回路４１の構成の他
の例を示す回路図である。図２０に示した回路において
Ｄ−フリップフロップ６ｂ，６ｃ，６ｄは図４に示され
た回路のＤ−フリップフロップ６ｂ，６ｃ，６ｄと同様
に動作をする。従って遅延基本信号ＤＡ〈_n:0〉 がθ＝
−４５゜〜４５゜の範囲にある場合において位相基準信
号ＯＲＧが活性化する。従って位相基準信号ＯＲＧと基
本信号Ｄ〈_n:0〉 及び遅延基本信号ＤＤ〈_n:0〉 ，ＤＣ
〈_n:0〉 ，ＤＢ〈_n:0〉 ，ＤＡ〈_n:0〉 との関係は図２
１に示されたタイミングチャートにおいて示されるよう
になる。

【０１１６】図２２は位相基準検出回路４１の構成の更
に他の例を示す回路図である。図５乃至図８から、数４
が成立する場合には、基本信号が値Ｓ_n をとるタイミン
グがθ＝−４５゜〜４５゜の範囲にあることが解る。

【０１１７】

【数４】

【０１１８】マグニチュードコンパレータ７ａ及びＯＲ
ゲート８では数４の第１式に対応した判別を行い、マグ
ニチュードコンパレータ７ｂでは数４の第２式に対応し
た判別を行い、ＡＮＤゲート９においてそれぞれの論理
積を採ることによって数４全体の判断を行っている。

【０１１９】図２２に示された回路においては、遅延基
本信号ＤＡ〈_n:0〉 がθ＝−４５゜〜４５゜の範囲にあ
る場合において位相基準信号ＯＲＧが活性化する。

【０１２０】図２３は位相基準検出回路４１の構成の更
に他の例を示す回路図である。図５乃至図８から、数５
が成立する場合には、基本信号が値Ｓ_n をとるタイミン
グがθ＝−４５゜〜４５゜の範囲にあることが解る。

【０１２１】

【数５】

【０１２２】マグニチュードコンパレータ７ａ及びＯＲ
ゲート８では数５の第１式に対応した判別を行い、マグ
ニチュードコンパレータ７ｂでは数５の第２式に対応し
た判別を行い、ＡＮＤゲート９においてそれぞれの論理
積を採ることによって数５全体の判断を行っている。

【０１２３】図２３に示された回路においては、遅延基
本信号ＤＡ〈_n:0〉 がθ＝−４５゜〜４５゜の範囲にあ
る場合において位相基準信号ＯＲＧが活性化する。

【０１２４】このように、遅延基本信号を４種求め、そ
の内の３つから位相基準信号ＯＲＧを求めることもでき
る。

【０１２５】Ｅ．第４実施例の説明：図２４はこの発明
の第４実施例にかかる位相差検出回路５の構成を示す回
路図である。位相差検出回路５はマグニチュードコンパ
レータ７ｄ，７ｅを有しており、３つの遅延基本信号Ｄ
Ａ〈_n:0〉 ，ＤＢ〈_n:0〉 ，ＤＣ〈_n:0〉 の大小関係を
所定の規則に従って検出する。

【０１２６】図２５はＰＡＬ方式におけるバースト信号
の位相を、色差信号（Ｒ−Ｙ），（Ｂ−Ｙ）に対して示
したベクトル図である。このようにＰＡＬ方式における
バースト信号のベクトルは（Ｂ−Ｙ）軸に対して±１３
５゜の位相差を有するので、図７で示されるタイミン
グ、即ちθ＝４５゜，１３５゜，２２５゜，３１５゜，
…において標本化される場合が最も適している。

【０１２７】従って、隣接するタイミングで標本化され
て得られた基本信号の値が等しい場合には等値信号ＥＱ
Ｕが“Ｈ”となる。これを実現するために、マグニチュ
ードコンパレータ７ｄが設けられている。

【０１２８】一方、一つおきのタイミングで標本化され
て得られた２つの基本信号の値が等しい場合には図５に
示される状態にあるため、位相が４５゜遅れていると判
断される。また、これら２つの基本信号の値のうち、先
に標本化された方の値が後で標本化された方の値よりも
大きい場合には図６に相当し、位相が遅れていると判断
される。この様な場合には非等値信号ＵＰＤＮが“Ｈ”
となる。これを実現するために、マグニチュードコンパ
レータ７ｅ及びＯＲゲート９ａが設けられている。

【０１２９】従って、第４実施例によればＰＡＬ方式に
おいても、第１実施例で説明されたＮＴＳＣ方式におい
てと同様に、自動的に最適なタイミングを求めて標本化
クロックφ₂ の位相を制御することができる。

【０１３０】

【発明の効果】以上のように、この発明によれば標本化
回路をディジタル回路を用いてフィードバック制御する
ことによって、個別素子の削減、調整の自動化、制御の
多様化が出来る等の効果がある。

【０１３１】この発明のうち請求項１にかかる標本化回
路においては、標本化クロックはその位相に関してフィ
ードバックが掛けられる。しかも標本化クロックの位相
の補正は前駆信号の特定の一周期において行われるの
で、標本化クロックの位相は、その後に入力される本体
信号に対して常に適切な位相差を自動的に保つことがで
きる。

【０１３２】この発明のうち請求項２にかかる標本化回
路においては、遅延基本信号の大きさを比較するのみで
容易に位相基準信号を生成することができる。

【０１３３】この発明のうち請求項３にかかる標本化回
路においては、簡単な構成で位相基準信号を得ることが
できる。

【０１３４】この発明のうち請求項４にかかる標本化回
路においては、標本化のタイミングが最適か否かを等値
信号によって検出することができる。特に位相基準信号
が活性化している期間においては、標本化のタイミング
が遅いか否かを非等値信号によって検出することができ
る。

【０１３５】特に、前駆信号がその中心値を採る時点に
おいて標本化された場合を最適なタイミングであると判
断するので、ＮＴＳＣ方式の色信号を標本化する場合に
適している。

【０１３６】この発明のうち請求項５にかかる標本化回
路においては、標本化のタイミングが最適か否かを等値
信号によって検出することができる。特に位相基準信号
が活性化している期間においては、標本化のタイミング
が遅いか否かを非等値信号によって検出することができ
る。

【０１３７】特に、前駆信号がその中心値を採る時点か
ら、前駆信号の１／８周期だけずれた時点において標本
化された場合を最適なタイミングであると判断するの
で、ＰＡＬ方式の色信号を標本化する場合に適してい
る。

【０１３８】この発明のうち請求項６にかかる標本化回
路においては、標本化クロックを遅延させて標本化のタ
イミングが最適となるようにすることができる。

【０１３９】この発明のうち請求項７にかかる標本化回
路においては、標本化のタイミングがその最適な時点か
ら進んでいる場合でも、遅れている場合でも、標本化ク
ロックを移動させる量が少なくとも前駆信号の１／４周
期あれば済む。

【０１４０】この発明のうち請求項８にかかる標本化回
路においては、標本化を最適なタイミングで行うために
標本化クロックを移動させる量を小さくすることがで
き、速やかに最適な標本化を行うように標本化クロック
を追従させることができる。

【０１４１】この発明のうち請求項９にかかる標本化回
路においては、カウンタがその上限をカウントする直前
においては標本化クロック移動回路に対して外部からカ
ウントアップする指示が為されている。その後にカウン
トダウンする指示がなされたのであるから、最適な標本
化のタイミングと標本化クロックの活性化とはほぼ一致
していると判断することができる。従って、更に標本化
クロックを移動させる必要はない。換言すれば、カウン
ト方向反転手段の存在による不要な誤動作を回避するこ
とができる。

【０１４２】この発明のうち請求項１０にかかる位相基
準検出回路においては、簡単な構成で位相基準信号を得
ることができる。

【０１４３】この発明のうち請求項１１にかかる標本化
クロック移動回路においては、標本化クロックを遅延さ
せて標本化のタイミングが最適となるようにすることが
できる。

【図面の簡単な説明】

【図１】 この発明を適用するカラー映像信号の構成を
模式的に示した波形図である。

【図２】 この発明の第１実施例にかかる標本化回路１
００の構成を示す回路図である。

【図３】 バーストゲートパルスＢＧＰの波形を示す波
形図である。

【図４】 位相基準検出回路４の構成の一例を示す回路
図である。

【図５】 バースト信号を示す波形図である。

【図６】 バースト信号を示す波形図である。

【図７】 バースト信号を示す波形図である。

【図８】 バースト信号を示す波形図である。

【図９】 位相基準信号ＯＲＧの生成の様子を示すタイ
ミングチャートである。

【図１０】 ＮＴＳＣ方式におけるバースト信号の位相
を示すベクトル図である。

【図１１】 位相差検出回路５の構成を例示する回路図
である。

【図１２】 標本化クロック移動回路２の構成を例示す
る回路図である。

【図１３】 第１実施例における各信号の波形を示すタ
イミングチャートである。

【図１４】 第１実施例における各信号の波形を示すタ
イミングチャートである。

【図１５】 第１実施例における各信号の波形を示すタ
イミングチャートである。

【図１６】 原クロックφ₁ 及び遅延素子１０₀ ，１０
₁ ，…，１０_n の出力波形を示すタイミングチャートで
ある。

【図１７】 標本化クロックφ₂ の移動を模式的に示す
グラフである。

【図１８】 この発明の第３実施例にかかる標本化回路
１０１の構成を示す回路図である。

【図１９】 位相基準検出回路４１の構成の一例を示す
回路図である。

【図２０】 位相基準検出回路４１の構成の他の例を示
す回路図である。

【図２１】 位相基準信号ＯＲＧと基本信号Ｄ〈_n:0〉
及び遅延基本信号ＤＤ〈_n:0〉 ，ＤＣ〈_n:0〉 ，ＤＢ〈
_n:0〉 ，ＤＡ〈_n:0〉 との関係を示すタイミングチャー
トである。

【図２２】 位相基準検出回路４１の構成の更に他の例
を示す回路図である。

【図２３】 位相基準検出回路４１の構成の更に他の例
を示す回路図である。

【図２４】 この発明の第４実施例にかかる位相差検出
回路５の構成を示す回路図である。

【図２５】 ＰＡＬ方式におけるバースト信号の位相を
示すベクトル図である。

【図２６】 従来の標本化回路の構成を示す回路図であ
る。

【符号の説明】

１ Ａ／Ｄ変換器、２ 標本化点列選択回路、４ 位相
基準検出回路、５ 位相差検出回路、６ａ，６ｂ，６
ｃ，６ｄ Ｄ−フリップフロップ、７ａ，７ｂ，７ｃ
マグニチュードコンパレータ、８ ＯＲゲート、９，１
３ ＡＮＤゲート、１０₀ 〜１０_n バッファ回路、１
１ セレクタ、１２ カウンタ、１４ ＥＸＯＲゲー
ト、１５ａ，１５ｂ インバータ、１６ ＳＲフリップ
フロップ、１７ ＯＲゲート、１８ ＮＡＮＤゲート、
ＢＧＰ バーストゲートパルス。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山下 伸二 兵庫県伊丹市中央３丁目１番17号 三菱電 機セミコンダクタソフトウエア株式会社内 (72)発明者 西本 美樹 兵庫県伊丹市中央３丁目１番17号 三菱電 機セミコンダクタソフトウエア株式会社内

Claims (11)

【特許請求の範囲】
1. 【請求項１】 搬送波を変調して得られた本体信号と、
   前記搬送波と同一の周波数であって前記本体信号に先行
   する前駆信号と、を含み、アナログの態様を呈する被標
   本化信号を、前記搬送波の周波数のｍ倍（ｍは整数）の
   周波数を有する標本化クロックで標本化する標本化回路
   であって、 （ａ）前記被標本化信号を前記標本化クロックに基づい
   て標本化することにより、ディジタルの態様を有する基
   本信号を生成するＡ／Ｄコンバータと、 （ｂ）前記基本信号を前記標本化クロックに同期して遅
   延させて得られる、互いに位相の異なる少なくとも３つ
   の遅延基本信号と、前記前駆信号の特定の一周期におけ
   る前記標本化クロックの位相の基準を示す位相基準信号
   とを生成する位相基準検出回路と、 （ｃ）前記遅延基本信号から、前記位相基準信号が活性
   化している場合においては、前記前駆信号と前記基本信
   号との位相差を示す位相差信号を生成する位相差検出回
   路と、 （ｄ）前記位相基準信号が活性化している場合にのみ前
   記位相差信号に従って前記標本化クロックの位相を移動
   させ、前記Ａ／Ｄコンバータ及び前記位相基準検出回路
   に与える標本化クロック移動回路とを備える標本化回
   路。
2. 【請求項２】 前記位相基準信号は、前記前駆信号がそ
   の中心値を通過する時点の前後それぞれ１／２ｍ周期の
   範囲内において前記標本化クロックが活性化する時点か
   ら、前記標本化クロックの一周期において活性化する、
   請求項１記載の標本化回路。
3. 【請求項３】 前記整数ｍは４であり、 前記位相基準検出回路は （ｂ−１）前記基本信号を入力する入力端と、前記標本
   化クロックの活性化に伴って自身の前記入力端に与えら
   れた信号を第１の前記遅延基本信号として伝達する出力
   端とを含む第１の信号伝達手段と、 （ｂ−２）前記第１の遅延基本信号を入力する入力端
   と、前記標本化クロックの活性化に伴って自身の前記入
   力端に与えられた信号を第２の前記遅延基本信号として
   伝達する出力端とを含む第２の信号伝達手段と、 （ｂ−３）前記第２の遅延基本信号を入力する入力端
   と、前記標本化クロックの活性化に伴って自身の前記入
   力端に与えられた信号を第３の前記遅延基本信号として
   伝達する出力端とを含む第３の信号伝達手段と、 （ｂ−４）前記前駆信号の前記特定の一周期において、
   前記第２の遅延基本信号が前記第１の遅延基本信号より
   も大きく、前記第３の遅延基本信号が前記第２の遅延基
   本信号以下である場合に活性化する前記位相基準信号を
   出力する第１の比較器とを有する請求項２記載の標本化
   回路。
4. 【請求項４】 前記位相差検出回路は （ｃ−１）前記第３の遅延基本信号及び前記第１の遅延
   基本信号との大小比較を行い、前記第３の遅延基本信号
   及び前記第１の遅延基本信号が互いに等しい場合に活性
   化される等値信号と、前記第３の遅延基本信号が前記第
   １の遅延基本信号よりも大きい場合に活性化される非等
   値信号とを出力する第２の比較器を有し、 前記等値信号及び前記非等値信号とは前記位相差信号を
   構成する、請求項３記載の標本化回路。
5. 【請求項５】 前記位相差検出回路は （ｃ−１）前記第３の遅延基本信号及び前記第２の遅延
   基本信号との大小比較を行い、前記第３の遅延基本信号
   及び前記第１の遅延基本信号が互いに等しい場合に活性
   化される等値信号を出力する第２の比較器と、 （ｃ−２）前記第３の遅延基本信号が前記第１の遅延基
   本信号以下の場合に活性化される非等値信号とを出力す
   る第３の比較器を有し、 前記等値信号及び前記非等値信号とは前記位相差信号を
   構成する、請求項３記載の標本化回路。
6. 【請求項６】 前記位相差信号は、前記被標本化信号の
   標本化のタイミングが最適である場合に活性化する等値
   信号と、前記位相基準信号が活性化している期間におい
   てはその活性化が標本化のタイミングが遅いことを示す
   非等値信号とから構成され、 前記標本化クロック移動回路は （ｄ−１）移動制御信号及び前記標本化クロックを入力
   し、前記移動制御信号に基づいて前記標本化クロックを
   遅延させる遅延手段と、 （ｄ−２）前記非等値信号によってカウントする方向が
   決定され、前記遅延手段によって遅延された前記標本化
   クロックをカウントして前記移動制御信号を生成するカ
   ウンタと、 （ｄ−３）前記等値信号が非活性であり、かつ前記位相
   基準信号が活性化している場合にのみ前記カウンタの動
   作を許可するカウンタ動作許可手段とを有する、請求項
   ２記載の標本化回路。
7. 【請求項７】 前記標本化クロック移動回路は、 （ｄ−４）前記カウンタがその上限及び下限をカウント
   した場合にそのカウント方向を反転させるカウント方向
   反転手段を更に有する、請求項６記載の標本化回路。
8. 【請求項８】 前記遅延手段は前駆信号の３／８周期の
   範囲内で前記標本化クロックを移動させる、請求項７記
   載の標本化回路。
9. 【請求項９】 前記標本化クロック移動回路は （ｄ−５）前記カウンタがその上限をカウントした場
   合、更にカウントアップすることと、前記カウンタがそ
   の下限をカウントした場合、更にカウントダウンするこ
   ととを禁止するカウント停止手段を更に有する、請求項
   ７記載の標本化回路。
10. 【請求項１０】 被標本化信号を、前記被標本化信号の
    周期の１／４の間隔で活性化する標本化クロック信号に
    基づいて、標本化を行うことによって得られる基本信号
    を調べ、前記標本化が前記被標本化信号の所定の位相に
    おいて行われているか否かを判断する基準となる前記基
    本信号に対応して活性化する、位相基準信号を出力する
    位相基準検出回路であって、 （ａ）前記基本信号を入力する入力端と、前記標本化ク
    ロックの活性化に伴って自身の前記入力端に与えられた
    信号を第１の前記遅延基本信号として伝達する出力端と
    を含む第１の信号伝達手段と、 （ｂ）前記第１の遅延基本信号を入力する入力端と、前
    記標本化クロックの活性化に伴って自身の前記入力端に
    与えられた信号を第２の前記遅延基本信号として伝達す
    る出力端とを含む第２の信号伝達手段と、 （ｃ）前記第２の遅延基本信号を入力する入力端と、前
    記標本化クロックの活性化に伴って自身の前記入力端に
    与えられた信号を第３の前記遅延基本信号として伝達す
    る出力端とを含む第３の信号伝達手段と、 （ｄ）前記前駆信号の前記特定の一周期において、前記
    第２の遅延基本信号が前記第１の遅延基本信号よりも大
    きく、前記第３の遅延基本信号が前記第２の遅延基本信
    号以下である場合に活性化する位相基準信号を出力する
    第１の比較器とを備える位相基準検出回路。
11. 【請求項１１】 被標本化信号を、前記被標本化信号の
    周期の１／４の間隔で活性化する標本化クロック信号に
    基づいて標本化を行うに際し、前記標本化が前記被標本
    化信号の所定の位相において行われるように前記標本化
    クロックの位相を移動させる標本化クロック移動回路で
    あって、 （ｘ−１）前記所定の位相と前記標本化クロックの位相
    とがずれているか否かを示す一致信号と、 （ｘ−２）前記所定の位相と前記標本化クロックの位相
    とのずれの基準を示す位相基準信号と （ｘ−３）前記位相基準信号が活性化している場合にお
    いては、前記所定の位相と前記標本化クロックの位相と
    のずれの方向を示す不一致信号と、を入力し、 （ａ）移動制御信号及び前記標本化クロックを入力し、
    前記移動制御信号に基づいて前記標本化クロックを遅延
    させる遅延手段と、 （ｂ）前記不一致信号によってカウントする方向が決定
    され、前記遅延手段によって遅延された前記標本化クロ
    ックをカウントして前記移動制御信号を生成するカウン
    タと、 （ｃ）前記一致信号が非活性であり、かつ前記位相基準
    信号が活性化している場合にのみ前記カウンタの動作を
    許可するカウンタ動作許可手段とを備える標本化クロッ
    ク移動回路。