JP4461521B2 - サンプリングクロック生成回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、サブキャリアー信号または水平同期信号にロックしたサンプリングクロックを生成することができる回路を従来と比べて少ない回路構成で提供するためのサンプリングクロック生成回路に関するものである。
【０００２】
【従来の技術】
近年、サンプリングクロック生成回路は、ＹＵＶ入力（コンポーネント入力）対応のデジタルテレビジョン受信機が普及するにあたり、必要不可欠な技術として重要視されている。
【０００３】
以下、図面を参照しながら、上述した従来のサンプリングクロック生成回路の一例について説明を行う。
【０００４】
図５は、特開平５−１９９５４３号公報で提案されているサンプリングクロック生成回路のブロック構成図を示すものである。
図５(a) は第一の実施例の構成を示すブロック回路である。また、同図(b) はアナログビデオ信号を、同図(c) は、同実施例のＡ／Ｄ変換器用ＣＫ切換え用の信号波形図である。以下、これらの図によってこの実施例を説明する。
【０００５】
端子１から入力されるアナログビデオ信号は、デジタル信号に変換するためのＡ／Ｄ変換器２に与えられ、選択回路３から与えられるクロック信号をサンプリングの基準としてデジタル信号に変換される。選択回路３は、タイミング発生回路４から与えられる図１(c) に示すようなタイミング信号ＣＫＳの“Ｈ”“Ｌ”状態によって、Ａ／Ｄ変換器２に対するサンプリングクロックを、ｍＦscクロック発生回路５またはｎＦh クロック発生回路６から与えられる２つのいずれかのクロック信号に切り換えている。
【０００６】
タイミング信号ＣＫＳは図示されるように、アナログビデオ入力信号の同期信号期間とこれ以外の期間とで論理反転しており、バースト信号を含む映像信号の“Ｌ”期間は、ｍＦscクロック発生回路５から与えられるクロック信号を、逆に“Ｈ”の同期信号期間はｎＦh クロック発生回路６から与えられるクロック信号に切換えて、選択回路３を介してＡ／Ｄ変換器２に出力している。Ａ／Ｄ変換器２で変換されたデジタルビデオ信号は、タイミング発生回路４から送られるタイミング信号ＣＢＦＰとともにバースト分離回路７に入力される。このバースト分離回路７ではタイミング信号ＣＢＦＰを基準にして、搬送Ｃ信号の基準搬送波となるバースト信号をデジタルビデオ信号から分離し、ｍＦscクロック発生回路５に送る。
【０００７】
ｍＦscクロック発生回路５では、分離されたバースト信号をもとにバースト信号と位相が同期したクロック信号を発生し、このクロック信号を選択回路３，Ｙ／Ｃ分離回路８，色復調回路９および図示しない各種の映像処理回路に供給している。この実施例のＴＶ受信機においてクロック信号の周波数は、通常バースト信号の４倍つまり４Ｆscを使用している。さらに、ｍＦscクロック発生回路５では色復調回路９で振幅変調されたＣ信号を復調する時の基準位相を与えるためにバースト信号と同一位相、同一周波数の信号ＤＦＳを発生している。また、Ａ／Ｄ変換器２の出力信号はＹ／Ｃ分離回路８に与えられ、デジタルビデオ信号からＹ信号とＣ信号を分離し、分離されたＹ信号は端子１０から出力される。その後この信号は、図５には図示していない輪郭補償回路により、輪郭補償等が施される。
【０００８】
分離されたＣ信号については、色復調回路９でｍＦscクロック発生回路５から与えられる信号ＤＦＳを基準にして復調される。４Ｆscの周波数でアナログビデオ信号をサンプリングした場合、端子１１にはＲ−Ｙ／Ｂ−Ｙが１クロック毎に交互に得られる。次に同期信号処理について説明する。
【０００９】
端子１から与えられたビデオ信号はまず、Ａ／Ｄ変換器２でデジタル信号に変換される。この時、Ａ／Ｄ変換器２のサンプリングクロックとしては、図１(c)の“Ｈ”状態で示す同期信号期間は、ｎＦh クロック発生回路６から与えられており、このクロック信号でサンプリング動作している。変換されたデジタルビデオ信号は水平同期分離回路１２に与えられ、デジタルビデオ信号中の水平同期信号が抜き取られる。ｎＦh クロック発生回路６では、分離された水平同期信号をもとに水平同期信号と位相同期し周波数がｎ倍のクロック信号を発生する。
【００１０】
さらに、水平同期信号と位相及び周波数が完全に一致した再生水平同期信号ＨＲＥＦを出力する。発生されたｎＦh クロックは水平同期制御回路１３，垂直同期制御回路１４，水平および垂直同期分離回路１２，１５，選択回路３および図示しない各種の同期処理回路にクロックとして供給されている。
【００１１】
また、ｎＦh クロック発生回路６で発生された再生水平同期信号ＨＲＥＦは、まずタイミング発生回路４に与えられ、入力ビデオ信号中のバースト信号の位相を示すタイミング信号ＣＢＦＰを発生しバースト分離回路７に与えている。さらに、図１(c) の“Ｈ”“Ｌ”に示すようなタイミング信号ＣＫＳを発生し、選択回路３に対して回路切換え用の制御信号として与えている。また、水平同期制御回路１３に与えられた再生水平同期信号ＨＲＥＦに基づいて、この水平同期制御回路１３でＴＶ画面の水平位置を制御する信号ＨＤを発生し、この信号ＨＤを端子１６から出力している。
【００１２】
さらに、Ａ／Ｄ変換器２の出力信号は垂直同期分離回路１５に入力され、デジタルビデオ信号中の垂直同期信号が抜き取られる。抜き取られた垂直同期信号は再生水平同期信号ＨＲＥＦとともに垂直同期制御回路１４に与えられる。垂直同期制御回路１４では信号ＨＲＥＦと分離された垂直同期信号を基準にして、ＴＶ画面の垂直位置を制御する信号ＶＤを発生し、この信号ＶＤを端子１７から出力している。すなわち、本実施例においては、テレビジョン信号では同期信号と映像信号とが時間的に分割されていることから、Ａ／Ｄ変換器２のサンプリングクロックをそれぞれの期間に応じて切換えて使用し、Ａ／Ｄ変換器２を同期処理用と映像処理用とに共用化している。
【００１３】
【発明が解決しようとする課題】
しかしながら上記のような構成では、次のような問題点を有している。クロックを発生させる回路がｍＦscクロック発生回路５、ｎＦh クロック発生回路６と２つ必要になり、回路規模が大きくなってしまう。
【００１４】
【課題を解決するための手段】
上記問題点を解決するために本発明のサンプリングクロック生成回路は、入力信号をデジタル信号に変換するＡＤ変換回路と、前記ＡＤ変換回路からの出力信号を入力とし、同期信号部分をスライスして同期部分だけを出力する水平同期スライス回路と、前記水平同期スライス回路からの出力信号と後述するパルス生成回路からの出力信号とを掛算する掛算回路と、前記掛算回路からの出力信号の高域成分を落とすローパスフィルター回路と、後述するサンプリングクロックをカウントして水平同期信号と同じ周波数を持つパルスを出力するパルス生成回路と、前記ローパスフィルター回路の出力信号と制御データを加算する加算回路と、前記加算回路からの出力信号が大きくなると、出力するアドレスデータの周波数が高くなり、その結果後述するＳＩＮＲＯＭ回路から出力されるＳＩＮ波の周波数が高くなるアドレス生成回路と、前記アドレス生成回路からの出力信号をアドレスとしてＳＩＮ波を出力するＳＩＮＲＯＭ回路と、前記ＳＩＮＲＯＭ回路からのＳＩＮ波信号を入力として、その信号をアナログ信号に変換するＤＡ変換回路と、前記ＤＡ変換回路からのＳＩＮ波信号を入力とし、その周波数を整数倍にてい倍するてい倍回路を備えたものである。
【００１５】
【発明の実施の形態】
本発明は水平同期信号にロックしたサンプリングクロックを生成することができるという効果を特徴とするサンプリングクロック生成回路であり、同期分離回路とクロック発生回路とを組み合わせて、同期分離しながらクロック発生をおこなうという作用を有する。
【００１６】
また、入力信号をデジタル信号に変換するＡＤ変換回路と、前記ＡＤ変換回路からの出力信号を入力とし、同期信号部分をスライスして同期部分だけを出力する水平同期スライス回路と、前記水平同期スライス回路からの出力信号と後述するパルス生成回路からの出力信号とを掛算する掛算回路と、前記掛算回路からの出力信号の高域成分を落とすローパスフィルター回路と、後述するサンプリングクロックをカウントして水平同期信号と同じ周波数を持つパルスを出力するパルス生成回路と、前記ローパスフィルター回路の出力信号と制御データを加算する加算回路と、前記加算回路からの出力信号が大きくなると、出力するアドレスデータの周波数が高くなり、その結果後述するＳＩＮＲＯＭ回路から出力されるＳＩＮ波の周波数が高くなるアドレス生成回路と、前記アドレス生成回路からの出力信号をアドレスとしてＳＩＮ波を出力するＳＩＮＲＯＭ回路と、前記ＳＩＮＲＯＭ回路からのＳＩＮ波信号を入力として、その信号をアナログ信号に変換するＤＡ変換回路と、前記ＤＡ変換回路からのＳＩＮ波信号を入力とし、その周波数を整数倍にてい倍するてい倍回路を備え、水平同期信号にロックしたサンプリングクロックを生成することができるという効果を特徴とするサンプリングクロック生成回路であり、同期分離回路とクロック発生回路とを組み合わせて、同期分離しながらクロック発生をおこなうという作用を有する。
【００１７】
さらに、アドレス生成回路への入力信号はローパスフィルター回路からの位相誤差信号に固定値を加算することでフリーラン周波数を調整できるようにしたことを特徴とした請求項３記載のサンプリングクロック生成回路であり、同期分離回路とクロック発生回路とを組み合わせて、同期分離しながらクロック発生をおこなうという作用を有する。
【００１８】
また、サブキャリアー信号または水平同期信号にロックしたサンプリングクロックを生成することができるという効果を特徴とするサンプリングクロック生成回路であり、同期分離回路からの水平位相誤差信号とクロマ復調回路からのクロマ位相誤差信号とを切り替えＶＣＯ回路に入力するという作用を有する。
【００１９】
さらに、入力信号をデジタル信号に変換するＡＤ変換回路と、前記ＡＤ変換回路からの出力信号を入力とし、入力信号の同期信号を分離し、必要な映像信号の水平レート周期のパルスを生成すると共に、映像信号と前記水平パルスとの位相ずれをあらわす水平位相誤差信号を出力し、更にモード切り換えデータによって同期信号にロックしたサンプリングクロックを得るモードか、またはサブキャリアー信号にロックしたサンプリングクロックを得るモードにするのかを変えられる同期分離回路と、前記ＡＤ変換回路からの出力信号を入力とし、輝度信号とクロマ信号とに分離するＹＣ分離回路と、前記ＹＣ分離回路からのクロマ出力信号を入力とし、クロマ復調をおこなうと共に、クロマ復調に必要な正弦波と、映像信号のサブキャリアー信号との位相ずれをあらわすクロマ位相誤差信号を出力するクロマ復調回路と、前記クロマ復調回路から出力されたクロマ位相誤差信号と、前記同期分離回路から出力された水平位相誤差信号とを入力し、それらを制御信号にて切り換える切り換え回路と、前記切り換え回路からの出力信号を入力し、その信号レベルに応じて出力するサンプリングクロックの周波数を可変できるＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｏｓｃｉｌｌａｔｏｒ）回路を備え、サブキャリアー信号または水平同期信号にロックしたサンプリングクロックを生成することができるという効果を特徴とするサンプリングクロック生成回路であり、同期分離回路からの水平位相誤差信号とクロマ復調回路からのクロマ位相誤差信号とを切り替えＶＣＯ回路に入力するという作用を有する。
【００２０】
また、入力信号をデジタル信号に変換するＡＤ変換回路と、前記ＡＤ変換回路からの出力信号を入力とし、同期信号部分をスライスして同期部分だけを出力するスライス回路と、前記スライス回路からの出力信号と後述するパルス生成回路からの出力信号とを掛算する第１の掛算回路と、前記第１の掛算回路からの出力信号の高域成分を落とす第１のローパスフィルター回路と、前記第１のローパスフィルター回路からの出力信号と、第１の固定データを切り替える第１の切り換え回路と、前記第１の切り換え回路からの出力信号を変えることで、後述するサンプリングクロックをカウントして得られるパルスの位相を変えることができるパルス生成回路と、前記ＡＤ変換回路からの出力信号を入力とし、輝度信号とクロマ信号とを分離するＹＣ分離回路と、前記ＹＣ分離回路から出力されるクロマ信号と、後述するＳＩＮ生成回路からのＳＩＮ波とを掛算する第２および第３の掛算回路と、前記第２の掛算回路からの出力信号の高域成分を落とす第２のローパスフィルター回路と、前記第３の掛算回路からの出力信号の高域成分を落とす第３のローパスフィルター回路と、前記第３のローパスフィルター回路からの出力信号を入力とし、バースト部分の信号を累積加算して、サブキャリアー信号と後述するＳＩＮ生成回路から出力されるＳＩＮ波との位相誤差を出力する累積回路と、前記累積回路の出力信号と、前記第１のローパスフィルター回路からの出力信号とを切り替える第２の切り換え回路と、第１および第２の固定データを切り替える第３の切り換え回路と、前記第２及び第３の切り換え回路からの出力信号を入力とし、その信号レベルに応じて出力するサンプリングクロックの周波数を可変できるＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｏｓｃｉｌｌａｔｏｒ）回路とを備え、サブキャリアー信号または水平同期信号にロックしたサンプリングクロックを生成することができるという効果を特徴とするサンプリングクロック生成回路であり、同期分離回路からの水平位相誤差信号とクロマ復調回路からのクロマ位相誤差信号とを切り替えＶＣＯ回路に入力するという作用を有する。
【００２１】
さらに、第１の切り換え回路の制御信号と、第２の切り換え回路の制御信号と、第３の切り換え回路の制御信号とは同じ制御信号であることを特徴とした請求項５記載のサンプリングクロック生成回路であり、３つの切り換え回路を同時に切り換えるという作用を有する。
また、パルス生成回路が入力信号に応じてそのデコードするパルス位置を変えることができることを特徴とした請求項５記載のサンプリングクロック生成回路であり、デコード値を変えるとパルス位置が動く回路を有する。
【００２２】
以下本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は本発明の第１の実施例におけるサンプリングクロック生成回路のブロック構成図を示すものである。図１において、１０１は入力信号をデジタル信号に変換するＡＤ変換回路、１０２はＡＤ変換回路１０１からの出力信号を入力とし、同期信号部分をスライスして同期部分だけを出力する水平同期スライス回路、１０３は水平同期スライス回路１０２からの出力信号と後述するパルス生成回路１０５からの出力信号とを掛算する掛算回路、１０４は掛算回路１０３からの出力信号の高域成分を落とすローパスフィルター回路、１０５はサンプリングクロック１１２をカウントして水平同期信号と同じ周波数を持つパルスを出力するパルス生成回路、１０９はローパスフィルター回路１０４の出力信号と制御データを加算する加算回路、１０８は加算回路１０９の出力信号を入力信号とし、その信号が大きくなると、出力するアドレスデータの周波数が高くなり、後述するＳＩＮＲＯＭ回路１１４から出力されるＳＩＮ波の周波数が高くなるアドレス生成回路、１１４はアドレス生成回路１０８からの出力信号をアドレスとしてＳＩＮ波を出力するＳＩＮＲＯＭ回路、１０７はＳＩＮＲＯＭ回路１１４からのＳＩＮ波信号を入力として、その信号をアナログ信号に変換するＤＡ変換回路、１０６はＤＡ変換回路１０７からのＳＩＮ波信号を入力し、その周波数を整数倍にてい倍するてい倍回路である。
【００２３】
以上のように構成されたサンプリングクロック生成回路について、以下図１、図４、図６を用いてその動作を説明する。
【００２４】
映像信号１１１はＡＤ変換回路１０１によってデジタルデータに変換され、その出力信号は水平同期スライス回路１０２に入力される。水平同期スライス回路１０２では図６（ａ）のように、入力された映像信号の同期信号部分をある決まったスライスレベルによりスライスし、図６（ｂ）に示すような同期信号部分以外はレベルが「０」となるような信号を出力する。パルス生成回路１０５からはサンプリングクロック１１２をカウントすることにより、図６（ｃ）に示す正、負を繰り返すパルスが出力され、その出力信号と水平同期スライス回路１０２から出力される信号とを掛算回路１０３に入力する。その出力信号は図６（ｄ）に示すような波形になるが、これをローパスフィルター回路１０４に入力して直流成分のみを取り出す。
【００２５】
ここで、図４はアドレス生成回路１０８のブロック構成回路であり、４０１は加算回路、４０２はラッチ回路、４０３は割算回路であり、入力信号４０４とラッチ回路４０２の出力信号を加算回路４０１にて加算するが、キャリーアウトは使わない。図７はアドレス生成回路１０８の動作を説明する動作説明図であり、ラッチ回路４０２にクロックが入る毎に加算回路４０１からの出力データはカウントアップされ、加算回路４０１がとりうる最大値を超すと、その出力データは入力信号４０４にて設定されるデータにもどるが、これを示しているのが図７（ａ）である。入力信号４０４を動かすと、図７（ｂ）のように出力ランプ波形信号の周期が速くなる。加算回路４０１の出力信号の内、下位ビットを捨てて、上位ビットだけを出力したのが、割算回路４０３であり、例えば、加算回路４０１のビット数を３０ビットに設定し、割算回路にて上位８ビットだけを出力するようにすると、割算回路４０３から出力されるデータはＭＩＮ「０」、ＭＡＸ「１２５」の振幅に正規化された信号となり、入力信号４０４によって周期が変化するランプ波形を得ることができる。
【００２６】
ＳＩＮＲＯＭ回路１１４は図８に示したようなＲＯＭデータを持っており、アドレス回路１０８から出力されるランプ波形をアドレスとしてＳＩＮＲＯＭ回路に入力すると、加算回路１０９からの信号レベルによってその周期を変えられるＳＩＮ波をＳＩＮＲＯＭ回路１１４から出力できる。この信号をＤＡ変換回路に入力し、その出力信号であるアナログＳＩＮ波をてい倍回路１０６に入力しててい倍するとサンプリングクロック１１２を得る事ができる。加算回路１０９、アドレス回路１０８、ＳＩＮＲＯＭ回路１１４、ＤＡ変換回路１０７、てい倍回路１０６にて構成される回路を以降ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｏｓｃｉｌｌａｔｏｒ）回路と呼ぶことにする。
【００２７】
また、このサンプリングクロックをカウントして必要なパルスを作り出すのがパルス生成回路１０５であり、このパルスの周期と入力される映像信号１１１の水平周期とが一致していないと、ローパスフィルター回路１０４から出力される信号レベルが変化し、ひいてはサンプリングクロック１１２の周期が変化する。そして、パルス生成回路１０５より出力されるパルスの周期と映像信号１１１の水平周期とが一致するように回路が動く。つまり、パルス生成回路１０５と、掛算回路１０３と、ローパスフィルター回路１０４と、ＶＣＯ回路１０９とで構成されるブロックにより、映像信号の水平周期に同期したサンプリングクロック１１２を作り出すことができる。更に、制御データ１１３は映像信号１１１が無入力である場合のフリーラン周波数を決定できるデータであり、映像信号１１１の水平周波数が違う場合、そのデータを変えれば水平同期信号にサンプリングクロックをロックさせる事ができる。
【００２８】
以上のように本実施例によれば、入力信号をデジタル信号に変換するＡＤ変換回路と、前記ＡＤ変換回路からの出力信号を入力とし、同期信号部分をスライスして同期部分だけを出力する水平同期信号スライス回路と、前記水平同期スライス回路からの出力信号と後述するパルス生成回路からの出力信号とを掛算する掛算回路と、前記掛算回路からの出力信号の高域成分を落とすローパスフィルター回路と、サンプリングクロックをカウントして水平同期信号と同じ周波数を持つパルスを出力するパルス生成回路と、前記ローパスフィルター回路の出力信号と制御データを入力信号とし、制御信号または前記ローパスフィルター回路からの出力信号が大きくなると、出力するアドレスデータの周波数が高くなり、後述するＳＩＮＲＯＭ回路から出力されるＳＩＮ波の周波数が高くなるアドレス生成回路と、前記アドレス生成回路からの出力信号をアドレスとしてＳＩＮ波を出力するＳＩＮＲＯＭ回路と、前記ＳＩＮＲＯＭ回路からのＳＩＮ波信号を入力として、その信号をアナログ信号に変換するＤＡ変換回路と、前記ＤＡ変換回路からのＳＩＮ波信号を入力とし、その周波数を整数倍にてい倍するてい倍回路を設けることにより、水平同期信号にロックしたサンプリングクロックを生成することができる。
【００２９】
（実施の形態２）
図２は本発明の第２の実施例におけるサンプリングクロック生成回路のブロック構成図を示すものである。図２において、２０１は入力信号をデジタル信号に変換するＡＤ変換回路、２０２はＡＤ変換回路２０１からの出力信号を入力とし、入力信号の同期信号を分離し、必要な水平周期のパルスを生成すると共に、映像信号と前記水平パルスとの水平位相誤差を出力し、更にモード切り換えデータによって同期信号にロックしたサンプリングクロックを得るモードか、またはサブキャリアー信号にロックしたサンプリングクロックを得るモードにするのかを変えられる同期分離回路、２０３はＡＤ変換回路２０１からの出力信号を入力とし、輝度信号とクロマ信号とに分離するＹＣ分離回路、２０４はＹＣ分離回路２０３からのクロマ出力信号を入力とし、クロマ復調をおこなうと共に、クロマ復調に必要な正弦波と、サブキャリアー信号とのクロマ位相誤差信号を出力するクロマ復調回路、２０６はクロマ復調回路２０４から出力されたクロマ位相誤差信号と、同期分離回路２０２から出力された水平位相誤差信号とを入力し、それらを制御信号にて切り換える切り換え回路、２０５は切り換え回路２０６からの出力信号のレベルに応じて出力するサンプリングクロックの周波数を可変できるＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｏｓｃｉｌｌａｔｏｒ）回路である。
【００３０】
以上のように構成されたサンプリングクロック生成回路について、以下図２を用いてその動作を説明する。
【００３１】
まず、ＡＤ変換回路２０１によってデジタル化された信号が同期分離回路２０２に入力され、映像信号２０７と同じ周期を持ち、映像信号２０７のバースト位置に相当するバーストゲートパルスを出力すると共に、図１のローパスフィルター回路１０４からの出力信号に相当する水平位相誤差信号を出力する。更にモード切り換えデータによって同期信号にロックしたサンプリングクロックを得るモードか、またはサブキャリアー信号にロックしたサンプリングクロックを得るモードにするのかを変えられる。前記水平位相誤差信号は切り換え回路２０６に入力され、バーストゲートパルスはクロマ復調回路２０４に入力される。
【００３２】
ＹＣ分離回路２０３はデジタル映像信号から輝度信号２０９、クロマ信号を出力するが、クロマ信号はクロマ復調回路２０４に入力され、色差信号出力２０８を出力すると共にクロマ復調に必要な正弦波と、入力された映像信号のサブキャリアーとの位相ずれをあらわすクロマ位相誤差信号を出力し、切り換え回路２０６に入力される。ＶＣＯ回路は図１のＶＣＯ回路と同じ回路構成であり、入力信号レベルに応じて出力するサンプリングクロックの周波数を変えることができる。切り換え回路２０６の制御信号２１１が「０」の時は同期分離回路２０２から出力される水平位相誤差信号を選択し、ＶＣＯ回路に入力され、サンプリングクロック２１０を出力する。
【００３３】
このサンプリングクロック２１０は同期分離回路２０２内にあるパルス生成回路１０５（図１のパルス生成回路１０５相当の回路）に入力され、水平周期のパルスを作り、このパルスと映像信号２０７の水平同期信号との位相差を示す水平位相誤差信号を出力する。このように制御信号２１１が「０」のとき、サンプリングクロック２１０は映像信号２０７の水平同期にロックしたクロックとして供給される。また、切り換え回路２０６が「１」の時にはクロマ復調回路２０４から出力されるクロマ位相誤差信号を選択し、ＶＣＯ回路に入力され、サンプリングクロック２１０を出力する。このクロックをカウントしてクロマ復調に必要なサブキャリアー周波数をもつＳＩＮ波を作成し、このＳＩＮ波と映像信号２０７のサブキャリアー信号との位相誤差をクロマ位相誤差信号として出力する。このように制御信号が「１」のとき、サンプリングクロック２１０は映像信号２０７のサブキャリアー周波数にロックしたクロックとして供給される。
【００３４】
以上のように本実施例によれば、入力信号をデジタル信号に変換するＡＤ変換回路と、前記ＡＤ変換回路からの出力信号を入力とし、入力信号の同期信号を分離し、必要な映像信号の水平レート周期のパルスを生成すると共に、映像信号と前記水平パルスとの位相ずれを示す、水平位相誤差信号を出力する同期分離回路と、前記ＡＤ変換回路からの出力信号を入力とし、輝度信号とクロマ信号とに分離するＹＣ分離回路と、前記ＹＣ分離回路からのクロマ出力信号を入力とし、クロマ復調をおこなうと共に、クロマ復調に必要な正弦波と、映像信号のサブキャリアー信号との位相ずれを示す、クロマ位相誤差信号を出力するクロマ復調回路と、前記クロマ復調回路から出力されたクロマ位相誤差信号と、前記同期分離回路から出力された水平位相誤差信号とを入力し、それらを制御信号にてきり変える切り換え回路と、前記切り換え回路からの出力信号を入力し、その信号レベルに応じて出力するサンプリングクロックの周波数を可変できるＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｏｓｃｉｌｌａｔｏｒ）回路設けることにより、従来と比べて少ない回路構成でサブキャリアー信号または水平同期信号にロックしたサンプリングクロックを生成することができる。
【００３５】
（実施の形態３）
３０７は入力信号をデジタル信号に変換するＡＤ変換回路、３０１はＡＤ変換回路３０７からの出力信号を入力とし、同期信号部分をスライスして同期部分だけを出力するスライス回路、３０２はスライス回路３０１からの出力信号と後述するパルス生成回路３０４からの出力信号とを掛算する掛算回路、３０３は掛算回路３０２からの出力信号の高域成分を落とすローパスフィルター回路、３０５はローパスフィルター回路３０３からの出力信号と、固定データ３２７を切り替える切り換え回路、３０４は切り換え回路３０５からの出力信号のレベルを変えると、後述するサンプリングクロック３２６をカウントして得られるパルスの位相を可変できるパルス生成回路、３０８はＡＤ変換回路３０７からの出力信号を入力とし、輝度信号とクロマ信号とを分離するＹＣ分離回路、３０９はＹＣ分離回路から出力されるクロマ信号と、後述するＳＩＮ生成回路３１３から出力するＣＯＳ波とを掛算する掛算回路、３１０は掛算回路３０９からの出力信号の高域成分を落とすローパスフィルター回路、３１１はＹＣ分離回路から出力されるクロマ信号と、後述するＳＩＮ生成回路３１３から出力するＳＩＮ波とを掛算する掛算回路、３１２は掛算回路３１１からの出力信号の高域成分を落とすローパスフィルター回路、３１４はローパスフィルター回路３１２からの出力信号を入力とし、バースト部分の信号を累積加算して、入力サブキャリアー信号と後述するＳＩＮ生成回路３１３からのＳＩＮ波との位相誤差を出力する累積回路、３１３はサンプリングクロック３２６をカウントしてサブキャリアーと同じ周波数を持つＳＩＮ波、ＣＯＳ波を生成するＳＩＮ生成回路、３１８は累積回路３１４の出力信号と、ローパスフィルター回路３０３からの出力信号とを切り替える切り換え回路、３１９は２つの固定データを切り替える切り換え回路、３１６は切り換え回路３１８からの出力信号を入力とし、その信号レベルに応じて出力するサンプリングクロックの周波数を可変できるＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｏｓｃｉｌｌａｔｏｒ）回路である。
【００３６】
以上のように構成されたサンプリングクロック生成回路について、以下図３を用いてその動作を説明する。まず、スライス回路３０１は図１の水平同期スライス回路１０１と同じ回路であり、掛算回路３０２は図１の掛算回路１０２と同じ回路であり、ローパスフィルター回路３０３は図１のローパスフィルター回路１０４と同じである。また、パルス生成回路３０４は図１のパルス生成回路と基本的には同じであるが、違うのは外部より制御信号を入力し、そのレベルによって出力するパルスの位相を変えることができる点である。スライス回路３０１、掛算回路３０２、ローパスフィルター回路３０３、切り換え回路３０５、パルス生成回路３０４によっていわゆる同期分離回路３０６を構成しており、図２の同期分離回路２０２と同じ回路動作をする。
【００３７】
次にＳＩＮ生成回路３１３は出力したＳＩＮ波信号を掛算回路３１１に入力し、ＣＯＳ波信号を掛算回路３０９に入力し、ＹＣ分離回路３０８からのクロマ出力信号と掛算する。そして、ローパスフィルター回路３１０、３１２に掛算回路３０９、３１１からの出力信号を入力することで、Ｂ−Ｙ信号３２１、Ｒ−Ｙ信号３２２を得ることができる。Ｒ−Ｙ信号３２２のバースト期間だけを累積加算して、ＳＩＮ生成回路３１３から出力されるＳＩＮ波と映像信号３２０のサブキャリアー信号との位相誤差信号（クロマ位相誤差信号）を出力する。掛算回路３０９，３１１とローパスフィルター回路３１０，３１２とＳＩＮ生成回路３１３と、累積回路３１４によっていわゆるクロマ復調回路３１５を構成しており、これは図２のクロマ復調回路２０４と同じ動作をおこなう回路である。
【００３８】
そして、切り換え回路３０５が固定データ３２７を選択し、切り換え回路３１８がローパスフィルター回路３０３の出力信号を選択し、切り換え回路３１９が固定データ３２５を選択するときは映像信号３２０の同期信号にロックしたサンプリングクロック３２６を得ることができる。また、切り換え回路３０５がローパスフィルター回路３０３の出力信号を選択し、切り換え回路３１８が累積回路３１４の出力信号を選択し、切り換え回路３１９が固定データ３２４を選択するときは映像信号３２０のサブキャリアーにロックしたサンプリングクロック３２６を得ることができる。
【００３９】
【発明の効果】
以上のように本発明は水平同期信号及びサブキャリアー信号の両方にロックできるＶＣＯ回路を設けることにより、従来と比べて少ない回路構成で水平同期信号、サブキャリアー信号にロックしたサンプリングクロックを生成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例におけるサンプリングクロック生成回路のブロック構成図
【図２】本発明の第２の実施例におけるサンプリングクロック生成回路のブロック構成図
【図３】本発明の第３の実施例におけるサンプリングクロック生成回路のブロック構成図
【図４】本発明の第１の実施例におけるアドレス生成回路のブロック構成図
【図５】従来のサンプリングクロック生成回路のブロック構成図
【図６】本発明の第１の実施例におけるサンプリングクロック生成回路の動作説明図
【図７】本発明の第１の実施例におけるサンプリングクロック生成回路の動作説明図
【図８】本発明の第１の実施例におけるＳＩＮＲＯＭ回路の動作説明図
【符号の説明】
１０１ ＡＤ変換回路
１０２ 水平同期信号スライス回路
１０３ 掛算回路
１０４ ローパスフィルター回路
１０５ パルス生成回路
１０６ てい倍回路
１０７ ＤＡ変換回路
１０８ アドレス生成回路
１０９ 加算回路
１１０ ＶＣＯ回路
１１２ サンプリングクロック
１１３ 制御データ
１１４ ＳＩＮＲＯＭ回路
【発明の属する技術分野】
本発明は、サブキャリアー信号または水平同期信号にロックしたサンプリングクロックを生成することができる回路を従来と比べて少ない回路構成で提供するためのサンプリングクロック生成回路に関するものである。
【０００２】
【従来の技術】
近年、サンプリングクロック生成回路は、ＹＵＶ入力（コンポーネント入力）対応のデジタルテレビジョン受信機が普及するにあたり、必要不可欠な技術として重要視されている。
【０００３】
以下、図面を参照しながら、上述した従来のサンプリングクロック生成回路の一例について説明を行う。
【０００４】
図５は、特開平５−１９９５４３号公報で提案されているサンプリングクロック生成回路のブロック構成図を示すものである。
図５(a) は第一の実施例の構成を示すブロック回路である。また、同図(b) はアナログビデオ信号を、同図(c) は、同実施例のＡ／Ｄ変換器用ＣＫ切換え用の信号波形図である。以下、これらの図によってこの実施例を説明する。
【０００５】
端子１から入力されるアナログビデオ信号は、デジタル信号に変換するためのＡ／Ｄ変換器２に与えられ、選択回路３から与えられるクロック信号をサンプリングの基準としてデジタル信号に変換される。選択回路３は、タイミング発生回路４から与えられる図１(c) に示すようなタイミング信号ＣＫＳの“Ｈ”“Ｌ”状態によって、Ａ／Ｄ変換器２に対するサンプリングクロックを、ｍＦscクロック発生回路５またはｎＦh クロック発生回路６から与えられる２つのいずれかのクロック信号に切り換えている。
【０００６】
タイミング信号ＣＫＳは図示されるように、アナログビデオ入力信号の同期信号期間とこれ以外の期間とで論理反転しており、バースト信号を含む映像信号の“Ｌ”期間は、ｍＦscクロック発生回路５から与えられるクロック信号を、逆に“Ｈ”の同期信号期間はｎＦh クロック発生回路６から与えられるクロック信号に切換えて、選択回路３を介してＡ／Ｄ変換器２に出力している。Ａ／Ｄ変換器２で変換されたデジタルビデオ信号は、タイミング発生回路４から送られるタイミング信号ＣＢＦＰとともにバースト分離回路７に入力される。このバースト分離回路７ではタイミング信号ＣＢＦＰを基準にして、搬送Ｃ信号の基準搬送波となるバースト信号をデジタルビデオ信号から分離し、ｍＦscクロック発生回路５に送る。
【０００７】
ｍＦscクロック発生回路５では、分離されたバースト信号をもとにバースト信号と位相が同期したクロック信号を発生し、このクロック信号を選択回路３，Ｙ／Ｃ分離回路８，色復調回路９および図示しない各種の映像処理回路に供給している。この実施例のＴＶ受信機においてクロック信号の周波数は、通常バースト信号の４倍つまり４Ｆscを使用している。さらに、ｍＦscクロック発生回路５では色復調回路９で振幅変調されたＣ信号を復調する時の基準位相を与えるためにバースト信号と同一位相、同一周波数の信号ＤＦＳを発生している。また、Ａ／Ｄ変換器２の出力信号はＹ／Ｃ分離回路８に与えられ、デジタルビデオ信号からＹ信号とＣ信号を分離し、分離されたＹ信号は端子１０から出力される。その後この信号は、図５には図示していない輪郭補償回路により、輪郭補償等が施される。
【０００８】
分離されたＣ信号については、色復調回路９でｍＦscクロック発生回路５から与えられる信号ＤＦＳを基準にして復調される。４Ｆscの周波数でアナログビデオ信号をサンプリングした場合、端子１１にはＲ−Ｙ／Ｂ−Ｙが１クロック毎に交互に得られる。次に同期信号処理について説明する。
【０００９】
端子１から与えられたビデオ信号はまず、Ａ／Ｄ変換器２でデジタル信号に変換される。この時、Ａ／Ｄ変換器２のサンプリングクロックとしては、図１(c)の“Ｈ”状態で示す同期信号期間は、ｎＦh クロック発生回路６から与えられており、このクロック信号でサンプリング動作している。変換されたデジタルビデオ信号は水平同期分離回路１２に与えられ、デジタルビデオ信号中の水平同期信号が抜き取られる。ｎＦh クロック発生回路６では、分離された水平同期信号をもとに水平同期信号と位相同期し周波数がｎ倍のクロック信号を発生する。
【００１０】
さらに、水平同期信号と位相及び周波数が完全に一致した再生水平同期信号ＨＲＥＦを出力する。発生されたｎＦh クロックは水平同期制御回路１３，垂直同期制御回路１４，水平および垂直同期分離回路１２，１５，選択回路３および図示しない各種の同期処理回路にクロックとして供給されている。
【００１１】
また、ｎＦh クロック発生回路６で発生された再生水平同期信号ＨＲＥＦは、まずタイミング発生回路４に与えられ、入力ビデオ信号中のバースト信号の位相を示すタイミング信号ＣＢＦＰを発生しバースト分離回路７に与えている。さらに、図１(c) の“Ｈ”“Ｌ”に示すようなタイミング信号ＣＫＳを発生し、選択回路３に対して回路切換え用の制御信号として与えている。また、水平同期制御回路１３に与えられた再生水平同期信号ＨＲＥＦに基づいて、この水平同期制御回路１３でＴＶ画面の水平位置を制御する信号ＨＤを発生し、この信号ＨＤを端子１６から出力している。
【００１２】
さらに、Ａ／Ｄ変換器２の出力信号は垂直同期分離回路１５に入力され、デジタルビデオ信号中の垂直同期信号が抜き取られる。抜き取られた垂直同期信号は再生水平同期信号ＨＲＥＦとともに垂直同期制御回路１４に与えられる。垂直同期制御回路１４では信号ＨＲＥＦと分離された垂直同期信号を基準にして、ＴＶ画面の垂直位置を制御する信号ＶＤを発生し、この信号ＶＤを端子１７から出力している。すなわち、本実施例においては、テレビジョン信号では同期信号と映像信号とが時間的に分割されていることから、Ａ／Ｄ変換器２のサンプリングクロックをそれぞれの期間に応じて切換えて使用し、Ａ／Ｄ変換器２を同期処理用と映像処理用とに共用化している。
【００１３】
【発明が解決しようとする課題】
しかしながら上記のような構成では、次のような問題点を有している。クロックを発生させる回路がｍＦscクロック発生回路５、ｎＦh クロック発生回路６と２つ必要になり、回路規模が大きくなってしまう。
【００１４】
【課題を解決するための手段】
上記問題点を解決するために本発明のサンプリングクロック生成回路は、入力信号をデジタル信号に変換するＡＤ変換回路と、前記ＡＤ変換回路からの出力信号を入力とし、同期信号部分をスライスして同期部分だけを出力する水平同期スライス回路と、前記水平同期スライス回路からの出力信号と後述するパルス生成回路からの出力信号とを掛算する掛算回路と、前記掛算回路からの出力信号の高域成分を落とすローパスフィルター回路と、後述するサンプリングクロックをカウントして水平同期信号と同じ周波数を持つパルスを出力するパルス生成回路と、前記ローパスフィルター回路の出力信号と制御データを加算する加算回路と、前記加算回路からの出力信号が大きくなると、出力するアドレスデータの周波数が高くなり、その結果後述するＳＩＮＲＯＭ回路から出力されるＳＩＮ波の周波数が高くなるアドレス生成回路と、前記アドレス生成回路からの出力信号をアドレスとしてＳＩＮ波を出力するＳＩＮＲＯＭ回路と、前記ＳＩＮＲＯＭ回路からのＳＩＮ波信号を入力として、その信号をアナログ信号に変換するＤＡ変換回路と、前記ＤＡ変換回路からのＳＩＮ波信号を入力とし、その周波数を整数倍にてい倍するてい倍回路を備えたものである。
【００１５】
【発明の実施の形態】
本発明は水平同期信号にロックしたサンプリングクロックを生成することができるという効果を特徴とするサンプリングクロック生成回路であり、同期分離回路とクロック発生回路とを組み合わせて、同期分離しながらクロック発生をおこなうという作用を有する。
【００１６】
また、入力信号をデジタル信号に変換するＡＤ変換回路と、前記ＡＤ変換回路からの出力信号を入力とし、同期信号部分をスライスして同期部分だけを出力する水平同期スライス回路と、前記水平同期スライス回路からの出力信号と後述するパルス生成回路からの出力信号とを掛算する掛算回路と、前記掛算回路からの出力信号の高域成分を落とすローパスフィルター回路と、後述するサンプリングクロックをカウントして水平同期信号と同じ周波数を持つパルスを出力するパルス生成回路と、前記ローパスフィルター回路の出力信号と制御データを加算する加算回路と、前記加算回路からの出力信号が大きくなると、出力するアドレスデータの周波数が高くなり、その結果後述するＳＩＮＲＯＭ回路から出力されるＳＩＮ波の周波数が高くなるアドレス生成回路と、前記アドレス生成回路からの出力信号をアドレスとしてＳＩＮ波を出力するＳＩＮＲＯＭ回路と、前記ＳＩＮＲＯＭ回路からのＳＩＮ波信号を入力として、その信号をアナログ信号に変換するＤＡ変換回路と、前記ＤＡ変換回路からのＳＩＮ波信号を入力とし、その周波数を整数倍にてい倍するてい倍回路を備え、水平同期信号にロックしたサンプリングクロックを生成することができるという効果を特徴とするサンプリングクロック生成回路であり、同期分離回路とクロック発生回路とを組み合わせて、同期分離しながらクロック発生をおこなうという作用を有する。
【００１７】
さらに、アドレス生成回路への入力信号はローパスフィルター回路からの位相誤差信号に固定値を加算することでフリーラン周波数を調整できるようにしたことを特徴とした請求項３記載のサンプリングクロック生成回路であり、同期分離回路とクロック発生回路とを組み合わせて、同期分離しながらクロック発生をおこなうという作用を有する。
【００１８】
また、サブキャリアー信号または水平同期信号にロックしたサンプリングクロックを生成することができるという効果を特徴とするサンプリングクロック生成回路であり、同期分離回路からの水平位相誤差信号とクロマ復調回路からのクロマ位相誤差信号とを切り替えＶＣＯ回路に入力するという作用を有する。
【００１９】
さらに、入力信号をデジタル信号に変換するＡＤ変換回路と、前記ＡＤ変換回路からの出力信号を入力とし、入力信号の同期信号を分離し、必要な映像信号の水平レート周期のパルスを生成すると共に、映像信号と前記水平パルスとの位相ずれをあらわす水平位相誤差信号を出力し、更にモード切り換えデータによって同期信号にロックしたサンプリングクロックを得るモードか、またはサブキャリアー信号にロックしたサンプリングクロックを得るモードにするのかを変えられる同期分離回路と、前記ＡＤ変換回路からの出力信号を入力とし、輝度信号とクロマ信号とに分離するＹＣ分離回路と、前記ＹＣ分離回路からのクロマ出力信号を入力とし、クロマ復調をおこなうと共に、クロマ復調に必要な正弦波と、映像信号のサブキャリアー信号との位相ずれをあらわすクロマ位相誤差信号を出力するクロマ復調回路と、前記クロマ復調回路から出力されたクロマ位相誤差信号と、前記同期分離回路から出力された水平位相誤差信号とを入力し、それらを制御信号にて切り換える切り換え回路と、前記切り換え回路からの出力信号を入力し、その信号レベルに応じて出力するサンプリングクロックの周波数を可変できるＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｏｓｃｉｌｌａｔｏｒ）回路を備え、サブキャリアー信号または水平同期信号にロックしたサンプリングクロックを生成することができるという効果を特徴とするサンプリングクロック生成回路であり、同期分離回路からの水平位相誤差信号とクロマ復調回路からのクロマ位相誤差信号とを切り替えＶＣＯ回路に入力するという作用を有する。
【００２０】
また、入力信号をデジタル信号に変換するＡＤ変換回路と、前記ＡＤ変換回路からの出力信号を入力とし、同期信号部分をスライスして同期部分だけを出力するスライス回路と、前記スライス回路からの出力信号と後述するパルス生成回路からの出力信号とを掛算する第１の掛算回路と、前記第１の掛算回路からの出力信号の高域成分を落とす第１のローパスフィルター回路と、前記第１のローパスフィルター回路からの出力信号と、第１の固定データを切り替える第１の切り換え回路と、前記第１の切り換え回路からの出力信号を変えることで、後述するサンプリングクロックをカウントして得られるパルスの位相を変えることができるパルス生成回路と、前記ＡＤ変換回路からの出力信号を入力とし、輝度信号とクロマ信号とを分離するＹＣ分離回路と、前記ＹＣ分離回路から出力されるクロマ信号と、後述するＳＩＮ生成回路からのＳＩＮ波とを掛算する第２および第３の掛算回路と、前記第２の掛算回路からの出力信号の高域成分を落とす第２のローパスフィルター回路と、前記第３の掛算回路からの出力信号の高域成分を落とす第３のローパスフィルター回路と、前記第３のローパスフィルター回路からの出力信号を入力とし、バースト部分の信号を累積加算して、サブキャリアー信号と後述するＳＩＮ生成回路から出力されるＳＩＮ波との位相誤差を出力する累積回路と、前記累積回路の出力信号と、前記第１のローパスフィルター回路からの出力信号とを切り替える第２の切り換え回路と、第１および第２の固定データを切り替える第３の切り換え回路と、前記第２及び第３の切り換え回路からの出力信号を入力とし、その信号レベルに応じて出力するサンプリングクロックの周波数を可変できるＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｏｓｃｉｌｌａｔｏｒ）回路とを備え、サブキャリアー信号または水平同期信号にロックしたサンプリングクロックを生成することができるという効果を特徴とするサンプリングクロック生成回路であり、同期分離回路からの水平位相誤差信号とクロマ復調回路からのクロマ位相誤差信号とを切り替えＶＣＯ回路に入力するという作用を有する。
【００２１】
さらに、第１の切り換え回路の制御信号と、第２の切り換え回路の制御信号と、第３の切り換え回路の制御信号とは同じ制御信号であることを特徴とした請求項５記載のサンプリングクロック生成回路であり、３つの切り換え回路を同時に切り換えるという作用を有する。
また、パルス生成回路が入力信号に応じてそのデコードするパルス位置を変えることができることを特徴とした請求項５記載のサンプリングクロック生成回路であり、デコード値を変えるとパルス位置が動く回路を有する。
【００２２】
以下本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は本発明の第１の実施例におけるサンプリングクロック生成回路のブロック構成図を示すものである。図１において、１０１は入力信号をデジタル信号に変換するＡＤ変換回路、１０２はＡＤ変換回路１０１からの出力信号を入力とし、同期信号部分をスライスして同期部分だけを出力する水平同期スライス回路、１０３は水平同期スライス回路１０２からの出力信号と後述するパルス生成回路１０５からの出力信号とを掛算する掛算回路、１０４は掛算回路１０３からの出力信号の高域成分を落とすローパスフィルター回路、１０５はサンプリングクロック１１２をカウントして水平同期信号と同じ周波数を持つパルスを出力するパルス生成回路、１０９はローパスフィルター回路１０４の出力信号と制御データを加算する加算回路、１０８は加算回路１０９の出力信号を入力信号とし、その信号が大きくなると、出力するアドレスデータの周波数が高くなり、後述するＳＩＮＲＯＭ回路１１４から出力されるＳＩＮ波の周波数が高くなるアドレス生成回路、１１４はアドレス生成回路１０８からの出力信号をアドレスとしてＳＩＮ波を出力するＳＩＮＲＯＭ回路、１０７はＳＩＮＲＯＭ回路１１４からのＳＩＮ波信号を入力として、その信号をアナログ信号に変換するＤＡ変換回路、１０６はＤＡ変換回路１０７からのＳＩＮ波信号を入力し、その周波数を整数倍にてい倍するてい倍回路である。
【００２３】
以上のように構成されたサンプリングクロック生成回路について、以下図１、図４、図６を用いてその動作を説明する。
【００２４】
映像信号１１１はＡＤ変換回路１０１によってデジタルデータに変換され、その出力信号は水平同期スライス回路１０２に入力される。水平同期スライス回路１０２では図６（ａ）のように、入力された映像信号の同期信号部分をある決まったスライスレベルによりスライスし、図６（ｂ）に示すような同期信号部分以外はレベルが「０」となるような信号を出力する。パルス生成回路１０５からはサンプリングクロック１１２をカウントすることにより、図６（ｃ）に示す正、負を繰り返すパルスが出力され、その出力信号と水平同期スライス回路１０２から出力される信号とを掛算回路１０３に入力する。その出力信号は図６（ｄ）に示すような波形になるが、これをローパスフィルター回路１０４に入力して直流成分のみを取り出す。
【００２５】
ここで、図４はアドレス生成回路１０８のブロック構成回路であり、４０１は加算回路、４０２はラッチ回路、４０３は割算回路であり、入力信号４０４とラッチ回路４０２の出力信号を加算回路４０１にて加算するが、キャリーアウトは使わない。図７はアドレス生成回路１０８の動作を説明する動作説明図であり、ラッチ回路４０２にクロックが入る毎に加算回路４０１からの出力データはカウントアップされ、加算回路４０１がとりうる最大値を超すと、その出力データは入力信号４０４にて設定されるデータにもどるが、これを示しているのが図７（ａ）である。入力信号４０４を動かすと、図７（ｂ）のように出力ランプ波形信号の周期が速くなる。加算回路４０１の出力信号の内、下位ビットを捨てて、上位ビットだけを出力したのが、割算回路４０３であり、例えば、加算回路４０１のビット数を３０ビットに設定し、割算回路にて上位８ビットだけを出力するようにすると、割算回路４０３から出力されるデータはＭＩＮ「０」、ＭＡＸ「１２５」の振幅に正規化された信号となり、入力信号４０４によって周期が変化するランプ波形を得ることができる。
【００２６】
ＳＩＮＲＯＭ回路１１４は図８に示したようなＲＯＭデータを持っており、アドレス回路１０８から出力されるランプ波形をアドレスとしてＳＩＮＲＯＭ回路に入力すると、加算回路１０９からの信号レベルによってその周期を変えられるＳＩＮ波をＳＩＮＲＯＭ回路１１４から出力できる。この信号をＤＡ変換回路に入力し、その出力信号であるアナログＳＩＮ波をてい倍回路１０６に入力しててい倍するとサンプリングクロック１１２を得る事ができる。加算回路１０９、アドレス回路１０８、ＳＩＮＲＯＭ回路１１４、ＤＡ変換回路１０７、てい倍回路１０６にて構成される回路を以降ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｏｓｃｉｌｌａｔｏｒ）回路と呼ぶことにする。
【００２７】
また、このサンプリングクロックをカウントして必要なパルスを作り出すのがパルス生成回路１０５であり、このパルスの周期と入力される映像信号１１１の水平周期とが一致していないと、ローパスフィルター回路１０４から出力される信号レベルが変化し、ひいてはサンプリングクロック１１２の周期が変化する。そして、パルス生成回路１０５より出力されるパルスの周期と映像信号１１１の水平周期とが一致するように回路が動く。つまり、パルス生成回路１０５と、掛算回路１０３と、ローパスフィルター回路１０４と、ＶＣＯ回路１０９とで構成されるブロックにより、映像信号の水平周期に同期したサンプリングクロック１１２を作り出すことができる。更に、制御データ１１３は映像信号１１１が無入力である場合のフリーラン周波数を決定できるデータであり、映像信号１１１の水平周波数が違う場合、そのデータを変えれば水平同期信号にサンプリングクロックをロックさせる事ができる。
【００２８】
以上のように本実施例によれば、入力信号をデジタル信号に変換するＡＤ変換回路と、前記ＡＤ変換回路からの出力信号を入力とし、同期信号部分をスライスして同期部分だけを出力する水平同期信号スライス回路と、前記水平同期スライス回路からの出力信号と後述するパルス生成回路からの出力信号とを掛算する掛算回路と、前記掛算回路からの出力信号の高域成分を落とすローパスフィルター回路と、サンプリングクロックをカウントして水平同期信号と同じ周波数を持つパルスを出力するパルス生成回路と、前記ローパスフィルター回路の出力信号と制御データを入力信号とし、制御信号または前記ローパスフィルター回路からの出力信号が大きくなると、出力するアドレスデータの周波数が高くなり、後述するＳＩＮＲＯＭ回路から出力されるＳＩＮ波の周波数が高くなるアドレス生成回路と、前記アドレス生成回路からの出力信号をアドレスとしてＳＩＮ波を出力するＳＩＮＲＯＭ回路と、前記ＳＩＮＲＯＭ回路からのＳＩＮ波信号を入力として、その信号をアナログ信号に変換するＤＡ変換回路と、前記ＤＡ変換回路からのＳＩＮ波信号を入力とし、その周波数を整数倍にてい倍するてい倍回路を設けることにより、水平同期信号にロックしたサンプリングクロックを生成することができる。
【００２９】
（実施の形態２）
図２は本発明の第２の実施例におけるサンプリングクロック生成回路のブロック構成図を示すものである。図２において、２０１は入力信号をデジタル信号に変換するＡＤ変換回路、２０２はＡＤ変換回路２０１からの出力信号を入力とし、入力信号の同期信号を分離し、必要な水平周期のパルスを生成すると共に、映像信号と前記水平パルスとの水平位相誤差を出力し、更にモード切り換えデータによって同期信号にロックしたサンプリングクロックを得るモードか、またはサブキャリアー信号にロックしたサンプリングクロックを得るモードにするのかを変えられる同期分離回路、２０３はＡＤ変換回路２０１からの出力信号を入力とし、輝度信号とクロマ信号とに分離するＹＣ分離回路、２０４はＹＣ分離回路２０３からのクロマ出力信号を入力とし、クロマ復調をおこなうと共に、クロマ復調に必要な正弦波と、サブキャリアー信号とのクロマ位相誤差信号を出力するクロマ復調回路、２０６はクロマ復調回路２０４から出力されたクロマ位相誤差信号と、同期分離回路２０２から出力された水平位相誤差信号とを入力し、それらを制御信号にて切り換える切り換え回路、２０５は切り換え回路２０６からの出力信号のレベルに応じて出力するサンプリングクロックの周波数を可変できるＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｏｓｃｉｌｌａｔｏｒ）回路である。
【００３０】
以上のように構成されたサンプリングクロック生成回路について、以下図２を用いてその動作を説明する。
【００３１】
まず、ＡＤ変換回路２０１によってデジタル化された信号が同期分離回路２０２に入力され、映像信号２０７と同じ周期を持ち、映像信号２０７のバースト位置に相当するバーストゲートパルスを出力すると共に、図１のローパスフィルター回路１０４からの出力信号に相当する水平位相誤差信号を出力する。更にモード切り換えデータによって同期信号にロックしたサンプリングクロックを得るモードか、またはサブキャリアー信号にロックしたサンプリングクロックを得るモードにするのかを変えられる。前記水平位相誤差信号は切り換え回路２０６に入力され、バーストゲートパルスはクロマ復調回路２０４に入力される。
【００３２】
ＹＣ分離回路２０３はデジタル映像信号から輝度信号２０９、クロマ信号を出力するが、クロマ信号はクロマ復調回路２０４に入力され、色差信号出力２０８を出力すると共にクロマ復調に必要な正弦波と、入力された映像信号のサブキャリアーとの位相ずれをあらわすクロマ位相誤差信号を出力し、切り換え回路２０６に入力される。ＶＣＯ回路は図１のＶＣＯ回路と同じ回路構成であり、入力信号レベルに応じて出力するサンプリングクロックの周波数を変えることができる。切り換え回路２０６の制御信号２１１が「０」の時は同期分離回路２０２から出力される水平位相誤差信号を選択し、ＶＣＯ回路に入力され、サンプリングクロック２１０を出力する。
【００３３】
このサンプリングクロック２１０は同期分離回路２０２内にあるパルス生成回路１０５（図１のパルス生成回路１０５相当の回路）に入力され、水平周期のパルスを作り、このパルスと映像信号２０７の水平同期信号との位相差を示す水平位相誤差信号を出力する。このように制御信号２１１が「０」のとき、サンプリングクロック２１０は映像信号２０７の水平同期にロックしたクロックとして供給される。また、切り換え回路２０６が「１」の時にはクロマ復調回路２０４から出力されるクロマ位相誤差信号を選択し、ＶＣＯ回路に入力され、サンプリングクロック２１０を出力する。このクロックをカウントしてクロマ復調に必要なサブキャリアー周波数をもつＳＩＮ波を作成し、このＳＩＮ波と映像信号２０７のサブキャリアー信号との位相誤差をクロマ位相誤差信号として出力する。このように制御信号が「１」のとき、サンプリングクロック２１０は映像信号２０７のサブキャリアー周波数にロックしたクロックとして供給される。
【００３４】
以上のように本実施例によれば、入力信号をデジタル信号に変換するＡＤ変換回路と、前記ＡＤ変換回路からの出力信号を入力とし、入力信号の同期信号を分離し、必要な映像信号の水平レート周期のパルスを生成すると共に、映像信号と前記水平パルスとの位相ずれを示す、水平位相誤差信号を出力する同期分離回路と、前記ＡＤ変換回路からの出力信号を入力とし、輝度信号とクロマ信号とに分離するＹＣ分離回路と、前記ＹＣ分離回路からのクロマ出力信号を入力とし、クロマ復調をおこなうと共に、クロマ復調に必要な正弦波と、映像信号のサブキャリアー信号との位相ずれを示す、クロマ位相誤差信号を出力するクロマ復調回路と、前記クロマ復調回路から出力されたクロマ位相誤差信号と、前記同期分離回路から出力された水平位相誤差信号とを入力し、それらを制御信号にてきり変える切り換え回路と、前記切り換え回路からの出力信号を入力し、その信号レベルに応じて出力するサンプリングクロックの周波数を可変できるＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｏｓｃｉｌｌａｔｏｒ）回路設けることにより、従来と比べて少ない回路構成でサブキャリアー信号または水平同期信号にロックしたサンプリングクロックを生成することができる。
【００３５】
（実施の形態３）
３０７は入力信号をデジタル信号に変換するＡＤ変換回路、３０１はＡＤ変換回路３０７からの出力信号を入力とし、同期信号部分をスライスして同期部分だけを出力するスライス回路、３０２はスライス回路３０１からの出力信号と後述するパルス生成回路３０４からの出力信号とを掛算する掛算回路、３０３は掛算回路３０２からの出力信号の高域成分を落とすローパスフィルター回路、３０５はローパスフィルター回路３０３からの出力信号と、固定データ３２７を切り替える切り換え回路、３０４は切り換え回路３０５からの出力信号のレベルを変えると、後述するサンプリングクロック３２６をカウントして得られるパルスの位相を可変できるパルス生成回路、３０８はＡＤ変換回路３０７からの出力信号を入力とし、輝度信号とクロマ信号とを分離するＹＣ分離回路、３０９はＹＣ分離回路から出力されるクロマ信号と、後述するＳＩＮ生成回路３１３から出力するＣＯＳ波とを掛算する掛算回路、３１０は掛算回路３０９からの出力信号の高域成分を落とすローパスフィルター回路、３１１はＹＣ分離回路から出力されるクロマ信号と、後述するＳＩＮ生成回路３１３から出力するＳＩＮ波とを掛算する掛算回路、３１２は掛算回路３１１からの出力信号の高域成分を落とすローパスフィルター回路、３１４はローパスフィルター回路３１２からの出力信号を入力とし、バースト部分の信号を累積加算して、入力サブキャリアー信号と後述するＳＩＮ生成回路３１３からのＳＩＮ波との位相誤差を出力する累積回路、３１３はサンプリングクロック３２６をカウントしてサブキャリアーと同じ周波数を持つＳＩＮ波、ＣＯＳ波を生成するＳＩＮ生成回路、３１８は累積回路３１４の出力信号と、ローパスフィルター回路３０３からの出力信号とを切り替える切り換え回路、３１９は２つの固定データを切り替える切り換え回路、３１６は切り換え回路３１８からの出力信号を入力とし、その信号レベルに応じて出力するサンプリングクロックの周波数を可変できるＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｏｓｃｉｌｌａｔｏｒ）回路である。
【００３６】
以上のように構成されたサンプリングクロック生成回路について、以下図３を用いてその動作を説明する。まず、スライス回路３０１は図１の水平同期スライス回路１０１と同じ回路であり、掛算回路３０２は図１の掛算回路１０２と同じ回路であり、ローパスフィルター回路３０３は図１のローパスフィルター回路１０４と同じである。また、パルス生成回路３０４は図１のパルス生成回路と基本的には同じであるが、違うのは外部より制御信号を入力し、そのレベルによって出力するパルスの位相を変えることができる点である。スライス回路３０１、掛算回路３０２、ローパスフィルター回路３０３、切り換え回路３０５、パルス生成回路３０４によっていわゆる同期分離回路３０６を構成しており、図２の同期分離回路２０２と同じ回路動作をする。
【００３７】
次にＳＩＮ生成回路３１３は出力したＳＩＮ波信号を掛算回路３１１に入力し、ＣＯＳ波信号を掛算回路３０９に入力し、ＹＣ分離回路３０８からのクロマ出力信号と掛算する。そして、ローパスフィルター回路３１０、３１２に掛算回路３０９、３１１からの出力信号を入力することで、Ｂ−Ｙ信号３２１、Ｒ−Ｙ信号３２２を得ることができる。Ｒ−Ｙ信号３２２のバースト期間だけを累積加算して、ＳＩＮ生成回路３１３から出力されるＳＩＮ波と映像信号３２０のサブキャリアー信号との位相誤差信号（クロマ位相誤差信号）を出力する。掛算回路３０９，３１１とローパスフィルター回路３１０，３１２とＳＩＮ生成回路３１３と、累積回路３１４によっていわゆるクロマ復調回路３１５を構成しており、これは図２のクロマ復調回路２０４と同じ動作をおこなう回路である。
【００３８】
そして、切り換え回路３０５が固定データ３２７を選択し、切り換え回路３１８がローパスフィルター回路３０３の出力信号を選択し、切り換え回路３１９が固定データ３２５を選択するときは映像信号３２０の同期信号にロックしたサンプリングクロック３２６を得ることができる。また、切り換え回路３０５がローパスフィルター回路３０３の出力信号を選択し、切り換え回路３１８が累積回路３１４の出力信号を選択し、切り換え回路３１９が固定データ３２４を選択するときは映像信号３２０のサブキャリアーにロックしたサンプリングクロック３２６を得ることができる。
【００３９】
【発明の効果】
以上のように本発明は水平同期信号及びサブキャリアー信号の両方にロックできるＶＣＯ回路を設けることにより、従来と比べて少ない回路構成で水平同期信号、サブキャリアー信号にロックしたサンプリングクロックを生成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例におけるサンプリングクロック生成回路のブロック構成図
【図２】本発明の第２の実施例におけるサンプリングクロック生成回路のブロック構成図
【図３】本発明の第３の実施例におけるサンプリングクロック生成回路のブロック構成図
【図４】本発明の第１の実施例におけるアドレス生成回路のブロック構成図
【図５】従来のサンプリングクロック生成回路のブロック構成図
【図６】本発明の第１の実施例におけるサンプリングクロック生成回路の動作説明図
【図７】本発明の第１の実施例におけるサンプリングクロック生成回路の動作説明図
【図８】本発明の第１の実施例におけるＳＩＮＲＯＭ回路の動作説明図
【符号の説明】
１０１ ＡＤ変換回路
１０２ 水平同期信号スライス回路
１０３ 掛算回路
１０４ ローパスフィルター回路
１０５ パルス生成回路
１０６ てい倍回路
１０７ ＤＡ変換回路
１０８ アドレス生成回路
１０９ 加算回路
１１０ ＶＣＯ回路
１１２ サンプリングクロック
１１３ 制御データ
１１４ ＳＩＮＲＯＭ回路
Claims (1)
- 映像信号をデジタル信号に変換するＡＤ変換回路と、
前記ＡＤ変換回路の出力について水平同期信号を分離し、後述するサンプリングクロックに基いて水平レート周期のパルスを生成し、前記水平同期信号と前記水平レート周期のパルスとの位相差を示す水平位相誤差信号を生成する同期分離回路と、
前記ＡＤ変換回路の出力を輝度信号とクロマ信号とに分離するＹＣ分離回路と、
前記ＹＣ分離回路の出力であるクロマ信号についてクロマ復調を行い、色差信号を生成し、
前記サンプリングクロックに基いてクロマ復調に必要なサブキャリアー周波数をもつ正弦波を生成し、前記正弦波と前記映像信号のサブキャリアー信号との位相差を示すクロマ位相誤差信号を生成するクロマ復調回路と、
制御信号に基いて前記クロマ復調回路の出力であるクロマ位相誤差信号と前記同期分離回路の出力である水平位相誤差信号とを切り換えて出力する切り換え回路と、
前記切り換え回路の出力の信号レベルに基いて周波数が可変するサンプリングクロックを生成するＶＣＯ回路と、
を有するサンプリングクロック生成回路。
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