JP4679872B2 - クロック発生装置 - Google Patents

クロック発生装置 Download PDF

Info

Publication number
JP4679872B2
JP4679872B2 JP2004299127A JP2004299127A JP4679872B2 JP 4679872 B2 JP4679872 B2 JP 4679872B2 JP 2004299127 A JP2004299127 A JP 2004299127A JP 2004299127 A JP2004299127 A JP 2004299127A JP 4679872 B2 JP4679872 B2 JP 4679872B2
Authority
JP
Japan
Prior art keywords
clock
output
phase
input terminal
adc
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004299127A
Other languages
English (en)
Other versions
JP2006115113A (ja
Inventor
浩之 薗部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2004299127A priority Critical patent/JP4679872B2/ja
Priority to US11/248,254 priority patent/US20060077297A1/en
Priority to CNA2005101135613A priority patent/CN1761156A/zh
Publication of JP2006115113A publication Critical patent/JP2006115113A/ja
Priority to US11/712,946 priority patent/US7532250B2/en
Application granted granted Critical
Publication of JP4679872B2 publication Critical patent/JP4679872B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0994—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising an accumulator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronizing For Television (AREA)
  • Processing Of Color Television Signals (AREA)

Description

本発明は、テレビジョン受像機の信号処理回路を動作させるクロックを発生するクロック発生装置に関するものであり、映像入力信号に同期したクロックを発生するクロック発生装置に関するものである。
近年、映像信号処理のデジタル化やテレビジョン受像機の入力ソースの多様化が進んでおり、映像信号処理において映像信号の水平同期信号等の基準信号に映像信号処理に用いるクロックを同期させるクロック発生装置が利用されている。
以下に従来のクロック発生装置について説明する。
図２８は、特許文献１で提案されているクロック発生装置であるＰＬＬ回路を示すブロック図である。図２８において、３０１は水平同期信号入力端子、３０２はアナログデジタル変換器（ＡＤＣ）、３０３はマスタクロック（ＭＣＫ）入力端子、３０４はデジタル位相比較器、３０５は分周回路、３０６はデジタルＬＰＦ（ローパスフィルタ）、３０７はデジタルタイミング発振器（ＤＴＯ）、３０８はデジタルアナログ変換器（ＤＡＣ）、３０９はアナログ位相比較器、３１０はリファレンス（ＲＥＦ）信号入力端子、３１１はアナログＬＰＦ、３１２はアナログＶＣＯ、３１３はクロック出力端子である。
このＰＬＬ回路では、水平同期信号入力端子３０１より入力された水平同期信号の位相とＤＴＯ３０７の出力信号に基づく信号の位相とをデジタル位相比較器３０４で比較し、この比較出力でＤＴＯ３０７を制御する第一のループに加えて、ＤＴＯ３０７の出力信号の位相とＲＥＦ信号入力端子３１０から入力されたＲＥＦ信号の位相とをアナログ位相比較器３０９で比較し、この比較出力に応じてアナログＶＣＯ３０９の出力をＤＴＯ３０７のクロックに供給する第二のループを設けることで全体としてデジタルＰＬＬとして動作させて水平同期信号入力端子３０１より入力された水平同期信号に同期したクロックを生成していた。
特開平５−９０９５８号公報
しかしながら、前記従来の構成では、単一の同期信号にしか同期することが出来ず、近年のテレビのように複数の種類のある映像信号が入力される場合はビデオ信号などのコンポジット信号にはバーストロッククロックを発生させ、コンポーネント信号にはラインロッククロックを発生させる等の対応ができなかった。また、パソコン信号入力のように入力ＡＤＣのクロック位相を回す必要がある場合等にも対応できない。さらに、近年のシステムの用いる高い周波数からでる妨害を抑制するために意識的に周波数を拡散する等の対応もできない。また、液晶テレビ等の信号処理には、バーストロックとラインロックのクロックの双方を生成する必要があるが、そのような用途にも対応できなかった。
本発明は、上記従来の問題点を解決するためになされたもので、複数の種類のある映像信号が入力される場合でも、ＰＬＬの数を増やすことなくそれぞれの信号にあったバーストロッククロックやラインロッククロックを提供できるクロック発生装置を得ることを目的とする。また、パソコン信号入力のように入力ＡＤＣのクロック位相を回す必要がある場合にも対応でき、かつ、映像信号と同期信号が分かれている場合にも対応できるクロック発生装置を得ることを目的とする。さらに、システムが用いる高い周波数からでる妨害を抑制するために意識的に周波数を拡散できるクロック発生装置を得ることを目的とする。また、バーストロッククロックとラインロッククロックの双方を生成する場合に対応でき、同時に２つの同期クロックを生成できるクロック発生装置を得ることを目的とする。
上記の課題を解決するために、本発明のクロック発生装置は、第一の映像信号入力端子を有し該第一の映像信号入力端子より入力された同期信号を重畳された映像信号または同期信号を入力とする第一のＡＤＣと、第二の映像信号入力端子を有し該第二の映像信号入力端子より入力された映像信号を入力とする第二のＡＤＣと、前記第一のＡＤＣでデジタル化された映像信号または同期信号を入力とする水平同期信号分離回路と、該水平同期信号分離回路で分離された水平同期信号の位相と前記第一のＡＤＣを動作させるクロックの位相を位相比較する位相比較器と、該位相比較器の出力を入力とし該位相比較器の出力を平滑化し位相誤差情報を出力するデジタルＬＰＦと、該デジタルＬＰＦから出力される位相誤差情報を入力とするＤＴＯと、該ＤＴＯの出力を入力としアナログ波形を出力するＤＡＣと、該ＤＡＣの出力を入力とし前記第一のＡＤＣにクロックを供給するＰＬＬと、該ＰＬＬから出力されるクロックを入力とし該クロックを遅延させ多相のクロックを出力するＤＬＬと、該ＤＬＬから出力される多相のクロックのうちからいずれかのクロックを選択しこれを前記第二のＡＤＣに供給するクロック選択回路とを備えたものである。
また、本発明のクロック発生装置は、前記ＤＬＬが、クロック入力端子と、該クロック入力端子から入力したクロックを遅延させるＮ段の可変遅延素子と、該可変遅延素子の最終段の出力と前記クロック入力端子から入力したクロックを位相比較する位相比較器と、該位相比較器の出力を平滑化するＬＰＦと、該ＬＰＦの出力を入力とし前記可変遅延素子の遅延値を制御するバイアス回路と、前記各Ｎ段の可変遅延素子の出力を出力する出力端子とを備えたものである。
また、本発明のクロック発生装置は、第一の映像信号入力端子を有し該第一の映像信号入力端子より入力された同期信号を重畳された映像信号または同期信号を入力とする第一のＡＤＣと、第二の映像信号入力端子を有し該第二の映像信号入力端子より入力された映像信号を入力とする第二のＡＤＣと、前記第一のＡＤＣでデジタル化された映像信号または同期信号を入力とする水平同期信号分離回路と、該水平同期信号分離回路で分離された水平同期信号の位相と前記第一のＡＤＣを動作させるクロックの位相を位相比較する位相比較器と、該位相比較器の出力を入力とし該位相比較器の出力を平滑化し位相誤差情報を出力するデジタルＬＰＦと、該デジタルＬＰＦから出力される位相誤差情報を入力とするＤＴＯと、該ＤＴＯの出力を入力としアナログ波形を出力するＤＡＣと、該ＤＡＣの出力を入力とし逓倍して前記第一のＡＤＣにクロックを供給するとともに多相の中間位相クロックを出力する多相出力ＰＬＬと、該多相出力ＰＬＬから出力される多相の中間位相クロックのうちからいずれかのクロックを選択しこれを前記第二のＡＤＣに供給するクロック選択回路とを備えたものである。
また、本発明のクロック発生装置は、前記多相出力ＰＬＬが、Ｍ段の可変遅延素子からなるリング発振器と、該リング発振器の出力を１／Ｋ分周する分周器と、該分周器の出力と前記ＤＡＣの出力信号でありＲＥＦ信号入力端子から入力されるＲＥＦ信号の位相を比較する位相比較器と、該位相比較器の出力を入力とするＬＰＦと、該ＬＰＦの出力を入力とし前記可変遅延素子の遅延値を制御するバイアス回路と、前記Ｍ段の可変遅延素子の出力である前記多相の中間位相クロックを出力する出力端子とを備えたものである。
本発明に係るクロック発生装置によれば、第一の映像信号入力端子を有し該第一の映像信号入力端子より入力された同期信号を重畳された映像信号または同期信号を入力とする第一のＡＤＣと、第二の映像信号入力端子を有し該第二の映像信号入力端子より入力された映像信号を入力とする第二のＡＤＣと、前記第一のＡＤＣでデジタル化された映像信号または同期信号を入力とする水平同期信号分離回路と、該水平同期信号分離回路で分離された水平同期信号の位相と前記第一のＡＤＣを動作させるクロックの位相を位相比較する位相比較器と、該位相比較器の出力を入力とし該位相比較器の出力を平滑化し位相誤差情報を出力するデジタルＬＰＦと、該デジタルＬＰＦから出力される位相誤差情報を入力とするＤＴＯと、該ＤＴＯの出力を入力としアナログ波形を出力するＤＡＣと、該ＤＡＣの出力を入力とし前記第一のＡＤＣにクロックを供給するＰＬＬと、該ＰＬＬから出力されるクロックを入力とし該クロックを遅延させ多相のクロックを出力するＤＬＬと、該ＤＬＬから出力される多相のクロックのうちからいずれかのクロックを選択しこれを前記第二のＡＤＣに供給するクロック選択回路とを備えた構成としたから、前記第二のＡＤＣに供給するクロックの位相のみを回すことができ、同期信号と映像信号が分かれて入力される場合の映像信号のサンプリングの位相のみを回すことのできるクロック発生装置を実現できる。
また、本発明に係るクロック発生装置によれば、第一の映像信号入力端子を有し該第一の映像信号入力端子より入力された同期信号を重畳された映像信号または同期信号を入力とする第一のＡＤＣと、第二の映像信号入力端子を有し該第二の映像信号入力端子より入力された映像信号を入力とする第二のＡＤＣと、前記第一のＡＤＣでデジタル化された映像信号または同期信号を入力とする水平同期信号分離回路と、該水平同期信号分離回路で分離された水平同期信号の位相と前記第一のＡＤＣを動作させるクロックの位相を位相比較する位相比較器と、該位相比較器の出力を入力とし該位相比較器の出力を平滑化し位相誤差情報を出力するデジタルＬＰＦと、該デジタルＬＰＦから出力される位相誤差情報を入力とするＤＴＯと、該ＤＴＯの出力を入力としアナログ波形を出力するＤＡＣと、該ＤＡＣの出力を入力とし逓倍して前記第一のＡＤＣにクロックを供給するとともに多相の中間位相クロックを出力する多相出力ＰＬＬと、該多相出力ＰＬＬから出力される多相の中間位相クロックのうちからいずれかのクロックを選択しこれを前記第二のＡＤＣに供給するクロック選択回路とを備えた構成としたから、前記第二のＡＤＣに供給するクロックの位相のみを回すことができ、同期信号と映像信号が分かれて入力される場合の映像信号のサンプリングの位相のみを回すことのできるクロック発生装置を実現できる。
（実施の形態１）
図１は、本発明の実施の形態１によるクロック発生装置の構成を示すブロック図である。図１において、１は映像信号入力端子、２はアナログデジタル変換器（ＡＤＣ）、３はバースト抜き取り回路、４はデジタル位相比較器、５はデジタルＬＰＦ、６は水平同期信号分離回路、７はデジタル位相比較器、８はデジタルＬＰＦ、９は切換器、１０はデジタルタイミング発振器（ＤＴＯ）、１１はデジタルアナログ変換器（ＤＡＣ）、１２はアナログＰＬＬ、１３はマスタクロック（ＭＣＫ）入力端子、１４はクロック出力端子、２１は中心周波数情報入力端子である。
また、図２は、図１におけるＤＴＯ１０の構成を示すブロック図、図３は、図１における水平同期信号分離回路６、デジタル位相比較器７の構成を示すブロック図、図４は、図３の水平同期信号分離回路の波形図である。図２において、２０は位相誤差情報入力端子、２１は中心周波数情報入力端子、２２，２６は加算器、２３はフリップフロップ、２４はＳＩＮ−ＲＯＭ、２５は波形出力端子である。また、図３において、３０は映像信号または、水平同期信号、同期信号入力端子、３１はクロック入力端子、３２はスライサ、３３は分周回路、３４はデータ加減算器、３５は同期信号レベル検出器、３６は除算器、３７は位相誤差情報出力端子である。
以下、本発明の実施の形態１によるクロック発生装置の動作について図面を参照しながら説明する。映像信号入力端子１からは、ビデオ信号に代表されるコンポジット信号やＤＶＤからの信号であるコンポーネント信号の映像信号が入力される。入力された映像信号は、ＡＤＣ２によってアナログデジタル変換される。ＡＤＣ２によってデジタル化された信号は、入力信号がコンポジット信号である場合は、バーストロックされたクロックによって映像信号処理をされる必要があり、また、入力信号がコンポーネント信号である場合は、ラインロックされたクロックによって映像信号処理をされる必要がある。本実施の形態では、入力信号がコンポジット信号である場合は、コンポジット信号に重畳されたバースト信号をバースト信号抜き取り回路３にて抜き取り、デジタル位相比較器４にてクロックと位相比較してその結果をデジタルＬＰＦ５にて平滑化することでバースト信号とクロックの位相誤差情報を出力する。切換器９はたとえば、映像信号入力端子１に入力される映像信号の切換えに応じた制御信号によって切換え制御されるものであり、入力信号がコンポジット信号である場合は、デジタルＬＰＦ５の出力とデジタルＬＰＦ８の出力のうち、デジタルＬＰＦ５の出力を通過させるように切換え制御される。これにより、デジタルＬＰＦ５の出力がＤＴＯ１０に入力され、ＤＴＯ１０とＤＡＣ１１にて位相誤差情報にあった正弦波を出力し、この正弦波をアナログＰＬＬ１２で逓倍することによりシステムで必要なクロックをクロック出力端子１４から出力するとともにＡＤＣ２のサンプリングクロックにすることで帰還をかけることで、コンポジット信号に重畳されたバースト信号に同期したクロックを生成できる。ここでＭＣＫクロック入力端子１３に入力されるクロックは、安定なクロックであってバースト信号よりも高い周波数のクロックであればよい。
また、入力がコンポーネント信号である映像信号処理の場合は、水平同期信号に同期したラインロッククロックを生成する必要があるが、この場合は、入力された信号はＡＤＣ２でデジタル化された後、水平同期信号分離回路６にて水平同期信号のみ分離され、デジタル位相比較器７でクロックと位相比較され、デジタルＬＰＦ８で平滑化されることで水平同期信号とクロックの位相誤差情報を出力する。切換器９は、入力信号がコンポーネント信号である場合は、デジタルＬＰＦ５の出力とデジタルＬＰＦ８の出力のうち、デジタルＬＰＦ８の出力を通過させるように切換え制御される。これにより、デジタルＬＰＦ８の出力がＤＴＯ１０に入力され、ＤＴＯ１０とＤＡＣ１１にて位相誤差情報にあった正弦波を出力し、この正弦波をアナログＰＬＬ１２で逓倍することでシステムで必要なクロックをクロック出力端子１４から出力するとともにＡＤＣ２のサンプリングクロックにすることで帰還をかけることで、水平同期信号に同期したクロックを生成できる。
ここでＤＴＯ１０について、図２を参照して説明する。ＤＴＯ１０は、ＬＰＦ５で生成された位相誤差情報とＬＰＦ８で生成された位相誤差情報のうち切換器９にて選択された方の信号を位相誤差情報入力端子２０より入力され、また、本来発生させたい周波数の中心周波数情報を中心周波数情報入力端子２１より入力される。前記中心周波数情報は、システムで必要な周波数で決まるため、固定値でよい。この２つの情報は、加算器２６で加算された後、加算器２２とフリップフロップ２３で累積加算され、所望の周波数ののこぎり波をフリップフロップ２３の出力として出力する。フリップフロップ２３の出力は正弦波波形情報の書かれているＳＩＮ−ＲＯＭ２４に入力されデコードされて正弦波として正弦波出力端子２５より出力されることでＤＴＯとして正弦波を発振させる。
また、図３および図４を用いて水平同期信号分離回路６とデジタル位相比較器７の動作について説明する。信号入力端子３０からは、デジタル化された映像信号や同期信号が入力される。図４の映像信号Ａは、前記映像信号や同期信号に重畳された水平同期信号の部分を拡大したものである。信号入力端子３０から入力されたこれら信号は、スライサ３２で適当なレベル（図４のレベルａ）でスライスされ水平同期信号が抜き取られる。抜き取られた信号は、クロック入力端子３１から入力されたクロック（アナログＰＬＬ１２が出力するクロック）を分周器３３で１／Ｎに分周出力と位相比較される。図４の分周出力Ｂは、この分周出力Ｂの位相比較部分を拡大したものである。位相比較の処理は、データ加減算器３４で分周出力Ｂが論理値“０”の時は、同期信号の振幅を加算する。図４では、スライスレベルａから同期信号のレベルｂの差であるｃを加算する。さらに分周出力Ｂが論理値“１”の時は、同期信号の振幅を減算する。図４では、スライスレベルａから同期信号のレベルｂの差であるｃを減算する。その結果、データ加減算器の出力はＣのようになり、結果のｄが位相誤差となる。本回路においては、信号振幅のレベルによって位相誤差情報の重みが変わらないように同期信号のレベルｂの差であるｃの最大値を同期信号レベル検出器３５で検出し、除算器３６でデータ加減算器の最終出力であるｄをこの値で除算することによって位相誤差情報出力端子３７より位相誤差情報を得る。
このように本実施の形態１によれば、映像入力端子１より入力されたバースト信号または同期信号を重畳された映像信号を入力とするＡＤＣ２と、ＡＤＣ２でデジタル化された映像信号を入力とするバースト信号抜き取り回路３と、バースト信号抜き取り回路３で抜き取られたバースト信号の位相とＡＤＣ２を動作させるクロックの位相を位相比較する第一の位相比較器４と、第一の位相比較器４の出力を平滑化し位相誤差情報を出力する第一のデジタルＬＰＦ５と、ＡＤＣ２でデジタル化された映像信号を入力とする水平同期信号分離回路６と、水平同期信号分離回路６で分離された水平同期信号の位相とＡＤＣ２を動作させるクロックの位相を位相比較する第二の位相比較器７と、第二の位相比較器７の出力を平滑化し位相誤差情報を出力する第二のデジタルＬＰＦ８と、第一のデジタルＬＰＦ５の出力と第二のデジタルＬＰＦ８の出力を入力とする切換回路９と、切換回路９の出力から出力される位相誤差情報を入力とするＤＴＯ１０と、ＤＴＯ１０の出力を入力としアナログ波形を出力するＤＡＣ１１と、ＤＡＣ１１の出力を入力としＡＤＣ２にクロックを供給するＰＬＬ１２とを備えた構成としたから、ひとつのＰＬＬでバーストロックの必要なビデオ信号の信号処理のクロック発生にも、ラインロックの必要なコンポーネント信号の信号処理のクロック発生にも対応するクロック発生装置を実現できる。特に、微細化された半導体装置等の中でＤＡＣやアナログＰＬＬは大きな面積を占有する回路であるが、本実施の形態１ではこれらＤＡＣやアナログＰＬＬについては共通の回路を用いる構成としているので、半導体装置の小面積化を図ることができる。
（実施の形態２）
以下、本発明の実施の形態２によるクロック発生装置について図面を参照して説明する。
図５は、本発明の実施の形態２によるクロック発生装置の構成を示すブロック図である。図５において、４０は信号入力端子、２はＡＤＣ、６は水平同期信号分離回路、７は位相比較器、４５は定常位相誤差付加回路、８はデジタルＬＰＦ、１０はＤＴＯ、１１はＤＡＣ、１２はアナログＰＬＬ、１３はＭＣＫ入力端子、１４はクロック出力端子、４２は映像信号入力端子、４３はＡＤＣである。また、図６は、ＡＤＣ２、ＡＤＣ４３での映像のサンプリングの波形図である。
以下、本実施の形態２によるクロック発生装置の動作について図面を参照しながら説明する。信号入力端子４０より水平同期信号が重畳された映像信号が入力される。入力された映像信号は、ＡＤＣ２、水平同期信号分離回路６、位相比較器７で実施の形態１によるクロック発生装置におけるのと同様に処理され、水平同期信号とクロックの位相差を位相誤差情報として出力する。この位相誤差情報に定常位相誤差付加回路４５において定常位相誤差情報を加算し、デジタルＬＰＦ８で平滑化し、ＤＴＯ１０、ＤＡＣ１１、アナログＰＬＬ１２を用いてクロックを発生してこのクロックをＡＤＣ２のサンプリングクロックとして帰還をかけることで定常位相誤差を持った状態で水平同期信号に同期したクロックを生成できる。本実施の形態２によるクロック発生装置では、定常位相誤差付加回路４５を設けることで、水平同期信号に対して同期を取りつつ、位相を回したクロックでＡＤＣをサンプリングできる。パソコンからの映像信号のようにデジタルアナログ変換器（ＤＡＣ）よりクロックに同期して出力された映像信号をサンプリングする際、ＤＡＣからの映像信号が図６に示す映像信号Ｄのような波形である場合、サンプリングするクロックのタイミングがサンプリングクロックＥのタイミングでは変化途中のデータを取り込むことになり、鮮明な映像を得ることが出来ないが、位相を回し、サンプリングクロックＦのタイミングでサンプリングすることで鮮明な映像を得ることができる。また、ＡＤＣ４３を設け、信号入力端子４０より同期信号を入力し、映像信号入力端子４２より映像信号を入力し該映像信号を第二のＡＤＣ４３でサンプリングすることにより、映像信号と水平同期信号の分かれたパソコン信号にも対応できる。
図７は、本実施の形態２によるクロック発生装置の水平同期信号分離回路６、位相比較器７、定常位相誤差付加回路４５の構成を示すブロック図である。
図において、３０は信号入力端子、３１はクロック入力端子、３２はスライサ、３３は分周器、３４はデータ加減算器、３５は同期信号レベル検出器、３６は除算器、３７は位相誤差情報出力端子である。これらは、上記実施の形態１によるクロック発生装置の水平同期信号分離回路６および位相比較器７と同じ構成である。また、４６は加算器、４７は定常位相誤差情報入力端子である。信号入力端子３０、クロック入力端子３１、スライサ、分周器３３、データ加減算器３４、同期信号レベル検出器、除算器３６については、上記実施の形態１によるクロック発生装置の相当部分と同じ動作をする。定常位相誤差情報入力端子４７より、定常位相誤差情報を入力し、加算器４６で除算器３６より出力される位相誤差情報に加算することで定常位相誤差を含む位相誤差情報を位相誤差情報出力端子３７より出力できる。加算器により任意の定常位相誤差情報を加算することで定常位相誤差を含む位相誤差情報を作り出せることにより容易にデジタル回路で実現でき、ＬＳＩ等に容易に組み込むことが出来る。
このように本実施の形態２によれば、入力端子４０より入力された同期信号を重畳された映像信号または同期信号を入力とするＡＤＣ２と、ＡＤＣ２でデジタル化された映像信号を入力とする水平同期信号分離回路６と、水平同期信号分離回路６で分離された水平同期信号の位相とＡＤＣ２を動作させるクロックの位相を位相比較する位相比較器７と、位相比較器７から出力される位相誤差情報に定常位相誤差を付加する定常位相誤差付加回路４５と、定常位相誤差付加回路４５の出力を平滑化するデジタルＬＰＦ８と、デジタルＬＰＦ８から出力される位相誤差情報を入力とするＤＴＯ１０と、ＤＴＯ１０の出力を入力としアナログ波形を出力するＤＡＣ１１と、ＤＡＣ１１の出力を入力とし入力端子４２より入力された映像信号を入力とするＡＤＣ４３にクロックを供給するＰＬＬ１２とを備えた構成としたから、水平同期信号に対してクロックの位相を回すことができ、パソコン信号等をサンプリングする場合に、より鮮明な映像を得ることのできるクロック発生装置を実現できる。
なお、図７では、定常位相誤差を加算する加算器４６を除算器３６の後段に備えた構成としたものについて示したが、図８に示すように、定常位相誤差を加算する加算器４６を除算器３６の前に備えた構成としてもよく、同様の効果を得ることができる。
（実施の形態３）
以下、本発明の実施の形態３によるクロック発生装置について図面を参照して説明する。
図９は、本発明の実施の形態３によるクロック発生装置の構成を示すブロック図である。図９において、図５と同一符号は同一又は相当部分であり、４１は定常位相誤差付加回路である。
上記実施の形態２によるクロック発生装置では定常位相誤差付加回路をデジタルＬＰＦ８の前段に備えた構成としたが、本実施の形態３によるクロック発生装置のように、定常位相誤差付加回路４１をデジタルＬＰＦ８の後ろに置く構成としてもよく、上記実施の形態２によるクロック発生装置と同様の効果を得ることができる。
（実施の形態４）
以下、本発明の実施の形態４によるクロック発生装置について図面を参照して説明する。
図１０は、本発明の実施の形態４によるクロック発生装置の構成を示すブロック図である。図１０において、図５と同一符号は同一又は相当部分であり、５０はディレイドロックループ（ＤＬＬ）、６３はクロック選択回路、１５、１６はクロック出力端子、１７は制御入力端子である。
以下、本実施の形態４によるクロック発生装置の動作について図面を参照しながら説明する。ＡＤＣ２、水平同期信号分離回路６、位相比較器７、デジタルＬＰＦ８、ＤＴＯ１０、ＤＡＣ１１、アナログＰＬＬ１２、ＭＣＫ入力端子１３、信号入力端子４０、映像信号入力端子４２、ＡＤＣ４３の動作については、上記実施の形態２によるクロック発生装置の対応する部分の動作と同じである。アナログＰＬＬ１２で発生したクロックをクロック出力端子１５から出力するとともにＡＤＣ２のサンプリングクロックにすることで帰還をかけることで、水平同期信号に同期したクロックを生成できる。また、本実施の形態４によるクロック発生装置においては、アナログＰＬＬ１２で発生したクロックに対してＤＬＬ５０にて多相クロックを発生させる。図１１は本実施の形態４によるクロック発生装置に用いるＤＬＬ５０の構成の一例を示すブロック図であり、図において、５１はクロック入力端子、５２〜５５は遅延素子、５６は位相比較器、５７はＬＰＦ、５８はＢＩＡＳ回路である。図１１では遅延素子が４段であるものを示す。図１２はＤＬＬ５０の出力波形図である。クロック入力端子５１よりアナログＰＬＬ１２で発生したクロックを入力すると、入力されたクロックは遅延素子５２〜５５で遅延され、位相比較器５６でクロック入力端子５１より入力したクロックの１クロック後のクロックと位相比較する。位相比較結果は、ＬＰＦ５８で平滑化する。平滑化された値は、ＢＡＩＳ回路で遅延素子５２〜５５の遅延値を可変させる電圧を発生し、遅延素子５２〜５５の遅延値を変化させることで１／４クロックずつ遅延させたクロックを発生でき、多相クロック出力端子５９〜６２から出力する。そして制御入力端子１７から入力する制御入力に基づいて動作するクロック選択回路６３により、ＤＬＬ５０で発生させた多相クロックのうちのいずれかを選択してアナログＰＬＬ１２で発生したクロックに対してクロックの位相を回してクロック出力端子１６から出力するとともに、このクロックをＡＤＣ４３のサンプリングクロックとして用いる。
このように本実施の形態４によるクロック発生装置では、ＤＬＬ５０を設けることにより、多相クロックを発生させ、そのクロックをクロック選択回路６３で選択することでクロックの位相を回すことができ、上記実施の形態２と同様の効果を得ることができるとともに、ＡＤＣ４３のサンプリングクロック、すなわち映像信号をサンプリングするクロックのみの位相を回すことができ、位相変化時の乱れを抑えることができる。
（実施の形態５）
以下、本発明の実施の形態５によるクロック発生装置について図面を参照して説明する。
図１３は、本発明の実施の形態５によるクロック発生装置の構成を示すブロック図である。図１３において、図１０と同一符号は同一又は相当部分であり、６４はクロック選択回路、６５は多相出力アナログＰＬＬである。
以下、本実施の形態５によるクロック発生装置の動作について図面を参照しながら説明する。ＡＤＣ２、水平同期信号分離回路６、位相比較器７、デジタルＬＰＦ８、ＤＴＯ１０、ＤＡＣ１１、ＭＣＫ入力端子１３、信号入力端子４０、映像信号入力端子４２、ＡＤＣ４３の動作については、上記実施の形態２によるクロック発生装置の対応する部分の動作と同じである。本実施の形態５によるクロック発生装置では、ＤＴＯ１０とＤＡＣ１１にて発生した正弦波を逓倍するアナログＰＬＬとして多相出力アナログＰＬＬ６５を用い、ＰＬＬにおいて発生できるクロックの中間位相のクロックを多相クロックとして出力する。図１４は本実施の形態５によるクロック発生装置に用いる多相出力アナログＰＬＬ６５の構成を示すブロック図であり、図において、７０〜７４は反転遅延素子、７５は分周回路、７６は位相比較器、７７はＬＰＦ、７８はバイアス回路、７９はＲＥＦ信号入力端子、８０〜８４は多相クロック出力端子である。多相出力アナログＰＬＬ６５においては反転遅延素子７０〜７４を用いたリング発振器を用いてクロックを発生させ、発生されたクロックは分周回路７５で分周されてＲＥＦ信号入力端子より入力されたＲＥＦ信号と位相比較器７６で位相比較され、位相比較結果はＬＰＦ７７で平滑化される。平滑化された信号はＢＡＩＳ回路７８にて反転遅延素子７０〜７４の遅延値を制御する電圧に変換される。この制御電圧により、反転遅延素子７０〜７４の遅延値を制御することによりＲＥＦ信号（ＤＡＣ１１の出力信号）に位相が合い、逓倍されたクロックが発生でき、このクロック信号をクロック出力端子１５から出力するとともにＡＤＣ２のサンプリングクロックにすることで帰還をかけることで、水平同期信号に同期したクロックを生成できる。このとき、反転遅延素子７０〜７４の出力を多相クロック出力端子８０〜８４に各々出力することで多相の中間位相のクロックを出力できる。そして制御入力端子１７から入力する制御入力に基づいて動作するクロック選択回路６４により、多相出力アナログＰＬＬ６５で発生される多相クロックのうちからいずれかを選択して水平同期信号に同期したクロックに対してクロックの位相を回してクロック出力端子１６から出力するとともに、このクロックをＡＤＣ４３のサンプリングクロックとしている。
このように本実施の形態５によるクロック発生装置では、多相出力アナログＰＬＬ６５を用いることより、多相クロックを発生させ、そのクロックをクロック選択回路６４で選択することでクロックの位相を回すことができ、上記実施の形態２と同様の効果を得ることができるとともに、ＡＤＣ４３のサンプリングクロックのみ位相を回すことができ、映像信号をサンプリングするクロックのみの位相を回すことができ、位相変化時の乱れを抑えることができる。また、元々用いていたアナログＰＬＬを多相出力アナログＰＬＬに入れ換えることで実現でき、半導体装置等に組み込み時に面積の増大を抑えることができる。
（実施の形態６）
以下、本発明の実施の形態４によるクロック発生装置について図面を参照して説明する。
図１５は、本発明の実施の形態６によるクロック発生装置の構成を示すブロック図である。図１５において、図５と同一符号は同一又は相当部分であり、９０は周波数拡散情報発生回路、９１はＤＴＯ、９２はＤＡＣ、９３はアナログＰＬＬ、９４はクロック出力端子である。
以下、本実施の形態６によるクロック発生装置の動作について図面を参照しながら説明する。まず、ＡＤＣ２、水平同期信号分離回路６、位相比較器７、デジタルＬＰＦ８、ＤＴＯ１０、ＤＡＣ１１、アナログＰＬＬ１２、ＭＣＫ入力端子１３、信号入力端子４０の動作については、上記実施の形態２によるクロック発生装置の対応する部分の動作と同じである。本実施の形態６によるクロック発生装置では、周波数拡散情報発生回路９０を設け、周波数拡散情報を発生し、第二のＤＴＯ９１と第二のＤＡＣ９２にてデジタルＬＰＦ８から出力される位相誤差情報と周波数拡散情報から正弦波を発生し、アナログＰＬＬ９３で逓倍することでクロック出力端子９４から周波数拡散されたクロックを出力することができる。
図１６は本実施の形態６によるクロック発生装置に用いるＤＴＯ９１の構成を示すブロック図であり、図において、２０は位相誤差情報入力端子、２１は中心周波数情報入力端子、２２は加算器、２３はフリップフロップ、２４はＳＩＮ−ＲＯＭ、２５は波形出力端子である。これらは、上記実施の形態１によるクロック発生装置のＤＴＯと同じ構成である。また、９５は周波数拡散情報入力端子である。以下、ＤＴＯ９１の動作について説明する。位相誤差情報入力端子２０、中心周波数情報入力端子２１、加算器２２、フリップフロップ２３、ＳＩＮ−ＲＯＭ２４、波形出力端子２５については、実施の形態１によるクロック発生装置のＤＴＯ１０と同様の動作をする。周波数拡散情報９５より周波数拡散情報を入力し、加算器２２にて中心周波数情報と位相誤差情報と加算することで周波数拡散情報を加えることができる。また、加算器で加えることにより、容易にデジタル化でき、半導体装置等への組み込みを容易にできる。
図１７は本実施の形態６によるクロック発生装置に用いる周波数拡散情報発生回路９０の構成を示すブロック図、図１８は周波数拡散情報発生回路９０のタイミング波形図である。図１７において、９６はクロック入力端子、９７はタイミング発生回路、９８はＵｐ／Ｄｏｗｎカウンタ、９９は周波数拡散情報出力端子である。以下、周波数拡散情報発生回路９０の動作について説明する。クロック入力端子９６よりクロックが入力されタイミング発生回路９７で周波数拡散情報を作るためのタイミングを生成する。ここでは、クロックを分周した分周クロックをＵｐ／Ｄｏｗｎ切換信号Ｎのように発生させている。この分周クロックの論理値“１”、“０”に合わせてＵｐ／Ｄｏｗｎカウンタ９８で加算、減算を行うことにより周波数拡散情報Ｐを発生できる。この波形を周波数拡散情報出力端子９９より出力させ、周波数拡散情報Ｐの立ち上がり時には周波数を高くし、立ち下がり時には周波数を低くするように周波数を拡散できる。このように分周回路とＵｐ／Ｄｏｗｎカウンタだけで構成することにより半導体装置等への組み込みを容易にできる。
このように本実施の形態６によるクロック発生装置では、周波数拡散情報発生回路９０を設け、周波数拡散情報を含むクロックを発生し、この周波数拡散されたクロックをシステムに用いることにより、従来出ていたクロック周波数の妨害も周波数拡散することができ、特定周波数での妨害を減らすことができる。また、ＤＴＯ９１の入力としてタイミング発生回路９７とＵｐ／Ｄｏｗｎカウンタ９８で生成したデジタルの周波数拡散情報を加えることにより、デジタルデータで制御でき、任意の拡散情報を加えることが容易にできる。
（実施の形態７）
以下、本発明の実施の形態７によるクロック発生装置について図面を参照して説明する。
図１９は、本発明の実施の形態７によるクロック発生装置の構成を示すブロック図である。図１９において、図１５と同一符号は同一又は相当部分であり、１０１はＰＷＭ、１０２はアナログＬＰＦ、１０３はアナログＰＬＬ、１０４はクロック出力端子である。
以下、本実施の形態７によるクロック発生装置の動作について図面を参照しながら説明する。まず、ＡＤＣ２、水平同期信号分離回路６、位相比較器７、デジタルＬＰＦ８、ＤＴＯ１０、ＤＡＣ１１、ＭＣＫ入力端子１３、信号入力端子４０、クロック出力端子１４、周波数拡散情報発生回路９０の動作については、上記実施の形態６のクロック発生装置の対応する部分の動作と同じである。本実施の形態７によるクロック発生装置では、周波数拡散情報発生回路９０で発生された周波数拡散情報はＰＷＭ１０１とアナログＬＰＦ１０２でアナログ値とされる。このアナログ値をアナログＰＬＬ１０３に加えることでアナログＰＬＬ１０３より周波数拡散したクロックを発生することができ、クロック出力端子１０４より周波数拡散されたクロックを出力できる。
図２０は本実施の形態７によるクロック発生装置に用いるアナログＰＬＬ１０３のブロック図であり、図において、７０〜７４は反転遅延素子、７５は分周回路、７６は位相比較器、７７はＬＰＦ、７８はバイアス回路、７９はＲＥＦ信号入力端子である。これらは、上記実施の形態５によるクロック発生装置の多相出力アナログＰＬＬと同じ構成である。また、１１０はアナログ周波数拡散情報入力端子、１１１は抵抗、１１２はクロック出力端子である。以下、アナログＰＬＬ１０３の動作について説明する。反転遅延素子７０〜７４、分周回路７５、位相比較器７６、ＬＰＦ７７、バイアス回路７８、ＲＥＦ信号入力端子７９については、上記実施の形態５のクロック発生装置の多相出力アナログＰＬＬの動作と同様である。本実施の形態においては、アナログ周波数拡散情報入力端子１１０よりアナログＬＰＦ１０２の出力であるアナログ周波数拡散情報を受け、抵抗１１１を介してＬＰＦ７７の出力に加算することにより反転遅延素子７０〜７４を制御する電圧が微妙に変化し、クロック出力端子１１２より周波数拡散されたクロックが出力できる。
このように本実施の形態７によるクロック発生装置では、周波数拡散情報発生回路９０とＰＷＭ１０１とアナログＬＰＦ１０２を設けることによりアナログ値の周波数拡散情報を作ることができ、この周波数拡散情報を用いることで上記実施の形態６によるクロック発生装置と同様にこの周波数拡散されたクロックをシステムに用いることにより、従来出ていたクロック周波数の妨害も周波数拡散することができる。また、ＰＷＭ１０１とアナログＬＰＦ１０２を設けアナログ値の周波数拡散情報を作ることにより、上記実施の形態６によるクロック発生装置でもちいた第二のＤＴＯと第二のＤＡＣを削減できる。
（実施の形態８）
以下、本発明の実施の形態８によるクロック発生装置について図面を参照して説明する。
図２１は、本発明の実施の形態８によるクロック発生装置の構成を示すブロック図である。図２１において、図１と同一符号は同一又は相当部分であり、１２０は周波数位相演算回路、１２１はＤＴＯ、１２２はＤＡＣ、１２３はアナログＰＬＬ、１２４はクロック出力端子である。
以下、本実施の形態８によるクロック発生装置の動作について図面を参照しながら説明する。映像信号入力端子１、ＡＤＣ２、バースト抜き取り回路３、位相比較器４、デジタルＬＰＦ５、水平同期信号分離回路６、位相比較器７、デジタルＬＰＦ８、ＤＴＯ１０、ＤＡＣ１１、アナログＰＬＬ１２、ＭＣＫ入力端子１３、クロック出力端子１４の動作については、上記実施の形態１のクロック発生装置の対応する部分の動作と同じである。本実施の形態８によるクロック発生装置では、ＤＴＯ１０の周波数情報（バーストロッククロック周波数情報）とデジタルＬＰＦ８から出力される水平同期信号に対するクロックの位相誤差情報を周波数位相演算回路１２０にて演算してＤＴＯ１２１にて水平同期信号に同期したクロックを生成するのに必要な周波数情報と位相情報を出力し、ＤＴＯ１２１とＤＡＣ１２２にて正弦波を生成する。前記正弦波をアナログＰＬＬ１２３で逓倍することで所望のラインロッククロックをクロック出力端子１２４より出力できる。この構成によりＡＤＣを一つしか使わずにバーストロッククロックとラインロッククロックを同時に安定なデジタルＰＬＬで発生でき、液晶テレビ等のように、入力系にバーストロッククロックが必要であり、表示系にラインロッククロックが必要である場合であってもノイズに弱い高逓倍のアナログＰＬＬを使わずにバースト信号に同期したクロックと水平同期信号に同期したクロックを同時に生成できる。
図２２は本実施の形態８によるクロック発生装置に用いる周波数位相演算回路１２０及びＤＴＯ１２１の簡単なブロック図である。また、図２３は周波数位相演算回路１２０及びＤＴＯ１２１にＤＴＯ１０を含めた詳細なブロック図である。図２４は周波数演算方法の概念を説明する波形図である。図２５は位相情報の演算方法を説明する波形図である。ここで、１３０は位相誤差情報入力端子、１３１はバーストロッククロック周波数情報入力端子、１３２は周波数情報演算回路、１３３は加算器、１３４はバーストロッククロック位相情報入力端子、１３５は位相情報演算回路、１３６は選択器、１３７はフリップフロップ、１３８はタイミングパルス入力端子、１３９は出力端子である。以下、周波数位相演算回路１２０の動作について図面を参照して説明する。ここでは、日本や北米で使われているＮＴＳＣ方式のテレビ信号を例に説明する。バーストロッククロックは、バーストの４逓倍、ラインロッククロックは、水平同期信号の１２８０逓倍、アナログＰＬＬ１２及びアナログＰＬＬ１２３ではそれぞれ４逓倍にする場合を例とする。加算器１３３、選択器１３６、フリップフロップ１３７で構成されるＤＴＯ１２１の周波数は、バーストロッククロックの周波数，１水平同期期間のバーストロッククロックのクロック数，及び１クロック内の位相誤差情報に基づいて求められる水平同期信号の周期とデジタルＰＬＬで発振する逓倍数とで決まる。本実施の形態では、バーストロッククロックの周波数、１水平同期期間のバーストロッククロックのクロック数、及び１クロック内の位相誤差情報を周波数情報演算回路１３２に入力する。これらの数値より、｛水平同期信号の周期＝（１水平同期期間のバーストロッククロックのクロック数＋１クロック内の位相誤差情報）×バーストロッククロックの周期｝で求められるので、ラインロッククロックの周期は、｛ラインロッククロックの周期＝水平同期信号の周期／ラインロッククロックの逓倍数｝で求められる。従って、これらの演算を周波数情報演算回路１３２で行いＤＴＯ１２１への周波数情報とすることで所望の周波数のクロックが発振できる。また、位相情報演算回路１３５ではラインロックに必要な位相合わせを行うのに必要な位相情報を演算する。バーストロッククロック周波数情報，バーストロッククロック位相情報，バーストロッククロックと水平同期信号との位相誤差情報，及び前記周波数情報演算回路１３２で演算したラインロッククロック周波数情報を用いて水平同期信号との位相合わせを行う。バーストロッククロック周波数情報とバーストロッククロック位相情報からバーストロッククロックを発生するＤＴＯ１０に用いられるクロック（マスタクロック）との位相誤差を算出できる。この算出した位相誤差と、前記周波数情報演算回路１３２で演算されたラインロッククロック周波数情報と、バーストロッククロックと水平同期信号の位相誤差情報（デジタルＬＰＦ８の出力）とを用いてラインロッククロックを発生するＤＴＯ１２１の位相誤差を演算し、選択器１３６をタイミングパルス入力回路から水平期間に一度来るタイミングパルスで切り換えて前記位相情報演算回路１３５で演算した結果で初期値を入力することで位相合わせができる。
周波数位相演算回路１２０動作についてさらに図２３、図２４、図２５を参照して説明する。図２３において１０はバーストロックＤＴＯ、１２１はラインロックＤＴＯ、１３０はバーストロッククロックと水平同期信号の位相誤差情報入力端子、１３１はバーストロッククロック周波数情報入力端子、１３２は周波数情報演算回路、１３５は位相情報演算回路、１４１，及び１４２は加算器、１４３はフリップフロップ、１４４はバーストロック分周比入力端子、１４５はラインロック分周比入力端子、１４６はラインロック／バーストロック周波数比演算回路、１４９は乗算器、１５１は水平同期信号入力端子、１５２はタイミング生成回路、１５３はフリップフロップ、１５５は位相誤差演算回路、１５６は初期値演算回路、１５７は加算器、１５８は切換器、１５９はフリップフロップ、１６０はバーストロック用ノコギリ波出力端子、１６１はラインロック用ノコギリ波出力端子、１６２はラインロッククロック周波数情報である。図２４においてＱはＭＣＫクロック、ＲはＤＴＯ１０の加算器の出力のノコギリ波、ＳはＤＴＯ１０の出力をアナログＰＬＬ１２により逓倍された４ｆｓｃクロック、Ｗは水平同期信号、ＴはＤＴＯ１２１の加算器の出力のノコギリ波、ＵはＤＴＯ１２１の出力をアナログＰＬＬ１２３によって逓倍したラインロッククロックの波形図である。図２５においてＱ、Ｒ、Ｓ、Ｗ、Ｔについては図２４と同様であり、ＶはＤＴＯ１０の出力である正弦波、Ｘは逓倍前のラインロッククロックである。
周波数情報演算回路１３２には、バーストロック分周比入力端子１４４より１水平同期期間のバーストロッククロックのクロック数が、バーストロック周波数情報入力端子１３１よりバーストロッククロックの周波数が、位相誤差情報入力端子１３０より１クロック内の位相誤差情報が、ラインロック分周比入力端子１４５より出力したいラインロッククロックの分周比が入力される。ここで、バーストロック分周比入力端子１４４より入力される１水平同期期間のバーストロッククロックのクロック数は、水平同期信号分離回路６で抽出した水平同期信号と固定値であるバーストロッククロックの中心周波数情報に基づいて求められる。また、バーストロック周波数情報入力端子１３１より入力されるバーストロッククロックの周波数は、デジタルＬＰＦ５の出力とバーストロッククロックの中心周波数情報を加算器１４１で加算して得られるものである。バーストロッククロックの周期は、ＤＴＯ１０のカウンタ（フリップフロップ１４３）の出力のノコギリ波の周期と同等であるので図２４においては、ＤＴＯ１０のノコギリ波としてバーストロッククロックを示している。図２４のように水平同期信号の１周期の間のノコギリ波の個数と、水平同期信号との位相誤差と、出力したいラインロッククロックの分周比とにより、バーストロッククロックをｋ倍することでラインロッククロックの周波数が得られる係数ｋが、ｋ＝｛（１水平同期期間のバーストロッククロックのクロック数＋１クロック内の位相誤差情報）／出力したいラインロッククロックの分周比｝で得られる。係数ｋとバーストロック周波数情報入力端子１３１より入力されるバーストロッククロック周波数情報を乗算器１４９で演算することで乗算器１４９の出力であるラインロッククロック周波数情報１６２を得ることができる。これらの構成により、演算のみで周波数合わせができ、安定なＰＬＬを構成できる。また、四則演算の演算素子、ラッチと簡単な論理回路のみで構成でき容易に集積回路に搭載できる。
また、位相情報演算回路１３５の動作について図２５を用いて説明する。位相誤差情報入力端子１３０より入力された位相誤差情報と水平同期信号の変化点の後のＭＣＫクロックのエッジ（ポイントａ点）でのＤＴＯ１０のカウンタの出力値よりバーストロッククロックとＭＣＫクロックとの位相差を求めることができる。ｆｓｃクロックの０点（ポイントｂ点）とＤＴＯ１０カウンタ出力の０点は、同期しているので一致している。従って、ＤＴＯ１０のカウンタのノコギリ波の傾きは、バーストロッククロック周波数情報より得られるので、情報入力端子１３０より入力された位相誤差情報とポイントａ点でのＤＴＯ１０のカウンタの出力値より、｛バーストロッククロックとＭＣＫクロックとの位相差｝＝｛（ポイントａ点でのＤＴＯ１０のカウンタの出力値／バーストロッククロック周波数情報）−情報入力端子１３０より入力された位相誤差情報｝という式で得られる。さらに、ラインロッククロック周波数情報１６２は前記周波数情報演算回路１３２で求められているのでＤＴＯ１０２のカウンタ出力のポイントｄでの値、すなわちＤＴＯ１２１を初期化する値は、｛ＤＴＯ１０２のカウンタ出力のポイントｄでの値｝＝｛ラインロッククロック周波数情報１６２×（バーストロッククロックとＭＣＫクロックとの位相差）｝で求めることができる。
従って、位相情報演算回路１３５においては、位相誤差演算回路１５５に、位相誤差情報入力端子１３０より入力されたバーストロッククロックと水平同期信号との位相誤差情報を入力し、バーストロッククロック周波数情報入力端子１３１より入力されたバーストロッククロック周波数情報を入力し、水平同期信号を水平同期信号入力端子１５１より入力しタイミング生成回路１５２にて立ち上がりエッジを抽出して、立ち上がりエッジ直後のＭＣＫによってバーストロックＤＴＯ１０より出力されるバーストロッククロックの位相情報を入力することでＭＣＫクロックとバーストロックとの位相差を演算する。前記位相誤差演算回路１５５の出力と前記ラインロッククロック周波数情報１６２を初期値演算回路１５６に入力し演算することでラインロックＤＴＯ１２１を初期化する初期値を演算することができ、前記演算値によって、ラインロックＤＴＯ１２１を前記タイミング生成回路１５２で生成された水平同期信号に同期したタイミングによって初期化することによってラインロックＤＴＯ１２１より発生するラインロッククロックの位相を水平同期信号に同期させることができる。これらの構成により、演算のみで位相合わせができ、安定なＰＬＬを構成できる。また、本実施の形態に用いられる回路は、四則演算の演算素子、ラッチと簡単な論理回路のみで構成でき容易に集積回路に搭載できる。
このように本実施の形態８によるクロック発生装置では、映像入力端子１より入力されたバースト信号または同期信号を重畳された映像信号を入力とするＡＤＣ２と、ＡＤＣ２でデジタル化された映像信号を入力とするバースト信号抜き取り回路３と、バースト信号抜き取り回路３で抜き取られたバースト信号の位相とＡＤＣ２を動作させるクロックの位相を位相比較する第一の位相比較器４と、第一の位相比較器４の出力を平滑化し位相誤差情報を出力する第一のデジタルＬＰＦ５と、第一のデジタルＬＰＦ５から出力される位相誤差情報を入力とする第一のＤＴＯ１０と、第一のＤＴＯ１０の出力を入力としアナログ波形を出力する第一のＤＡＣ１１と、第一のＤＡＣ１１の出力を入力としＡＤＣ２にクロックを供給する第一のＰＬＬ１２と、ＡＤＣ２でデジタル化された映像信号を入力とする水平同期信号分離回路６と、水平同期信号分離回路６で分離された水平同期信号の位相とＡＤＣ２を動作させるクロックの位相を位相比較する第二の位相比較器７と、第二の位相比較器７の出力を平滑化し位相誤差情報を出力する第二のデジタルＬＰＦ８と、第一のＤＴＯ１０の周波数情報と位相情報と第二のデジタルＬＰＦ８の位相誤差情報を入力とし水平同期信号に同期したクロックを生成するのに必要な周波数情報と位相情報を出力する周波数位相演算回路１２０と、周波数位相演算回路１２０の出力を入力とする第二のＤＴＯ１２１と、第二のＤＴＯ１２１の出力を入力としアナログ波形を出力する第二のＤＡＣ１２２と、第二のＤＡＣ１２２の出力を入力とする第二のＰＬＬ１２３とを備えた構成としたから、液晶テレビ等のシステムで必要になる、バースト信号に同期したクロックと水平同期信号に同期したクロックを同時に生成できるクロック発生装置を実現できる。
また、本実施の形態８によるクロック発生装置では、周波数位相演算回路１２０を、第二のデジタルＬＰＦ８の出力であるバーストロッククロックの位相誤差情報と第一のＤＴＯ１０のバーストロッククロックの周波数情報を入力とするラインロッククロック周波数情報発生回路１３２と、ラインロッククロック周波数情報発生回路１３２の出力であるラインロッククロックの周波数情報と第一のＤＴＯ１０のバーストロッククロックの位相情報とバーストロッククロックの周波数情報とバーストロッククロックの位相誤差情報を入力とするラインロッククロック位相情報生成回路１３５とを備えた構成としたから、デジタルデータだけでラインロックに必要な周波数情報と位相情報を算出でき、安定なシステムを組むことができる。
また、本実施の形態８によるクロック発生装置では、ラインロッククロック周波数情報発生回路１３２が、バーストロッククロックの規格動作時の水平同期信号との分周比とラインロッククロックの水平同期信号との分周比と、バーストロッククロック規格動作時のクロックを分周した信号と実際の水平同期信号との位相差を入力とし前記クロックを分周した信号と前記実際の水平同期信号の周波数の比を演算するラインロック／バーストロック周波数比演算回路１４６と、該ラインロック／バーストロック周波数比演算回路１４６で演算された周波数比をバーストロックの周波数情報に乗算しラインロックの周波数情報を出力する乗算器１４９とを備えた構成としたから、比演算とその係数をかけることで周波数情報を生成することができるので、デジタル回路に容易に組み込むことができる。
さらに、本実施の形態８によるクロック発生装置では、ラインロック位相情報生成回路１３５が、ラインロッククロックを生成する前記第二のＤＴＯの初期値を設定するタイミングやバーストロッククロックの位相情報などを取り込むタイミングを生成するタイミング生成回路１５２と、前記バーストロックの周波数情報と前記ラインロックの周波数情報より周波数の比を演算するラインロック／バーストロック周波数比演算回路１５５と、バーストロッククロック規格動作時のクロックを分周した信号と実際の水平同期信号との位相差とバーストロッククロックの位相情報と前記ラインロック／バーストロック周波数比演算回路より得られる周波数比よりラインロッククロックを生成する前記第二のＤＴＯの初期値を演算する初期値演算回路１５６とを備えた構成としたから、ＤＴＯの周期情報やバーストロックとラインロックのＤＴＯの位相情報を四則演算することで求められるので、デジタル回路に容易に組み込むことができる。
（実施の形態９）
以下、本発明の実施の形態９によるクロック発生装置について図面を参照して説明する。
図２６は本発明の実施の形態９によるクロック発生装置の構成を示すブロック図である。図２６において、図１５又は図２１と同一符号は同一又は相当部分である。
以下、本実施の形態９によるクロック発生装置の動作について図面を参照しながら説明する。映像信号入力端子１、ＡＤＣ２、バースト抜き取り回路３、位相比較器４、デジタルＬＰＦ５、水平同期信号分離回路６、位相比較器７、デジタルＬＰＦ８、ＤＴＯ１０、ＤＡＣ１１、アナログＰＬＬ１２、ＭＣＫクロック入力端子１３、クロック出力端子１４、周波数位相演算回路１２０、ＤＡＣ１２２、アナログＰＬＬ１２３、クロック出力端子１２４の動作については、上記実施の形態８のクロック発生装置の対応する部分の動作と同じである。また、周波数拡散情報発生回路９０の構成・動作は、上記実施の形態６によるクロック発生装置の周波数拡散情報発生回路９０の構成・動作と同じである。
本実施の形態９においては、周波数拡散情報発生回路９０より出力される周波数拡散情報をＤＴＯ１２１に入力することでラインロッククロックの周波数のみの周波数を拡散し、この周波数拡散されたクロックをシステムに用いることにより、従来出ていたクロック周波数の妨害も周波数拡散することができ、特定周波数での妨害を減らすことができ、また、ラインロック特有の縦じまの妨害を減らすことができる。
（実施の形態１０）
以下、本発明の実施の形態１０によるクロック発生装置について図面を参照して説明する。図２７は、本発明の実施の形態１０によるクロック発生装置の構成を示すブロック図である。図２７において、図１９又は図２１と同一符号は同一又は相当部分である。
以下、本実施の形態１０によるクロック発生装置の動作について図面を参照しながら説明する。映像信号入力端子１、ＡＤＣ２、バースト抜き取り回路３、位相比較器４、デジタルＬＰＦ５、水平同期信号分離回路６、位相比較器７、デジタルＬＰＦ８、ＤＴＯ１０、ＤＡＣ１１、アナログＰＬＬ１２、ＭＣＫクロック入力端子１３、クロック出力端子１４、周波数位相演算回路１２０、ＤＡＣ１２２、アナログＰＬＬ１２３、クロック出力端子１２４の動作については、上記実施の形態のクロック発生装置の対応する部分の動作と同じである。また、周波数拡散情報発生回路９０、ＰＷＭ１０１、アナログＬＰＦ１０２の構成・動作は、上記実施の形態７によるクロック発生装置の周波数拡散情報発生回路９０、ＰＷＭ１０１、アナログＬＰＦ１０２の構成・動作と同じである。
本実施の形態１０においては、周波数拡散情報発生回路９０より出力される周波数拡散情報をＰＷＭ１０１とアナログＬＰＦでアナログ値とし、アナログＰＬＬの電圧制御端子に入力することでラインロッククロックの周波数のみの周波数を拡散し、この周波数拡散されたクロックをシステムに用いることにより、従来出ていたクロック周波数の妨害も周波数拡散することができ、特定周波数での妨害を減らすことができ、また、ラインロック特有の縦じまの妨害を減らすことができる。
本発明のクロック発生装置は、バースト信号とＡＤＣのクロックを位相比較する第一の位相比較器、ＬＰＦと水平同期信号とクロックを位相比較する第二の位相比較器、ＬＰＦを設けて切り換えられるようにすることにより、多種多様な映像信号に同期したクロックを生成することが可能になり、テレビ受像機などの映像信号処理に有用である。また、定常位相誤差を生成する定常位相誤差付加回路を設けることにより、信号処理に用いるクロックの位相をずらすことができＡＤＣでサンプリングするクロックと水平同期信号の位相関係をずらすことで映像信号のデータの安定した部分をサンプリングでき、鮮明な映像を得ることができ、テレビ受像機やパソコンなどの映像受像機において有用である。また、ＤＬＬや多相出力ＰＬＬを用いて出力するクロックの位相を変化することによっても同様の効果が得られ、鮮明な映像を得ることができ、テレビ受像機やパソコンモニタなどの映像受像機において有用である。また、周波数拡散情報生成回路を設けることで出力するクロックの周波数を意識的に拡散することができ、クロックからでる電磁妨害のピークを減らすことができ、テレビ受像機やパソコンモニタ映像受像機におけるクロックの映像に対する影響を減らすことができ有用である。さらに、第一の位相比較器の位相誤差情報と第一のＤＴＯの周波数情報と第二の位相比較器からの位相誤差情報を用いて第二のＤＴＯを動作させることによりひとつのＡＤＣでバースト信号と水平同期信号のように２つの信号に同期したクロックをそれぞれ発生することができ、近年の液晶テレビ受像機のような２つのクロックが必要なシステムを構成するのに有用である。さらにこれらは、組み合わせることによってそれぞれの効果を同時に得ることができ、映像信号を扱うテレビ受像機、パソコンモニタなどの高画質化に有用である。
本発明の実施の形態１によるクロック発生装置の構成を示すブロック図 図１におけるＤＴＯ１０の構成を示すブロック図 図１における水平同期信号分離回路６とデジタル位相比較器７の構成を示すブロック図 図１における水平同期信号分離回路６とデジタル位相比較器７の動作を説明するためのタイミング図 本発明の実施の形態２によるクロック発生装置の構成を示すブロック図 映像信号のサンプリング動作を説明するためのタイミング図 図５における水平同期信号分離回路６、位相比較器７、定常位相誤差付加回路４５の構成の一例を示す図 図５における水平同期信号分離回路６、位相比較器７、定常位相誤差付加回路４５の構成の他の例を示す図 本発明の実施の形態３によるクロック発生装置の構成を示すブロック図 本発明の実施の形態４によるクロック発生装置の構成を示すブロック図 図１０におけるＤＬＬ５０の構成を示すブロック図 図１０におけるＤＬＬ５０の動作を説明するためのタイミング波形図 本発明の実施の形態５によるクロック発生装置の構成を示すブロック図 図１３における多相出力アナログＰＬＬ６５の構成を示すブロック図 本発明の実施の形態６によるクロック発生装置の構成を示すブロック図 図１５におけるＤＴＯ９１の構成を示すブロック図 図１５における周波数拡散情報発生回路９０の構成を示すブロック図 周波数拡散情報発生回路９０の動作を説明するためのタイミング図 本発明の実施の形態７によるクロック発生装置の構成を示すブロック図 図１９におけるアナログＰＬＬ１０３の構成を示すブロック図 本発明の実施の形態８によるクロック発生装置の構成を示すブロック図 図２１における周波数位相演算回路１２０とＤＴＯ１２１の構成を示す簡単なブロック図 図２１における周波数位相演算回路１２０とＤＴＯ１２１の構成をＤＴＯ１０も含めて詳細に示すブロック図 実施の形態８によるクロック発生装置における周波数演算方法の概念を説明するための波形図 実施の形態８によるクロック発生装置における位相情報の演算方法を説明するための波形図 本発明の実施の形態９によるクロック発生装置の構成を示すブロック図 本発明の実施の形態１０によるクロック発生装置の構成を示すブロック図 従来のクロック発生回路のブロック図
符号の説明
１ 映像信号入力端子
２ ＡＤＣ
３ バースト抜き取り回路
４ デジタル位相比較器
５ デジタルＬＰＦ
６ 水平同期信号分離回路
７ デジタル位相比較器
８ デジタルＬＰＦ
９ 切換器
１０ ＤＴＯ
１１ ＤＡＣ
１２ アナログＰＬＬ
１３ ＭＣＫ入力端子
１４ クロック出力端子
２０ 位相誤差情報入力端子
２１ 中心周波数情報入力端子
２２ 加算器
２３ フリップフロップ
２４ ＳＩＮ−ＲＯＭ
２５ 波形出力端子
３０ 信号入力端子
３１ クロック入力端子
３２ スライサ
３３ 分周回路
３４ データ加減算器
３５ 同期信号レベル検出器
３６ 除算器
３７ 位相誤差情報出力端子
４０ 信号入力端子
４１ 定常位相誤差付加回路
４２ 映像信号入力端子
４３ ＡＤＣ
４５ 定常位相誤差付加回路
４６ 加算器
４７定常位相誤差情報入力端子
５０ ＤＬＬ
５１ クロック入力端子
５２〜５５ 遅延素子
５６ 位相比較器
５７ ＢＩＡＳ回路
５８ アナログＬＰＦ
５９〜６２ 多相クロック出力端子
６３ クロック選択回路
６４ 選択回路
６５ 多相出力アナログＰＬＬ
７０〜７４ 反転遅延素子
７５ 分周回路
７６ 位相比較器
７７ ＬＰＦ
７８ バイアス回路
７９ ＲＥＦ信号入力端子
８０〜８４ 多相クロック出力端子
９０ 周波数拡散情報発生回路
９１ ＤＴＯ
９２ ＤＡＣ
９３ アナログＰＬＬ
９４ クロック出力端子
１０１ ＰＷＭ
１０２ アナログＬＰＦ
１２０ 周波数位相演算回路
１２１ ＤＴＯ
１２２ ＤＡＣ
１２３ アナログＰＬＬ
１２４ クロック出力端子
３０１ 水平同期信号入力端子
３０２ ＡＤＣ
３０３ ＭＣＫ入力端子
３０４ デジタル位相比較器
３０５ 分周回路
３０６ デジタルＬＰＦ
３０７ ＤＴＯ
３０８ ＤＡＣ
３０９ アナログ位相比較器
３１０ ＲＥＦ信号入力端子
３１１ アナログＬＰＦ
３１２ アナログＶＣＯ
３１３ クロック出力端子

Claims (4)

  1. 第一の映像信号入力端子を有し該第一の映像信号入力端子より入力された同期信号を重畳された映像信号または同期信号を入力とする第一のＡＤＣと、
    第二の映像信号入力端子を有し該第二の映像信号入力端子より入力された映像信号を入力とする第二のＡＤＣと、
    前記第一のＡＤＣでデジタル化された映像信号または同期信号を入力とする水平同期信号分離回路と、
    該水平同期信号分離回路で分離された水平同期信号の位相と前記第一のＡＤＣを動作させるクロックの位相を位相比較する位相比較器と、
    該位相比較器の出力を入力とし該位相比較器の出力を平滑化し位相誤差情報を出力するデジタルＬＰＦと、
    該デジタルＬＰＦから出力される位相誤差情報を入力とするＤＴＯと、
    該ＤＴＯの出力を入力としアナログ波形を出力するＤＡＣと、
    該ＤＡＣの出力を入力とし前記第一のＡＤＣにクロックを供給するＰＬＬと、
    該ＰＬＬから出力されるクロックを入力とし該クロックを遅延させ多相のクロックを出力するディレイドロックループ（以降ＤＬＬと記す）と、
    該ＤＬＬから出力される多相のクロックのうちからいずれかのクロックを選択しこれを前記第二のＡＤＣに供給するクロック選択回路とを備えることを特徴とするクロック発生装置。
  2. 請求項１記載のクロック発生装置において、
    前記ＤＬＬは、クロック入力端子と、該クロック入力端子から入力したクロックを遅延させるＮ段の可変遅延素子と、該可変遅延素子の最終段の出力と前記クロック入力端子から入力したクロックを位相比較する位相比較器と、該位相比較器の出力を平滑化するＬＰＦと、該ＬＰＦの出力を入力とし前記可変遅延素子の遅延値を制御するバイアス回路と、前記Ｎ段の各可変遅延素子の出力を出力する出力端子とを備えることを特徴とするクロック発生装置。
  3. 第一の映像信号入力端子を有し該第一の映像信号入力端子より入力された同期信号を重畳された映像信号または同期信号を入力とする第一のＡＤＣと、
    第二の映像信号入力端子を有し該第二の映像信号入力端子より入力された映像信号を入力とする第二のＡＤＣと、
    前記第一のＡＤＣでデジタル化された映像信号または同期信号を入力とする水平同期信号分離回路と、
    該水平同期信号分離回路で分離された水平同期信号の位相と前記第一のＡＤＣを動作させるクロックの位相を位相比較する位相比較器と、
    該位相比較器の出力を入力とし該位相比較器の出力を平滑化し位相誤差情報を出力するデジタルＬＰＦと、
    該デジタルＬＰＦから出力される位相誤差情報を入力とするＤＴＯと、
    該ＤＴＯの出力を入力としアナログ波形を出力するＤＡＣと、
    該ＤＡＣの出力を入力とし逓倍して前記第一のＡＤＣにクロックを供給するとともに多相の中間位相クロックを出力する多相出力ＰＬＬと、
    該多相出力ＰＬＬから出力される多相の中間位相クロックのうちからいずれかのクロックを選択しこれを前記第二のＡＤＣに供給するクロック選択回路とを備えることを特徴とするクロック発生装置。
  4. 請求項３記載のクロック発生装置において、
    前記多相出力ＰＬＬは、Ｍ段の可変遅延素子からなるリング発振器と、該リング発振器の出力を１／Ｋ分周する分周器と、該分周器の出力と前記ＤＡＣの出力信号でありＲＥＦ信号入力端子から入力されるＲＥＦ信号の位相を比較する位相比較器と、該位相比較器の出力を入力とするＬＰＦと、該ＬＰＦの出力を入力とし前記可変遅延素子の遅延値を制御するバイアス回路と、前記Ｍ段の可変遅延素子の出力である前記多相の中間位相クロックを出力する出力端子とを備えることを特徴とするクロック発生装置。
JP2004299127A 2004-10-13 2004-10-13 クロック発生装置 Expired - Fee Related JP4679872B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2004299127A JP4679872B2 (ja) 2004-10-13 2004-10-13 クロック発生装置
US11/248,254 US20060077297A1 (en) 2004-10-13 2005-10-13 Clock generation apparatus
CNA2005101135613A CN1761156A (zh) 2004-10-13 2005-10-13 时钟发生装置
US11/712,946 US7532250B2 (en) 2004-10-13 2007-03-02 Clock generation apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004299127A JP4679872B2 (ja) 2004-10-13 2004-10-13 クロック発生装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2010277114A Division JP2011139451A (ja) 2010-12-13 2010-12-13 クロック発生装置

Publications (2)

Publication Number Publication Date
JP2006115113A JP2006115113A (ja) 2006-04-27
JP4679872B2 true JP4679872B2 (ja) 2011-05-11

Family

ID=36144828

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004299127A Expired - Fee Related JP4679872B2 (ja) 2004-10-13 2004-10-13 クロック発生装置

Country Status (3)

Country Link
US (2) US20060077297A1 (ja)
JP (1) JP4679872B2 (ja)
CN (1) CN1761156A (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200735011A (en) * 2006-03-10 2007-09-16 Novatek Microelectronics Corp Display system capable of automatic de-skewing and method of driving the same
US7405604B2 (en) * 2006-04-20 2008-07-29 Realtek Semiconductor Corp. Variable delay clock circuit and method thereof
JP5506180B2 (ja) 2007-11-21 2014-05-28 富士通テン株式会社 映像信号処理装置
JP2009303012A (ja) * 2008-06-16 2009-12-24 Olympus Corp 固体撮像装置
US8358729B2 (en) * 2008-08-22 2013-01-22 Finisar Corporation Baseband phase-locked loop
US20110013078A1 (en) * 2009-07-15 2011-01-20 Hiroshi Shinozaki Head-separated camera device
US8107008B2 (en) * 2009-07-27 2012-01-31 Himax Media Solutions, Inc. Method and system of automatically correcting a sampling clock in a digital video system
US8432197B2 (en) * 2010-08-30 2013-04-30 Maxim Integrated Products, Inc. Nonlinear and concurrent digital control for a highly digital phase-locked loop
CN102571078B (zh) * 2010-12-24 2017-04-12 北京普源精电科技有限公司 用于电气隔离和时钟同步的电路及多通道信号发生装置
KR20120081353A (ko) * 2011-01-11 2012-07-19 에스케이하이닉스 주식회사 동기 회로
KR101758310B1 (ko) * 2011-01-11 2017-07-27 삼성전자주식회사 아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서
JP6192259B2 (ja) * 2011-04-21 2017-09-06 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． Ｄｔｖのアナログフロントエンド、それを含むデジタルｔｖシステム、及びこれらの動作方法
TWI459360B (zh) * 2011-08-09 2014-11-01 Raydium Semiconductor Corp 自動調整訊號偏移的源極驅動裝置
CN104184535B (zh) * 2014-09-12 2017-04-12 四川九洲电器集团有限责任公司 时钟同步方法和时钟同步装置
US9813659B1 (en) * 2016-05-11 2017-11-07 Drone Racing League, Inc. Diversity receiver
US10263624B2 (en) * 2017-06-27 2019-04-16 Intel IP Corporation Phase synchronization between two phase locked loops
US10737781B2 (en) 2017-09-14 2020-08-11 Drone Racing League, Inc. Three-dimensional pathway tracking system
CN114217661B (zh) * 2021-11-02 2023-07-04 深圳市创芯微微电子股份有限公司 一种超低功耗电压基准电路及电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2512203B2 (ja) * 1990-05-08 1996-07-03 松下電器産業株式会社 映像信号処理装置
JP2001094821A (ja) * 1999-09-20 2001-04-06 Matsushita Electric Ind Co Ltd サンプリングクロック生成回路
JP2002163034A (ja) * 2000-11-29 2002-06-07 Nec Corp クロック制御回路及びクロック制御方法
JP2003008937A (ja) * 2001-06-19 2003-01-10 Sony Corp 映像信号処理装置および方法、記録媒体、並びにプログラム
JP2004104655A (ja) * 2002-09-12 2004-04-02 Fujitsu Ltd クロック生成回路、ｐｌｌ及びクロック生成方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8204936A (nl) * 1982-12-22 1984-07-16 Philips Nv Demodulatieschakeling voor een gedigitaliseerd chrominantiesignaal.
DE3432314A1 (de) * 1984-09-03 1986-03-13 Philips Patentverwaltung Gmbh, 2000 Hamburg Schaltungsanordnung zum ableiten digitaler farbsignale aus einem analogen fernsehsignal
US4675724A (en) * 1985-09-27 1987-06-23 Ampex Corporation Video signal phase and frequency correction using a digital off-tape clock generator
US4700217A (en) * 1986-08-05 1987-10-13 Rca Corporation Chrominance signal phase locked loop system for use in a digital television receiver having a line-locked clock signal
US4847678A (en) * 1988-01-11 1989-07-11 Eastman Kodak Company Dual mode gen-lock system which automatically locks to color burst or to sync information
JPH023096A (ja) * 1988-06-17 1990-01-08 Mitsubishi Electric Corp 表示装置
JP3178031B2 (ja) * 1991-09-06 2001-06-18 ソニー株式会社 ディスパーサル信号除去装置
JP3227737B2 (ja) 1991-09-27 2001-11-12 ソニー株式会社 Ｐｌｌ回路
JPH0591522A (ja) * 1991-09-30 1993-04-09 Toshiba Corp デイジタル発振器及びこれを用いた色副搬送波再生回路
JPH05199543A (ja) * 1992-01-17 1993-08-06 Toshiba Corp デジタルビデオ信号処理回路
JPH05249942A (ja) * 1992-03-06 1993-09-28 Sharp Corp コンピュータ出力映像の画像サンプリング装置
KR970001636B1 (ko) * 1994-01-20 1997-02-11 엘지전자 주식회사 영상신호의 시간축 보정 장치
JPH08316802A (ja) * 1995-05-18 1996-11-29 Sony Corp 多相クロック信号形成装置
DE69621313T2 (de) * 1995-11-30 2003-01-09 Sanyo Electric Co Fernsehsignalverarbeitungsvorrichtung mit A/D-Wandler
US5808691A (en) * 1995-12-12 1998-09-15 Cirrus Logic, Inc. Digital carrier synthesis synchronized to a reference signal that is asynchronous with respect to a digital sampling clock
US6115586A (en) * 1997-05-30 2000-09-05 Integrated Circuit Systems, Inc. Multiple loop radio frequency synthesizer
JPH1118101A (ja) * 1997-06-20 1999-01-22 Fujitsu General Ltd ディジタルｐａｌ色復調方式
US6380980B1 (en) * 1997-08-25 2002-04-30 Intel Corporation Method and apparatus for recovering video color subcarrier signal
EP0913947A3 (en) * 1997-10-31 2003-09-10 Texas Instruments Incorporated Phase-locked loop
JPH11308631A (ja) * 1998-04-21 1999-11-05 Sony Corp 画像信号処理装置
US6329850B1 (en) * 1999-12-27 2001-12-11 Texas Instruments Incorporated Precision frequency and phase synthesis
DE10013933C2 (de) * 2000-03-21 2002-06-20 Micronas Munich Gmbh Verfahren und Vorrichtung zum Erzeugen eines mit einem Referenzsignal verkoppelten Taktsignal

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2512203B2 (ja) * 1990-05-08 1996-07-03 松下電器産業株式会社 映像信号処理装置
JP2001094821A (ja) * 1999-09-20 2001-04-06 Matsushita Electric Ind Co Ltd サンプリングクロック生成回路
JP2002163034A (ja) * 2000-11-29 2002-06-07 Nec Corp クロック制御回路及びクロック制御方法
JP2003008937A (ja) * 2001-06-19 2003-01-10 Sony Corp 映像信号処理装置および方法、記録媒体、並びにプログラム
JP2004104655A (ja) * 2002-09-12 2004-04-02 Fujitsu Ltd クロック生成回路、ｐｌｌ及びクロック生成方法

Also Published As

Publication number Publication date
US20070153126A1 (en) 2007-07-05
US7532250B2 (en) 2009-05-12
US20060077297A1 (en) 2006-04-13
JP2006115113A (ja) 2006-04-27
CN1761156A (zh) 2006-04-19

Similar Documents

Publication Publication Date Title
US7532250B2 (en) Clock generation apparatus
US6329850B1 (en) Precision frequency and phase synthesis
KR100307990B1 (ko) 디지털 ｐｌｌ 회로 및 클록 생성 방법
US6940937B2 (en) Scalable high-speed precision frequency and phase synthesis
US7356107B2 (en) Flying-adder frequency synthesizer-based digital-controlled oscillator and video decoder including the same
JP2011205328A (ja) 局部発振器
JPH05243986A (ja) 位相ロック・ループ用ノイズ低減方法及び装置
JP3121583B2 (ja) クロック用の信号供給回路
US5686968A (en) Synchronizing signal generation circuit
JP2004520780A (ja) 分数分周シンセサイザおよび出力位相の同期化方法
JP3566686B2 (ja) 逓倍クロック生成回路
JP2001144545A (ja) 周波数合成装置
JP3866959B2 (ja) 周波数差検知装置および周波数差検知方法
JP2013005050A (ja) クロック生成装置および電子機器
JPH08149000A (ja) Ｐｌｌ回路
JP2011139451A (ja) クロック発生装置
JP2004533130A (ja) ラインロックデジタルビデオ装置における色副搬送波発生の安定化方法
Calbaza et al. An ADPLL circuit using a DDPS for genlock applications
US6628345B1 (en) Automatic frequency tuning circuit
JP2007158535A (ja) 位相同期ループ回路
JP3539121B2 (ja) ドットクロック生成回路
JP6713786B2 (ja) 受信装置
KR101582171B1 (ko) 직접 디지털 주파수 합성기를 이용한 디스플레이포트 수신단의 비디오 클럭 생성 구조
JP3304031B2 (ja) ゲンロック装置
JP2508443B2 (ja) サンプリングレ−ト変換回路のクロック同期回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070906

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100706

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100903

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101012

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101213

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110105

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110202

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140210

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees