JP2004104655A - クロック生成回路、ｐｌｌ及びクロック生成方法 - Google Patents
クロック生成回路、ｐｌｌ及びクロック生成方法 Download PDFInfo
- Publication number
- JP2004104655A JP2004104655A JP2002266631A JP2002266631A JP2004104655A JP 2004104655 A JP2004104655 A JP 2004104655A JP 2002266631 A JP2002266631 A JP 2002266631A JP 2002266631 A JP2002266631 A JP 2002266631A JP 2004104655 A JP2004104655 A JP 2004104655A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- current
- current signal
- signal
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 16
- 238000001228 spectrum Methods 0.000 claims abstract description 30
- 230000010355 oscillation Effects 0.000 abstract description 34
- 230000005855 radiation Effects 0.000 abstract description 15
- 238000010586 diagram Methods 0.000 description 20
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 13
- 230000000694 effects Effects 0.000 description 7
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 4
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 4
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229940035637 spectrum-4 Drugs 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
【課題】発振周波数のスペクトラムを拡散して、電磁波輻射を低減させるクロック生成回路を提供することを目的とする。
【解決手段】基準クロックと比較クロックとを比較した比較結果を電流信号に変換し、該電流信号に基づいて発振周波数を変動させることで、クロック生成回路の発振周波数のスペクトラムを分散させて、電磁波輻射の低減を図る。
【選択図】 図３
【解決手段】基準クロックと比較クロックとを比較した比較結果を電流信号に変換し、該電流信号に基づいて発振周波数を変動させることで、クロック生成回路の発振周波数のスペクトラムを分散させて、電磁波輻射の低減を図る。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の動作クロックを生成するクロック生成回路に関し、特に、スペクトラム拡散を実現して電磁波輻射を低減することのできるクロック生成回路に関する。
【０００２】
【従来の技術】
半導体装置の高性能化により、半導体装置の動作クロック（動作周波数）は近年非常に高くなっている。それに伴いクロック生成回路による電磁波輻射が周辺回路等に及ぼす影響が非常に大きな問題となってきている。
【０００３】
図１に従来のクロック生成回路、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を示す。
【０００４】
ＰＬＬ１は、半導体装置の動作クロックＣＬＫを生成して発振する。
【０００５】
ＰＬＬ１は、１／Ｎ分周器２、位相比較器３、チャージポンプ４，ループフィルタ５，ＶＣＯ（電圧制御発振器）６、及び１／Ｍ分周器９で構成される。
【０００６】
基準クロックＲＣＬＫが１／Ｎ分周器２に供給され１／Ｎ倍（Ｎは整数）に分周されて、位相比較器３に供給される。ＶＣＯ６で生成された信号が、１／Ｍ分周器７に供給され１／Ｍ倍（Ｍは整数）に分周されて、位相比較器３に供給される。位相比較器３においては、１／Ｎ倍に分周された基準クロックＲＣＬＫと１／Ｍ倍に分周された信号とを比較し、比較した位相差に応じた比較信号をチャージポンプ４に供給する。
【０００７】
チャージポンプ４は、比較信号に基づいた信号をループフィルタ５に供給する。 ループフィルタ５は、高周波成分のノイズ等を除去して平滑化した信号をＶＣＯ６に供給する。
【０００８】
ＶＣＯ６は、ループフィルタ５が出力する平滑化された信号に基づいて、動作クロックＣＬＫを出力する。この動作クロックＣＬＫは、基準クロックＲＣＬＫのＭ／Ｎ倍である。
【０００９】
このように、ＰＬＬ１は基準クロックＲＣＬＫに基づいて生成された所定の周波数を有する動作クロックＣＬＫを生成して発振する。
【００１０】
しかしながら、このＰＬＬ１は、周波数が一定の動作クロックＣＬＫを発振し続けるために、ＰＬＬ１から輻射される電磁波が大きく、周辺の電子機器に大きな影響を与えるという問題が生じる。
【００１１】
図２は、図１のＰＬＬ１が発振するクロックの周波数スペクトラムを示す。
【００１２】
所定の動作クロック（例えば、１６ＭＨｚ）を発振するようにＰＬＬ１を動作させたところ、図２に示すように発振周波数のスペクトラムは一つの大きなピーク値を有するため、ＰＬＬ１から輻射される電磁波も非常に大きなものとなる。。この最大の電磁波輻射は、他の電子機器の誤動作を引き起こしたり、また、人体にも大きな影響を与える可能性があり、大きな問題となっている。
【００１３】
特開平７−１４３００１号公報におけるＰＬＬ発振装置においても同様な問題が生じる。
【００１４】
【課題を解決するための手段及びその作用効果】
上記課題を解決するために、本発明は、基準クロックと動作クロックとが入力される位相比較器と、前記位相比較器の出力信号に基づいて前記動作クロックを生成する電圧制御発振器とを備えるクロック生成回路において、前記電圧制御発振器は、電圧信号を電流信号に変換する電圧電流変換器と、前記電流信号を可変とする電流可変回路と、前記可変電流信号に基づいた周波数を発振する電流制御発振器とを備えることを特徴とするクロック生成回路を提供する。
【００１５】
図３に、本発明の原理図を示す。
【００１６】
本発明におけるクロック生成回路は、その発振周波数を変動できるように構成される。
【００１７】
クロック生成回路８は、１／Ｎ分周器９、位相比較器１０、チャージポンプ１１，ループフィルタ１２，ＶＣＯ（電圧制御発振器）１３、及び１／Ｍ分周器１７で構成され、ＶＣＯの構成以外は、図１に示す従来のＰＬＬと同じである。
【００１８】
ＶＣＯ１３は、Ｖ−Ｉ変換器（電圧電流変換器）１４と、電流可変回路１５と、ＩＣＯ（電流制御発振器）１６とで構成される。
【００１９】
Ｖ−Ｉ変換器１４は、チャージポンプ１１からの電圧信号を電流信号に変換する。電流可変回路１５は、変換された電流信号を変化させ、ＩＣＯ１６は変化した電流信号に対応する周波数を発振する。
【００２０】
このように、本発明においては、発振周波数を制御する電流信号を電流可変回路により可変とすることで発振周波数を変動させる。
【００２１】
本発明に係るクロック生成回路によれば、以下の効果を得ることができる。
（１）発振周波数のスペクトラムを有効に拡散して、電磁波輻射を低減することができる。
【００２２】
クロック生成回路が発振する周波数を変動させることで、発振周波数のスペクトラムのピークを分散させることが可能となる。
【００２３】
図４は、本発明のクロック生成回路が発振する周波数のスペクトラム−１を示す。
【００２４】
図４においては、図２に示す従来のＰＬＬの周波数スペクトラムの唯一のピークが分散されて複数のピークとなるとともに各ピーク値が小さくなり、クロック生成回路が輻射する電磁波が低減される。そのため、クロック生成回路の電磁波輻射による他の電子機器への影響を防止することができる。
【００２５】
図５は、本発明のクロック生成回路が発振する周波数のスペクトラム−２を示す。
【００２６】
図５（２）は、図４に示すクロック生成回路が発振する周波数のスペクトラムを更に分散させたものである。スペクトラムのピークがほとんどなくなり一定となり、図２に示す従来のＰＬＬの周波数スペクトラム（１）の唯一のピーク値が大幅に低減されている（Ｘ低減されている）。そのため、クロック生成回路が輻射する電磁波が大幅に低減されることになる。
（２）発振周波数のスペクトラム拡散の度合いを自由に設定することができる。
【００２７】
制御信号に基づいて発振周波数を制御する電流信号を可変とすることで、クロック生成回路の発振周波数を変動させるタイミングや量を自由にコントロールすることができる。そのため、所望する発振周波数のスペクトラム拡散を実現でき、思いのままに電磁波輻射の低減を図ることができる。特に、ＶＣＯにおいて、ＩＤＡＣ（電流Ｄ／Ａコンバータ）を使用することで、発振周波数の変動をデジタル的に制御することができる。即ち、ＩＤＡＣへの入力パターンを変えるだけでスペクトラム拡散の度合いを制御することができるので、制御は一段と容易化される。
（３）正確に発振周波数を遷移させることができる。
【００２８】
ＶＣＯにおいて、ＩＤＡＣ（電流Ｄ／Ａコンバータ）を使用することで寄生容量の影響を受けにくくし、発振周波数の遷移の正確化を図ることができる。
（４）プロセス変動、温度変動又は電源電圧変動等によるバラツキに強く対処することができる。
【００２９】
ＶＣＯにおけるＩＤＡＣは、Ｖ−Ｉ変換器（電圧電流変換器）からの電流に基づいて、即ち、ＰＬＬがロック状態にあるときの制御電流を基準電流として、発振周波数を制御する電流信号を変化させている。そのため、クロック生成回路は、プロセス変動、温度変動又は電源電圧変動等によるバラツキの影響を受けにくいものとなっている。
【００３０】
例えば、ＩＣＯが入力電流１０ｍＡで、１０ＭＨｚを発振するものとする。ＰＬＬが１０ＭＨｚにロックする状態であるときに、ＩＤＡＣが入力電流を±１％変動させたとすると、入力電流は９．９ｍＡ〜１０．１ｍＡの間で変動し、発振周波数は９．９ＭＨｚ〜１０．１ＭＨｚの間で変動する。この場合において、プロセス変動、温度変動又は電源電圧変動などにより、ＩＣＯが入力電流２０ｍＡで、１０ＭＨｚを発振するものになってしまったとする。ＩＤＡＣは入力電流２０ｍＡを基準として入力電流を±１％変動させるので、入力電流は１９．８ｍＡ〜１０．２ｍＡの間で変動し、発振周波数は９．９ＭＨｚ〜１０．１ＭＨｚの間で変動する。即ち、プロセス変動、温度変動又は電源電圧変動などがない場合と同じ変動幅なので、プロセス変動、温度変動又は電源電圧変動による影響は見えてこない。
【００３１】
一方で、ＶＣＯにおけるＩＤＡＣが、Ｖ−Ｉ変換器（電圧電流変換器）からの電流に基づかないで、即ち、固定の基準電流に基づいて発振周波数を制御する電流信号を変化させているとする。ＰＬＬが１０ＭＨｚにロックする状態であるときに、ＩＤＡＣが入力電流を±１％変動させたとすると、入力電流は９．９ｍＡ〜１０．１ｍＡの間で変動し、発振周波数は９．９ＭＨｚ〜１０．１ＭＨｚの間で変動する。これは、Ｖ−Ｉ変換器（電圧電流変換器）からの電流に基づいて電流信号を変化させるＩＤＡＣと同じである。この場合において、プロセス変動、温度変動又は電源電圧変動などにより、ＩＣＯが入力電流２０ｍＡで、１０ＭＨｚを発振するものになってしまったとする。ＩＤＡＣは固定の入力電流１０ｍＡを基準として入力電流を±１％変動させるので、入力電流は１９．９ｍＡ〜１０．１ｍＡの間で変動し、発振周波数は９．９５ＭＨｚ〜１０．０５ＭＨｚの間で変動する。プロセス変動、温度変動又は電源電圧変動などがない場合に比べて±０．５％とその変動幅が狭くなっており、プロセス変動、温度変動又は電源電圧変動による影響を大きく受ける。
【００３２】
従って、Ｖ−Ｉ変換器（電圧電流変換器）からの電流に基づいて発振周波数を制御する電流信号を変化させてＩＤＡＣを使用することで、プロセス変動、温度変動又は電源電圧変動等によるバラツキを抑えることができる。
【００３３】
【発明の実施の形態】
［本発明の第１実施例］
図６に、本発明の第１実施例を示す。
【００３４】
本発明の第１実施例におけるＰＬＬ１８は、電流可変回路としてＩＤＡＣ（電流Ｄ／Ａコンバータ）を備え、発振周波数を変化させるものである。
【００３５】
図６に示すＰＬＬ１８は、１／Ｎ分周器１９、位相比較器２０、チャージポンプ２１，ループフィルタ２２，ＶＣＯ（電圧制御発振器）２３、及び１／Ｍ分周器２８で構成され、ＶＣＯの構成以外は、図１に示す従来のＰＬＬと同じである。
【００３６】
図６に示す位相比較器２０は、例えば、図７に示すように構成され、基準クロックと比較クロックとを比較し、その比較結果としてＵｐ信号とＤｏｗｎ信号とを出力する。
【００３７】
図６に示すチャージポンプは、例えば、図８に示すように構成され、位相比較器からのＵｐ信号とＤｏｗｎ信号とに基づいて電圧信号を出力する。
【００３８】
ＶＣＯ２３は、Ｖ−Ｉ変換器（電圧電流変換器）２４と、ＩＤＡＣ（電流Ｄ／Ａコンバータ）２５と、ＩＣＯ（電流制御発振器）２６とで構成される。
【００３９】
また、ＰＬＬ１８は、ＩＤＡＣ２５を制御する制御回路２７を備える。ＩＤＡＣ２５は、制御回路２７からの制御信号に基づいて、Ｖ−Ｉ変換器（電圧電流変換器）２４からの電流信号を変化させて出力する。そして、ＩＣＯ２６は、変化した電流信号に対応する周波数を発振出力することで、発振周波数を変動させる。 Ｖ−Ｉ変換器２４は、例えば、図９に示すように構成され、入力電圧Ｖｉが電流Ｉｏに変換されて出力される。
【００４０】
ＩＣＯ２６は、例えば、図１０に示すように構成され、入力電流Ｉｉに対応する周波数のクロックを発振する。
【００４１】
ＩＤＡＣ２５は、例えば、図１１に示すように構成される。
【００４２】
ＩＤＡＣ２５は、ｎビット構成の電流Ｄ／Ａ変換器であり、カレントミラー回路で構成される複数の電流源から構成される。入力ディジタル信号Ｄ０、Ｄ１・・・Ｄｎに基づいて電流源を切り換えて、入力ディジタル信号に対応するアナログ信号を出力する。
【００４３】
入力ディジタル信号Ｄ０〜Ｄｎは、ＮＭＯＳトランジスタ３６ １ ３６ ｎに供給される。ＮＭＯＳトランジスタ３６ １ ３６ ｎはスイッチ動作を行い入力ディジタル信号に応じた電流源、即ちカレントミラー回路（ＮＭＯＳトランジスタ３５ １ ３５ ｎの内の何れかのＮＭＯＳトランジスタと、ＮＭＯＳトランジスタ３４とで構成されるカレントミラー回路）を選択する。そして、選択されたカレントミラー回路から電流が流れ、出力端子Ｉｏｕｔからアナログ信号が出力される。
【００４４】
カレントミラー回路は、ＮＭＯＳトランジスタ３５ １ ３５ ｎのチャネル幅Ｗとチャネル長Ｌの比（Ｗ／Ｌ）などのトランジスタサイズ比により、重み付けされている。ＮＭＯＳトランジスタ３５ １ ３５ ｎの上部に記載されている数字２ｎ 、２、４・・・２ｎ が重み付けを表している。
【００４５】
ＩＤＡＣ２５において、ＰＭＯＳトランジスタ２９、３０及び３１、及びＮＭＯＳトランジスタ３２及び３３で構成される前段部は、基準クロックの周波数を中心としてＩＣＯの発振周波数をどの範囲で変化させるかを決定する。例えば、基準クロックの周波数の ２０％ ＋２０％の範囲内の周波数信号をＩＣＯから発振させる場合には、ＰＭＯＳトランジスタ２９、３０及び３１のトランジスタのサイズ比を１：０．８：０．２に設定し、ＮＭＯＳトランジスタ３２及び３３のトランジスタサイズ比を１：１に設定する。この設定により、ＩＤＡＣ２５の前段部は、入力電流に基づいて、基準クロックの周波数の ２０％ ＋２０％の範囲内の周波数を発振するようにＩＣＯを制御する。
【００４６】
図１２に、制御回路２７が出力する制御信号の第１の例を示す。制御回路２７から出力される制御信号は、図１２に示されるような変調波形である。
【００４７】
図１３に、制御回路２７の第１の例である、制御回路３７を示す。
【００４８】
制御回路３７は、カウンタ回路を組み合わせたロジック回路である。アップダウンカウンタ３８と分周カウンタ３９とで構成される。アップダウンカウンタ３８は、クロックＣＬＫに基づいてインクリメント又はデクリメントを行う。分周カウンタ３９は、クロックＣＬＫを８分の１で分周し、アップダウンカウンタ３８のインクリメント及びデクリメントを切り換えるためのアップダウン切替信号を出力する。アップダウンカウンタ３８は、例えば、アップダウン切替信号が”１”の場合にはクロックＣＬＫの８カウント分インクリメントし、アップダウン切替信号が”０”の場合にはクロックＣＬＫの８カウント分デクリメントする。その結果、制御信号は、図１４に示すような変調波形となる。
【００４９】
図１５に、制御回路２７の第２の例である、制御回路４０を示す。
【００５０】
図１５における制御回路４０は、マイクロコンピュータ４１で構成される。マイクロコンピュータ４１の制御に基づいて、図１２又は図１４に示すような制御信号を出力させてもよい。
【００５１】
図１６に、制御回路２７の第３の例である、制御回路４２を示す。
【００５２】
図１６における制御回路４２は、レジスタ４３、マイクロコンピュータ４４及びメモリ４５で構成される。マイクロコンピュータ４４の制御に基づいてメモリ４５に記憶された内容が一旦レジスタ４３に記憶させ、レジスタ４３に記憶させた内容を制御信号として出力させてもよい。
【００５３】
図１７に、制御回路２７が出力する制御信号の第３の例を示す。
【００５４】
図１８は、図１７のデータを制御信号として変調を行った場合の周波数スペクトラムである。
【００５５】
図１９は、図１２のデータを制御信号として変調を行った場合の周波数スペクトラムである。図１９に示すように、図１２のデータを制御信号として使用した場合には、周波数スペクトラム特性の両端にわずかなピークができる場合がある。この場合には、両端の周波数が最頻度の周波数となる。しかしながら、電子機器やシステムにおいては、周波数スペクトラムの中心部の周波数で動作するように設計されているのが通常であるので、最頻度の周波数を周波数スペクトラムの中心部の周波数とするのが好ましい。そのため、図１７に示すデータを制御信号として使用する。制御信号の最大値付近と最小値付近の傾きを急にすることで、両端の周波数の出現頻度が減る。また、制御信号の中心付近の傾きを緩やかにすることで、中心部の周波数の出現頻度が増加する。図１７に示すデータを制御信号として使用することにより、中心部の周波数が最頻度となる、図１８の周波数スペクトラムを得ることができる。
【００５６】
その他、制御回路２７が出力する制御信号は、ランダムに発生させたデータであってもよい。
【００５７】
このように、本発明の第１実施例においては、ＩＤＡＣ２５を用いてＩＣＯ２６に供給する電流を可変としてＩＣＯ２６の発振周波数を可変とする。そのため、図４に示すに発振周波数のスペクトラムのピークを分散させて、ＰＬＬからの電磁波輻射を低減させることができる。
【００５８】
本発明の第１実施例においては、短い期間において発振周波数が可変となるが、ＰＬＬから発振される平均の周波数は従来のＰＬＬと同じであって、問題はない。
［本発明の第２実施例］
図２０に、本発明の第２実施例を示す。
【００５９】
本発明の第２実施例は、第１のクロックと第２のクロックとを同時に生成するクロック生成回路であり、何れか一方のクロックの周波数を可変とすることで、クロック生成回路からの電磁波輻射の低減を図るものである。
【００６０】
例えば、電子機器によっては、正確なクロックを必要とする部分を有する場合がある。このような部分においては、クロックの周波数をわずかでも変動させることはできない。本発明の第２実施例は、このような部分を備える電子機器等のためのものであり、生成する複数のクロックの内の何れかの周波数を変動させないようにするものである。
【００６１】
本発明の第２実施例におけるクロック生成回路４６は、第１の動作クロックＣＬＫ１を出力するＰＬＬ４７から構成される第１のクロック生成部と、ＰＬＬ４７からの電流信号を受けて第２のクロックＣＬＫ２を出力する第２のクロック生成部とから構成される。
【００６２】
第１のクロック生成部を構成するＰＬＬ４７は、１／Ｎ分周器４８、位相比較器４９、チャージポンプ５０，ループフィルタ５１，ＶＣＯ（電圧制御発振器）５２、及び１／Ｍ分周器５５で構成され、ＶＣＯの構成以外は、図６に示す 本発明の第１実施例で示すＰＬＬ１８と同じである。
【００６３】
ＶＣＯ５２は、Ｖ−Ｉ変換器５３と第１のＩＣＯ（電流制御発振器）５４とで構成される。
【００６４】
Ｖ−Ｉ変換器５３は、ループフィルタ５１から供給される電圧信号を電流信号に変換し、第１のＩＣＯ５４は、電流信号に対応する周波数の第１のクロックＣＬＫ１を出力する。
【００６５】
第２のクロック生成部を構成するＩＤＡＣ５７は、ＶＣＯ５２のＶ−Ｉ変換器５３が出力する電流信号を、制御回路５６からの制御信号に基づいて変化させて出力する。第２のＩＣＯ４９は変化した電流信号に対応する周波数の第２のクロックＣＬＫ２を出力することで、発振周波数を変化させる。なお、制御回路５６は、図１３、図１５又は図１６で示すされる制御回路と同じ構成を備えるが、このような構成に限られるものではない。
【００６６】
第１のクロック生成部で生成される第１のクロックＣＬＫ１の周波数は可変とはならないため電磁波輻射を低減させることはできない。しかしながら、第２のクロック生成部で生成される第２のクロックＣＬＫ２の周波数は、ＩＤＡＣ５７による第２のＩＣＯ５８への可変電流信号の供給によって可変となる。従って、本発明の第２実施例におけるクロック生成回路は、電磁波輻射を低減させることができる。
［本発明の第３実施例］
図２１に、本発明の第３実施例を示す。
【００６７】
本発明の第３実施例は、図２０に示す本発明の第２実施例とほぼ同じ構成を備えるが、本発明の第２実施例と異なる点は、第１のクロック生成部を構成するＰＬＬのＶＣＯ内に補正用ＩＤＡＣ６７を設けている点である。
【００６８】
ＩＤＡＣ７２がＶ−Ｉ変換器６６からの電流信号を変化させなかった場合を考える。Ｖ−Ｉ変換器６６からの同じ電流信号を供給される第１のＩＣＯ６８と第２のＩＣＯ７３とは、同じ周波数のクロックを出力するはずである。しかしながら、製造過程のバラツキによりクロックにズレが生じる場合がある。
【００６９】
そのため、Ｖ−Ｉ変換器６６からの電流信号を補正するための補正用ＩＤＡＣ６６を、Ｖ Ｉ変換器６６と第１のＩＣＯ６８との間に挿入する。補正用ＩＤＡＣ６７は、制御回路（２）６８によって制御され、製造バラツキ等による誤差を修正した電流信号Ｉｃを第１のＩＣＯ６７に供給する。この誤差修正により、第１のクロック生成部を構成するＰＬＬ６０は所望する第１のクロックＣＬＫ１を生成することができ、精度の高いクロック生成回路を実現することが可能となる。 補正用ＩＤＡＣ６７を制御する制御回路（２）の構成は、調整用であるので、電源クリップやＧＮＤクリップというような端子のクリップでもよい。また、レジスタで構成してもよい。
【００７０】
なお、本発明の第３実施例においては、本発明の第２実施例と同様に、第２のクロック生成部で生成される第２のクロックＣＬＫ２の周波数は、ＩＤＡＣ７２による第２のＩＣＯ７３への可変電流信号の供給によって可変となる。従って、本発明の第３実施例におけるクロック生成回路は、電磁波輻射を低減させることができることは言うまでもない。
［本発明の第４実施例］
図２２に、本発明の第４実施例を示す。
【００７１】
本発明の第４実施例は、図６に示す本発明の第１実施例とほぼ同じ構成を備えるが、本発明の第１実施例と異なる点は、ＩＤＡＣとしてＬＰＦ（ローパスフィルタ）付ＩＤＡＣ７９を使用している点である。
【００７２】
図２３に、ＬＰＦ付ＩＤＡＣの一例を示す。
【００７３】
図２３に示すＬＰＦ付ＩＤＡＣは、図１１に示すＩＤＡＣとほぼ同じ構成を備えるが、図１１に示すＩＤＡＣとは異なり、更に、電流出力部にＰＭＯＳトランジスタ９３及び９６、抵抗９４、コンデンサ９５、及びＮＭＯＳトランジスタ９７及び９８で構成されるＬＰＦを備える。
【００７４】
ＩＤＡＣにおいては、入力データの変化時に出力電流にグリッチ（ノイズ）が発生する場合がある。このグリッチがＩＣＯに供給されるとＩＣＯはグリッチに従った高周波数の信号を出力する。そのため、ＰＬＬはロック状態からはずれてしまい、基準周波数に収束できなくなる事態も生じ得る。
【００７５】
そのため、出力電流をなまらせる働きを有するＬＰＦ付ＩＤＡＣを使用すれば、グリッチが発生した出力電流をなまらせることができ、ＰＬＬはロック状態からはずれることはなくなる。精度の高いＰＬＬを提供することができる。
【００７６】
以上の説明に関して更に以下の項を開示する。
（付記１）
基準クロックと動作クロックとが入力される位相比較器と、前記位相比較器の出力信号に基づいて前記動作クロックを生成する電圧制御発振器とを備えるクロック生成回路において、前記電圧制御発振器は、電圧信号を電流信号に変換する電圧電流変換器と、前記電流信号を可変とする電流可変回路と、前記可変電流信号に基づいた周波数を発振する電流制御発振器とを備えることを特徴とするクロック生成回路（請求項１）。
（付記２）
前記電流可変回路は、電流Ｄ／Ａコンバータ又はローパスフィルタ付電流Ｄ／Ａコンバータであることを特徴とする付記１に記載のクロック生成回路（請求項２）。
（付記３）
前記電流可変回路を制御する制御回路を備えることを特徴とする付記１に記載のクロック生成回路。
（付記４）
前記電流可変回路は、前記電流制御発振器が発振するクロックの周波数の変化範囲を決定できる手段を備えることを特徴とする付記１に記載のクロック生成回路。
（付記５）
基準クロックと比較クロックとを比較した比較結果を電流信号に変換し、該電流信号に基づいて動作クロックを生成するクロック生成回路であって、前記電流信号を変化させて複数の電流信号を生成する第１回路と、前記複数の電流信号に基づいて複数の異なる周波数のクロックを生成する第２回路とを備えることを特徴とするクロック生成回路（請求項３）。
（付記６）
前記第１回路は、電流Ｄ／Ａコンバータ又はローパスフィルタ付電流Ｄ／Ａコンバータであることを特徴とする付記５に記載のクロック生成回路。
（付記７）
前記第１回路を制御する制御回路を備えることを特徴とする付記５に記載のクロック生成回路。
（付記８）
基準クロックと比較クロックとを比較した比較結果を出力する位相比較器と、前記比較結果に基づく電流信号を生成する第１回路と、前記電流信号に基づいて第１電流信号と第２電流信号とを生成する第２回路と、前記第１電流信号に基づいて第１周波数のクロックを生成するとともに、前記第２電流信号に基づいて第２周波数のクロックを生成する第３回路とを備えることを特徴とするクロック生成回路（請求項４）。
（付記９）
前記第１回路は、電流Ｄ／Ａコンバータ又はローパスフィルタ付電流Ｄ／Ａコンバータであることを特徴とする付記８に記載のクロック生成回路。
（付記１０）
前記第１回路を制御する制御回路を備えることを特徴とする付記８に記載のクロック生成回路。
（付記１１）
第１のクロックを生成する第１クロック生成部と、第２のクロックを生成する第２クロック生成部と、を備えるクロック生成回路において、前記第１クロック生成部は、基準クロックと動作クロックと比較する位相比較器と、前記比較結果又は比較結果に基づく信号を電流信号に変換する電圧電流変換器と、前記電流信号に基づいて第１動作クロックを生成する第１電圧制御発振器とを備え、前記第２クロック生成部は、前記電流信号を可変とする電流可変回路と、前記可変電流信号に基づいた周波数のクロックを発振する第２電流制御発振器とを備えることを特徴とするクロック生成回路（請求項５）。
（付記１２）
前記電流可変回路は、電流Ｄ／Ａコンバータ又はローパスフィルタ付電流Ｄ／Ａコンバータであることを特徴とする付記１１に記載のクロック生成回路。
（付記１３）
前記電流可変回路を制御する制御回路を備えることを特徴とする付記１１に記載のクロック生成回路。
（付記１４）
前記電流可変回路は、前記第２電流制御発振器が発振するクロックの周波数の変化範囲を決定できる手段を備えることを特徴とする付記１１に記載のクロック生成回路。
（付記１５）
前記第１クロック生成部は、前記電流信号を補正して前記第１電圧制御発振器に供給する補正用回路を備えることを特徴とする付記１１に記載のクロック生成回路。
（付記１６）
Ｎ個（Ｎは１以上の整数）のピークを有する周波数スペクトラムの第１クロックを生成するクロック生成回路において、基準クロックと比較クロックとを比較した比較結果に基づいて生成された電流信号に基づいて、Ｍ個（Ｍは１以上の整数、Ｍ＞Ｎ）のピークを有する周波数スペクトラムの第２クロックを生成する手段を備えることを特徴とするクロック生成回路（請求項６）。
（付記１７）
前記手段は、前記電流信号を変化させる、電流Ｄ／Ａコンバータ又はローパスフィルタ付電流Ｄ／Ａコンバータを含むことを特徴とする付記１６に記載のクロック生成回路。
（付記１８）
基準クロックと動作クロックとが入力される位相比較器と、前記位相比較器の出力が供給されるチャージポンプと、前記チャージポンプの出力が供給されるとともに前記動作クロックを出力する電圧制御発振器とを備えるＰＬＬにおいて、前記電圧制御発振器は、電圧信号を電流信号に変換する電圧電流変換器と、前記電流信号を可変とする電流可変回路と、前記可変電流信号に基づいた周波数を発振する電流制御発振器とを備えることを特徴とするＰＬＬ（請求項７）。
（付記１９）
動作クロックを生成する方法において、基準クロックと比較クロックとを比較し、前記比較結果を電流信号に変換し、前記電流信号を制御信号に基づいて可変とし、前記可変電流信号に基づいて異なる周波数の動作クロックを出力することを特徴とする動作クロックの生成方法（請求項８）。
（付記２０）
基準クロックと比較クロックとを比較し、前記比較結果を電流信号に変換し、前記電流信号を第１制御信号に基づいて第１電流信号と第２電流信号とを生成し、前記第１電流信号に基づいて第１周波数のクロックを生成し、前記第２電流信号に基づいて第２周波数のクロックを生成することを特徴とするクロック生成方法（請求項９）。
（付記２１）
基準クロックと比較クロックとを比較し、前記比較結果に基づいて複数の電流信号を生成し、前記複数の電流信号に基づいて、Ｍ個（Ｍは２以上の整数）のピークを有する周波数スペクトラムのクロックを生成することを特徴とするクロック生成回路（請求項１０）。
【００７７】
【発明の効果】
本発明によれば、以下の効果を得ることができる。
（１）発振周波数のスペクトラムを有効に拡散して、電磁波輻射を低減することができる。
（２）発振周波数のスペクトラムの拡散の度合いを自由に設定することができる。
（３）正確に発振周波数を遷移させることができる。
（４）プロセス変動、温度変動又は電源電圧変動等によるバラツキに強く対処することができる。
上記の効果を奏するため、本発明は、電磁波輻射の抑制を強く要請される電子機器、例えばプリンタなどに効果的である。
【図面の簡単な説明】
【図１】従来のＰＬＬを示す図である。
【図２】従来のＰＬＬの周波数スペクトラムを示すグラフである。
【図３】本発明の原理図を示す図である。
【図４】本発明のクロック生成回路の周波数スペクトラム−１を示すグラフである。
【図５】本発明のクロック生成回路の周波数スペクトラム−２を示すグラフである。
【図６】本発明の第１実施例を示す図である。
【図７】位相比較器の一例を示す図である。
【図８】チャージポンプの一例を示す図である。
【図９】Ｖ−Ｉ変換器の一例を示す図である。
【図１０】ＩＣＯの一例を示す図である。
【図１１】ＩＤＡＣの一例を示す図である。
【図１２】制御信号の第１の例を示す図である。
【図１３】ＩＤＡＣを制御する制御回路の第１の例を示す図である。
【図１４】制御信号の第２の例を示す図である。
【図１５】ＩＤＡＣを制御する制御回路の第２の例を示す図である。
【図１６】ＩＤＡＣを制御する制御回路の第３の例を示す図である。
【図１７】制御信号の第３の例を示す図である。
【図１８】本発明のクロック生成回路の周波数スペクトラム−３を示すグラフである。
【図１９】本発明のクロック生成回路の周波数スペクトラム−４を示すグラフである。
【図２０】本発明の第２実施例を示す図である。
【図２１】本発明の第３実施例を示す図である。
【図２２】本発明の第４実施例を示す図である。
【図２３】ＬＰＦ付ＩＤＡＣの一例を示す図である。
【符号の説明】
１／Ｎ分周器 ２ ９ １９ ４８ ６１ ７５
位相比較器 ３ １０ ２０ ４９ ６２ ７６
チャージポンプ ４ １１ ２１ ５０ ６３ ７７
ループフィルタ ５ １２ ２２ ５１ ６４ ７８
ＶＣＯ ６ １３ ２３ ５２ ６５ ７９
１／Ｍ分周器 ９ １７ ２８ ５５ ６９ ８３
Ｖ−Ｉ変換器 １４ ２４ ４４ ５３ ６６ ８０
ＩＤＡＣ ２５ ５７ ７２
ＬＰＦ付ＩＤＡＣ ８１
ＩＣＯ １６ ２６ ５４ ５８ ６８ ７３ ８２
制御回路 ２７ ５６ ７０ ７１ ８４
【発明の属する技術分野】
本発明は、半導体装置の動作クロックを生成するクロック生成回路に関し、特に、スペクトラム拡散を実現して電磁波輻射を低減することのできるクロック生成回路に関する。
【０００２】
【従来の技術】
半導体装置の高性能化により、半導体装置の動作クロック（動作周波数）は近年非常に高くなっている。それに伴いクロック生成回路による電磁波輻射が周辺回路等に及ぼす影響が非常に大きな問題となってきている。
【０００３】
図１に従来のクロック生成回路、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を示す。
【０００４】
ＰＬＬ１は、半導体装置の動作クロックＣＬＫを生成して発振する。
【０００５】
ＰＬＬ１は、１／Ｎ分周器２、位相比較器３、チャージポンプ４，ループフィルタ５，ＶＣＯ（電圧制御発振器）６、及び１／Ｍ分周器９で構成される。
【０００６】
基準クロックＲＣＬＫが１／Ｎ分周器２に供給され１／Ｎ倍（Ｎは整数）に分周されて、位相比較器３に供給される。ＶＣＯ６で生成された信号が、１／Ｍ分周器７に供給され１／Ｍ倍（Ｍは整数）に分周されて、位相比較器３に供給される。位相比較器３においては、１／Ｎ倍に分周された基準クロックＲＣＬＫと１／Ｍ倍に分周された信号とを比較し、比較した位相差に応じた比較信号をチャージポンプ４に供給する。
【０００７】
チャージポンプ４は、比較信号に基づいた信号をループフィルタ５に供給する。 ループフィルタ５は、高周波成分のノイズ等を除去して平滑化した信号をＶＣＯ６に供給する。
【０００８】
ＶＣＯ６は、ループフィルタ５が出力する平滑化された信号に基づいて、動作クロックＣＬＫを出力する。この動作クロックＣＬＫは、基準クロックＲＣＬＫのＭ／Ｎ倍である。
【０００９】
このように、ＰＬＬ１は基準クロックＲＣＬＫに基づいて生成された所定の周波数を有する動作クロックＣＬＫを生成して発振する。
【００１０】
しかしながら、このＰＬＬ１は、周波数が一定の動作クロックＣＬＫを発振し続けるために、ＰＬＬ１から輻射される電磁波が大きく、周辺の電子機器に大きな影響を与えるという問題が生じる。
【００１１】
図２は、図１のＰＬＬ１が発振するクロックの周波数スペクトラムを示す。
【００１２】
所定の動作クロック（例えば、１６ＭＨｚ）を発振するようにＰＬＬ１を動作させたところ、図２に示すように発振周波数のスペクトラムは一つの大きなピーク値を有するため、ＰＬＬ１から輻射される電磁波も非常に大きなものとなる。。この最大の電磁波輻射は、他の電子機器の誤動作を引き起こしたり、また、人体にも大きな影響を与える可能性があり、大きな問題となっている。
【００１３】
特開平７−１４３００１号公報におけるＰＬＬ発振装置においても同様な問題が生じる。
【００１４】
【課題を解決するための手段及びその作用効果】
上記課題を解決するために、本発明は、基準クロックと動作クロックとが入力される位相比較器と、前記位相比較器の出力信号に基づいて前記動作クロックを生成する電圧制御発振器とを備えるクロック生成回路において、前記電圧制御発振器は、電圧信号を電流信号に変換する電圧電流変換器と、前記電流信号を可変とする電流可変回路と、前記可変電流信号に基づいた周波数を発振する電流制御発振器とを備えることを特徴とするクロック生成回路を提供する。
【００１５】
図３に、本発明の原理図を示す。
【００１６】
本発明におけるクロック生成回路は、その発振周波数を変動できるように構成される。
【００１７】
クロック生成回路８は、１／Ｎ分周器９、位相比較器１０、チャージポンプ１１，ループフィルタ１２，ＶＣＯ（電圧制御発振器）１３、及び１／Ｍ分周器１７で構成され、ＶＣＯの構成以外は、図１に示す従来のＰＬＬと同じである。
【００１８】
ＶＣＯ１３は、Ｖ−Ｉ変換器（電圧電流変換器）１４と、電流可変回路１５と、ＩＣＯ（電流制御発振器）１６とで構成される。
【００１９】
Ｖ−Ｉ変換器１４は、チャージポンプ１１からの電圧信号を電流信号に変換する。電流可変回路１５は、変換された電流信号を変化させ、ＩＣＯ１６は変化した電流信号に対応する周波数を発振する。
【００２０】
このように、本発明においては、発振周波数を制御する電流信号を電流可変回路により可変とすることで発振周波数を変動させる。
【００２１】
本発明に係るクロック生成回路によれば、以下の効果を得ることができる。
（１）発振周波数のスペクトラムを有効に拡散して、電磁波輻射を低減することができる。
【００２２】
クロック生成回路が発振する周波数を変動させることで、発振周波数のスペクトラムのピークを分散させることが可能となる。
【００２３】
図４は、本発明のクロック生成回路が発振する周波数のスペクトラム−１を示す。
【００２４】
図４においては、図２に示す従来のＰＬＬの周波数スペクトラムの唯一のピークが分散されて複数のピークとなるとともに各ピーク値が小さくなり、クロック生成回路が輻射する電磁波が低減される。そのため、クロック生成回路の電磁波輻射による他の電子機器への影響を防止することができる。
【００２５】
図５は、本発明のクロック生成回路が発振する周波数のスペクトラム−２を示す。
【００２６】
図５（２）は、図４に示すクロック生成回路が発振する周波数のスペクトラムを更に分散させたものである。スペクトラムのピークがほとんどなくなり一定となり、図２に示す従来のＰＬＬの周波数スペクトラム（１）の唯一のピーク値が大幅に低減されている（Ｘ低減されている）。そのため、クロック生成回路が輻射する電磁波が大幅に低減されることになる。
（２）発振周波数のスペクトラム拡散の度合いを自由に設定することができる。
【００２７】
制御信号に基づいて発振周波数を制御する電流信号を可変とすることで、クロック生成回路の発振周波数を変動させるタイミングや量を自由にコントロールすることができる。そのため、所望する発振周波数のスペクトラム拡散を実現でき、思いのままに電磁波輻射の低減を図ることができる。特に、ＶＣＯにおいて、ＩＤＡＣ（電流Ｄ／Ａコンバータ）を使用することで、発振周波数の変動をデジタル的に制御することができる。即ち、ＩＤＡＣへの入力パターンを変えるだけでスペクトラム拡散の度合いを制御することができるので、制御は一段と容易化される。
（３）正確に発振周波数を遷移させることができる。
【００２８】
ＶＣＯにおいて、ＩＤＡＣ（電流Ｄ／Ａコンバータ）を使用することで寄生容量の影響を受けにくくし、発振周波数の遷移の正確化を図ることができる。
（４）プロセス変動、温度変動又は電源電圧変動等によるバラツキに強く対処することができる。
【００２９】
ＶＣＯにおけるＩＤＡＣは、Ｖ−Ｉ変換器（電圧電流変換器）からの電流に基づいて、即ち、ＰＬＬがロック状態にあるときの制御電流を基準電流として、発振周波数を制御する電流信号を変化させている。そのため、クロック生成回路は、プロセス変動、温度変動又は電源電圧変動等によるバラツキの影響を受けにくいものとなっている。
【００３０】
例えば、ＩＣＯが入力電流１０ｍＡで、１０ＭＨｚを発振するものとする。ＰＬＬが１０ＭＨｚにロックする状態であるときに、ＩＤＡＣが入力電流を±１％変動させたとすると、入力電流は９．９ｍＡ〜１０．１ｍＡの間で変動し、発振周波数は９．９ＭＨｚ〜１０．１ＭＨｚの間で変動する。この場合において、プロセス変動、温度変動又は電源電圧変動などにより、ＩＣＯが入力電流２０ｍＡで、１０ＭＨｚを発振するものになってしまったとする。ＩＤＡＣは入力電流２０ｍＡを基準として入力電流を±１％変動させるので、入力電流は１９．８ｍＡ〜１０．２ｍＡの間で変動し、発振周波数は９．９ＭＨｚ〜１０．１ＭＨｚの間で変動する。即ち、プロセス変動、温度変動又は電源電圧変動などがない場合と同じ変動幅なので、プロセス変動、温度変動又は電源電圧変動による影響は見えてこない。
【００３１】
一方で、ＶＣＯにおけるＩＤＡＣが、Ｖ−Ｉ変換器（電圧電流変換器）からの電流に基づかないで、即ち、固定の基準電流に基づいて発振周波数を制御する電流信号を変化させているとする。ＰＬＬが１０ＭＨｚにロックする状態であるときに、ＩＤＡＣが入力電流を±１％変動させたとすると、入力電流は９．９ｍＡ〜１０．１ｍＡの間で変動し、発振周波数は９．９ＭＨｚ〜１０．１ＭＨｚの間で変動する。これは、Ｖ−Ｉ変換器（電圧電流変換器）からの電流に基づいて電流信号を変化させるＩＤＡＣと同じである。この場合において、プロセス変動、温度変動又は電源電圧変動などにより、ＩＣＯが入力電流２０ｍＡで、１０ＭＨｚを発振するものになってしまったとする。ＩＤＡＣは固定の入力電流１０ｍＡを基準として入力電流を±１％変動させるので、入力電流は１９．９ｍＡ〜１０．１ｍＡの間で変動し、発振周波数は９．９５ＭＨｚ〜１０．０５ＭＨｚの間で変動する。プロセス変動、温度変動又は電源電圧変動などがない場合に比べて±０．５％とその変動幅が狭くなっており、プロセス変動、温度変動又は電源電圧変動による影響を大きく受ける。
【００３２】
従って、Ｖ−Ｉ変換器（電圧電流変換器）からの電流に基づいて発振周波数を制御する電流信号を変化させてＩＤＡＣを使用することで、プロセス変動、温度変動又は電源電圧変動等によるバラツキを抑えることができる。
【００３３】
【発明の実施の形態】
［本発明の第１実施例］
図６に、本発明の第１実施例を示す。
【００３４】
本発明の第１実施例におけるＰＬＬ１８は、電流可変回路としてＩＤＡＣ（電流Ｄ／Ａコンバータ）を備え、発振周波数を変化させるものである。
【００３５】
図６に示すＰＬＬ１８は、１／Ｎ分周器１９、位相比較器２０、チャージポンプ２１，ループフィルタ２２，ＶＣＯ（電圧制御発振器）２３、及び１／Ｍ分周器２８で構成され、ＶＣＯの構成以外は、図１に示す従来のＰＬＬと同じである。
【００３６】
図６に示す位相比較器２０は、例えば、図７に示すように構成され、基準クロックと比較クロックとを比較し、その比較結果としてＵｐ信号とＤｏｗｎ信号とを出力する。
【００３７】
図６に示すチャージポンプは、例えば、図８に示すように構成され、位相比較器からのＵｐ信号とＤｏｗｎ信号とに基づいて電圧信号を出力する。
【００３８】
ＶＣＯ２３は、Ｖ−Ｉ変換器（電圧電流変換器）２４と、ＩＤＡＣ（電流Ｄ／Ａコンバータ）２５と、ＩＣＯ（電流制御発振器）２６とで構成される。
【００３９】
また、ＰＬＬ１８は、ＩＤＡＣ２５を制御する制御回路２７を備える。ＩＤＡＣ２５は、制御回路２７からの制御信号に基づいて、Ｖ−Ｉ変換器（電圧電流変換器）２４からの電流信号を変化させて出力する。そして、ＩＣＯ２６は、変化した電流信号に対応する周波数を発振出力することで、発振周波数を変動させる。 Ｖ−Ｉ変換器２４は、例えば、図９に示すように構成され、入力電圧Ｖｉが電流Ｉｏに変換されて出力される。
【００４０】
ＩＣＯ２６は、例えば、図１０に示すように構成され、入力電流Ｉｉに対応する周波数のクロックを発振する。
【００４１】
ＩＤＡＣ２５は、例えば、図１１に示すように構成される。
【００４２】
ＩＤＡＣ２５は、ｎビット構成の電流Ｄ／Ａ変換器であり、カレントミラー回路で構成される複数の電流源から構成される。入力ディジタル信号Ｄ０、Ｄ１・・・Ｄｎに基づいて電流源を切り換えて、入力ディジタル信号に対応するアナログ信号を出力する。
【００４３】
入力ディジタル信号Ｄ０〜Ｄｎは、ＮＭＯＳトランジスタ３６ １ ３６ ｎに供給される。ＮＭＯＳトランジスタ３６ １ ３６ ｎはスイッチ動作を行い入力ディジタル信号に応じた電流源、即ちカレントミラー回路（ＮＭＯＳトランジスタ３５ １ ３５ ｎの内の何れかのＮＭＯＳトランジスタと、ＮＭＯＳトランジスタ３４とで構成されるカレントミラー回路）を選択する。そして、選択されたカレントミラー回路から電流が流れ、出力端子Ｉｏｕｔからアナログ信号が出力される。
【００４４】
カレントミラー回路は、ＮＭＯＳトランジスタ３５ １ ３５ ｎのチャネル幅Ｗとチャネル長Ｌの比（Ｗ／Ｌ）などのトランジスタサイズ比により、重み付けされている。ＮＭＯＳトランジスタ３５ １ ３５ ｎの上部に記載されている数字２ｎ 、２、４・・・２ｎ が重み付けを表している。
【００４５】
ＩＤＡＣ２５において、ＰＭＯＳトランジスタ２９、３０及び３１、及びＮＭＯＳトランジスタ３２及び３３で構成される前段部は、基準クロックの周波数を中心としてＩＣＯの発振周波数をどの範囲で変化させるかを決定する。例えば、基準クロックの周波数の ２０％ ＋２０％の範囲内の周波数信号をＩＣＯから発振させる場合には、ＰＭＯＳトランジスタ２９、３０及び３１のトランジスタのサイズ比を１：０．８：０．２に設定し、ＮＭＯＳトランジスタ３２及び３３のトランジスタサイズ比を１：１に設定する。この設定により、ＩＤＡＣ２５の前段部は、入力電流に基づいて、基準クロックの周波数の ２０％ ＋２０％の範囲内の周波数を発振するようにＩＣＯを制御する。
【００４６】
図１２に、制御回路２７が出力する制御信号の第１の例を示す。制御回路２７から出力される制御信号は、図１２に示されるような変調波形である。
【００４７】
図１３に、制御回路２７の第１の例である、制御回路３７を示す。
【００４８】
制御回路３７は、カウンタ回路を組み合わせたロジック回路である。アップダウンカウンタ３８と分周カウンタ３９とで構成される。アップダウンカウンタ３８は、クロックＣＬＫに基づいてインクリメント又はデクリメントを行う。分周カウンタ３９は、クロックＣＬＫを８分の１で分周し、アップダウンカウンタ３８のインクリメント及びデクリメントを切り換えるためのアップダウン切替信号を出力する。アップダウンカウンタ３８は、例えば、アップダウン切替信号が”１”の場合にはクロックＣＬＫの８カウント分インクリメントし、アップダウン切替信号が”０”の場合にはクロックＣＬＫの８カウント分デクリメントする。その結果、制御信号は、図１４に示すような変調波形となる。
【００４９】
図１５に、制御回路２７の第２の例である、制御回路４０を示す。
【００５０】
図１５における制御回路４０は、マイクロコンピュータ４１で構成される。マイクロコンピュータ４１の制御に基づいて、図１２又は図１４に示すような制御信号を出力させてもよい。
【００５１】
図１６に、制御回路２７の第３の例である、制御回路４２を示す。
【００５２】
図１６における制御回路４２は、レジスタ４３、マイクロコンピュータ４４及びメモリ４５で構成される。マイクロコンピュータ４４の制御に基づいてメモリ４５に記憶された内容が一旦レジスタ４３に記憶させ、レジスタ４３に記憶させた内容を制御信号として出力させてもよい。
【００５３】
図１７に、制御回路２７が出力する制御信号の第３の例を示す。
【００５４】
図１８は、図１７のデータを制御信号として変調を行った場合の周波数スペクトラムである。
【００５５】
図１９は、図１２のデータを制御信号として変調を行った場合の周波数スペクトラムである。図１９に示すように、図１２のデータを制御信号として使用した場合には、周波数スペクトラム特性の両端にわずかなピークができる場合がある。この場合には、両端の周波数が最頻度の周波数となる。しかしながら、電子機器やシステムにおいては、周波数スペクトラムの中心部の周波数で動作するように設計されているのが通常であるので、最頻度の周波数を周波数スペクトラムの中心部の周波数とするのが好ましい。そのため、図１７に示すデータを制御信号として使用する。制御信号の最大値付近と最小値付近の傾きを急にすることで、両端の周波数の出現頻度が減る。また、制御信号の中心付近の傾きを緩やかにすることで、中心部の周波数の出現頻度が増加する。図１７に示すデータを制御信号として使用することにより、中心部の周波数が最頻度となる、図１８の周波数スペクトラムを得ることができる。
【００５６】
その他、制御回路２７が出力する制御信号は、ランダムに発生させたデータであってもよい。
【００５７】
このように、本発明の第１実施例においては、ＩＤＡＣ２５を用いてＩＣＯ２６に供給する電流を可変としてＩＣＯ２６の発振周波数を可変とする。そのため、図４に示すに発振周波数のスペクトラムのピークを分散させて、ＰＬＬからの電磁波輻射を低減させることができる。
【００５８】
本発明の第１実施例においては、短い期間において発振周波数が可変となるが、ＰＬＬから発振される平均の周波数は従来のＰＬＬと同じであって、問題はない。
［本発明の第２実施例］
図２０に、本発明の第２実施例を示す。
【００５９】
本発明の第２実施例は、第１のクロックと第２のクロックとを同時に生成するクロック生成回路であり、何れか一方のクロックの周波数を可変とすることで、クロック生成回路からの電磁波輻射の低減を図るものである。
【００６０】
例えば、電子機器によっては、正確なクロックを必要とする部分を有する場合がある。このような部分においては、クロックの周波数をわずかでも変動させることはできない。本発明の第２実施例は、このような部分を備える電子機器等のためのものであり、生成する複数のクロックの内の何れかの周波数を変動させないようにするものである。
【００６１】
本発明の第２実施例におけるクロック生成回路４６は、第１の動作クロックＣＬＫ１を出力するＰＬＬ４７から構成される第１のクロック生成部と、ＰＬＬ４７からの電流信号を受けて第２のクロックＣＬＫ２を出力する第２のクロック生成部とから構成される。
【００６２】
第１のクロック生成部を構成するＰＬＬ４７は、１／Ｎ分周器４８、位相比較器４９、チャージポンプ５０，ループフィルタ５１，ＶＣＯ（電圧制御発振器）５２、及び１／Ｍ分周器５５で構成され、ＶＣＯの構成以外は、図６に示す 本発明の第１実施例で示すＰＬＬ１８と同じである。
【００６３】
ＶＣＯ５２は、Ｖ−Ｉ変換器５３と第１のＩＣＯ（電流制御発振器）５４とで構成される。
【００６４】
Ｖ−Ｉ変換器５３は、ループフィルタ５１から供給される電圧信号を電流信号に変換し、第１のＩＣＯ５４は、電流信号に対応する周波数の第１のクロックＣＬＫ１を出力する。
【００６５】
第２のクロック生成部を構成するＩＤＡＣ５７は、ＶＣＯ５２のＶ−Ｉ変換器５３が出力する電流信号を、制御回路５６からの制御信号に基づいて変化させて出力する。第２のＩＣＯ４９は変化した電流信号に対応する周波数の第２のクロックＣＬＫ２を出力することで、発振周波数を変化させる。なお、制御回路５６は、図１３、図１５又は図１６で示すされる制御回路と同じ構成を備えるが、このような構成に限られるものではない。
【００６６】
第１のクロック生成部で生成される第１のクロックＣＬＫ１の周波数は可変とはならないため電磁波輻射を低減させることはできない。しかしながら、第２のクロック生成部で生成される第２のクロックＣＬＫ２の周波数は、ＩＤＡＣ５７による第２のＩＣＯ５８への可変電流信号の供給によって可変となる。従って、本発明の第２実施例におけるクロック生成回路は、電磁波輻射を低減させることができる。
［本発明の第３実施例］
図２１に、本発明の第３実施例を示す。
【００６７】
本発明の第３実施例は、図２０に示す本発明の第２実施例とほぼ同じ構成を備えるが、本発明の第２実施例と異なる点は、第１のクロック生成部を構成するＰＬＬのＶＣＯ内に補正用ＩＤＡＣ６７を設けている点である。
【００６８】
ＩＤＡＣ７２がＶ−Ｉ変換器６６からの電流信号を変化させなかった場合を考える。Ｖ−Ｉ変換器６６からの同じ電流信号を供給される第１のＩＣＯ６８と第２のＩＣＯ７３とは、同じ周波数のクロックを出力するはずである。しかしながら、製造過程のバラツキによりクロックにズレが生じる場合がある。
【００６９】
そのため、Ｖ−Ｉ変換器６６からの電流信号を補正するための補正用ＩＤＡＣ６６を、Ｖ Ｉ変換器６６と第１のＩＣＯ６８との間に挿入する。補正用ＩＤＡＣ６７は、制御回路（２）６８によって制御され、製造バラツキ等による誤差を修正した電流信号Ｉｃを第１のＩＣＯ６７に供給する。この誤差修正により、第１のクロック生成部を構成するＰＬＬ６０は所望する第１のクロックＣＬＫ１を生成することができ、精度の高いクロック生成回路を実現することが可能となる。 補正用ＩＤＡＣ６７を制御する制御回路（２）の構成は、調整用であるので、電源クリップやＧＮＤクリップというような端子のクリップでもよい。また、レジスタで構成してもよい。
【００７０】
なお、本発明の第３実施例においては、本発明の第２実施例と同様に、第２のクロック生成部で生成される第２のクロックＣＬＫ２の周波数は、ＩＤＡＣ７２による第２のＩＣＯ７３への可変電流信号の供給によって可変となる。従って、本発明の第３実施例におけるクロック生成回路は、電磁波輻射を低減させることができることは言うまでもない。
［本発明の第４実施例］
図２２に、本発明の第４実施例を示す。
【００７１】
本発明の第４実施例は、図６に示す本発明の第１実施例とほぼ同じ構成を備えるが、本発明の第１実施例と異なる点は、ＩＤＡＣとしてＬＰＦ（ローパスフィルタ）付ＩＤＡＣ７９を使用している点である。
【００７２】
図２３に、ＬＰＦ付ＩＤＡＣの一例を示す。
【００７３】
図２３に示すＬＰＦ付ＩＤＡＣは、図１１に示すＩＤＡＣとほぼ同じ構成を備えるが、図１１に示すＩＤＡＣとは異なり、更に、電流出力部にＰＭＯＳトランジスタ９３及び９６、抵抗９４、コンデンサ９５、及びＮＭＯＳトランジスタ９７及び９８で構成されるＬＰＦを備える。
【００７４】
ＩＤＡＣにおいては、入力データの変化時に出力電流にグリッチ（ノイズ）が発生する場合がある。このグリッチがＩＣＯに供給されるとＩＣＯはグリッチに従った高周波数の信号を出力する。そのため、ＰＬＬはロック状態からはずれてしまい、基準周波数に収束できなくなる事態も生じ得る。
【００７５】
そのため、出力電流をなまらせる働きを有するＬＰＦ付ＩＤＡＣを使用すれば、グリッチが発生した出力電流をなまらせることができ、ＰＬＬはロック状態からはずれることはなくなる。精度の高いＰＬＬを提供することができる。
【００７６】
以上の説明に関して更に以下の項を開示する。
（付記１）
基準クロックと動作クロックとが入力される位相比較器と、前記位相比較器の出力信号に基づいて前記動作クロックを生成する電圧制御発振器とを備えるクロック生成回路において、前記電圧制御発振器は、電圧信号を電流信号に変換する電圧電流変換器と、前記電流信号を可変とする電流可変回路と、前記可変電流信号に基づいた周波数を発振する電流制御発振器とを備えることを特徴とするクロック生成回路（請求項１）。
（付記２）
前記電流可変回路は、電流Ｄ／Ａコンバータ又はローパスフィルタ付電流Ｄ／Ａコンバータであることを特徴とする付記１に記載のクロック生成回路（請求項２）。
（付記３）
前記電流可変回路を制御する制御回路を備えることを特徴とする付記１に記載のクロック生成回路。
（付記４）
前記電流可変回路は、前記電流制御発振器が発振するクロックの周波数の変化範囲を決定できる手段を備えることを特徴とする付記１に記載のクロック生成回路。
（付記５）
基準クロックと比較クロックとを比較した比較結果を電流信号に変換し、該電流信号に基づいて動作クロックを生成するクロック生成回路であって、前記電流信号を変化させて複数の電流信号を生成する第１回路と、前記複数の電流信号に基づいて複数の異なる周波数のクロックを生成する第２回路とを備えることを特徴とするクロック生成回路（請求項３）。
（付記６）
前記第１回路は、電流Ｄ／Ａコンバータ又はローパスフィルタ付電流Ｄ／Ａコンバータであることを特徴とする付記５に記載のクロック生成回路。
（付記７）
前記第１回路を制御する制御回路を備えることを特徴とする付記５に記載のクロック生成回路。
（付記８）
基準クロックと比較クロックとを比較した比較結果を出力する位相比較器と、前記比較結果に基づく電流信号を生成する第１回路と、前記電流信号に基づいて第１電流信号と第２電流信号とを生成する第２回路と、前記第１電流信号に基づいて第１周波数のクロックを生成するとともに、前記第２電流信号に基づいて第２周波数のクロックを生成する第３回路とを備えることを特徴とするクロック生成回路（請求項４）。
（付記９）
前記第１回路は、電流Ｄ／Ａコンバータ又はローパスフィルタ付電流Ｄ／Ａコンバータであることを特徴とする付記８に記載のクロック生成回路。
（付記１０）
前記第１回路を制御する制御回路を備えることを特徴とする付記８に記載のクロック生成回路。
（付記１１）
第１のクロックを生成する第１クロック生成部と、第２のクロックを生成する第２クロック生成部と、を備えるクロック生成回路において、前記第１クロック生成部は、基準クロックと動作クロックと比較する位相比較器と、前記比較結果又は比較結果に基づく信号を電流信号に変換する電圧電流変換器と、前記電流信号に基づいて第１動作クロックを生成する第１電圧制御発振器とを備え、前記第２クロック生成部は、前記電流信号を可変とする電流可変回路と、前記可変電流信号に基づいた周波数のクロックを発振する第２電流制御発振器とを備えることを特徴とするクロック生成回路（請求項５）。
（付記１２）
前記電流可変回路は、電流Ｄ／Ａコンバータ又はローパスフィルタ付電流Ｄ／Ａコンバータであることを特徴とする付記１１に記載のクロック生成回路。
（付記１３）
前記電流可変回路を制御する制御回路を備えることを特徴とする付記１１に記載のクロック生成回路。
（付記１４）
前記電流可変回路は、前記第２電流制御発振器が発振するクロックの周波数の変化範囲を決定できる手段を備えることを特徴とする付記１１に記載のクロック生成回路。
（付記１５）
前記第１クロック生成部は、前記電流信号を補正して前記第１電圧制御発振器に供給する補正用回路を備えることを特徴とする付記１１に記載のクロック生成回路。
（付記１６）
Ｎ個（Ｎは１以上の整数）のピークを有する周波数スペクトラムの第１クロックを生成するクロック生成回路において、基準クロックと比較クロックとを比較した比較結果に基づいて生成された電流信号に基づいて、Ｍ個（Ｍは１以上の整数、Ｍ＞Ｎ）のピークを有する周波数スペクトラムの第２クロックを生成する手段を備えることを特徴とするクロック生成回路（請求項６）。
（付記１７）
前記手段は、前記電流信号を変化させる、電流Ｄ／Ａコンバータ又はローパスフィルタ付電流Ｄ／Ａコンバータを含むことを特徴とする付記１６に記載のクロック生成回路。
（付記１８）
基準クロックと動作クロックとが入力される位相比較器と、前記位相比較器の出力が供給されるチャージポンプと、前記チャージポンプの出力が供給されるとともに前記動作クロックを出力する電圧制御発振器とを備えるＰＬＬにおいて、前記電圧制御発振器は、電圧信号を電流信号に変換する電圧電流変換器と、前記電流信号を可変とする電流可変回路と、前記可変電流信号に基づいた周波数を発振する電流制御発振器とを備えることを特徴とするＰＬＬ（請求項７）。
（付記１９）
動作クロックを生成する方法において、基準クロックと比較クロックとを比較し、前記比較結果を電流信号に変換し、前記電流信号を制御信号に基づいて可変とし、前記可変電流信号に基づいて異なる周波数の動作クロックを出力することを特徴とする動作クロックの生成方法（請求項８）。
（付記２０）
基準クロックと比較クロックとを比較し、前記比較結果を電流信号に変換し、前記電流信号を第１制御信号に基づいて第１電流信号と第２電流信号とを生成し、前記第１電流信号に基づいて第１周波数のクロックを生成し、前記第２電流信号に基づいて第２周波数のクロックを生成することを特徴とするクロック生成方法（請求項９）。
（付記２１）
基準クロックと比較クロックとを比較し、前記比較結果に基づいて複数の電流信号を生成し、前記複数の電流信号に基づいて、Ｍ個（Ｍは２以上の整数）のピークを有する周波数スペクトラムのクロックを生成することを特徴とするクロック生成回路（請求項１０）。
【００７７】
【発明の効果】
本発明によれば、以下の効果を得ることができる。
（１）発振周波数のスペクトラムを有効に拡散して、電磁波輻射を低減することができる。
（２）発振周波数のスペクトラムの拡散の度合いを自由に設定することができる。
（３）正確に発振周波数を遷移させることができる。
（４）プロセス変動、温度変動又は電源電圧変動等によるバラツキに強く対処することができる。
上記の効果を奏するため、本発明は、電磁波輻射の抑制を強く要請される電子機器、例えばプリンタなどに効果的である。
【図面の簡単な説明】
【図１】従来のＰＬＬを示す図である。
【図２】従来のＰＬＬの周波数スペクトラムを示すグラフである。
【図３】本発明の原理図を示す図である。
【図４】本発明のクロック生成回路の周波数スペクトラム−１を示すグラフである。
【図５】本発明のクロック生成回路の周波数スペクトラム−２を示すグラフである。
【図６】本発明の第１実施例を示す図である。
【図７】位相比較器の一例を示す図である。
【図８】チャージポンプの一例を示す図である。
【図９】Ｖ−Ｉ変換器の一例を示す図である。
【図１０】ＩＣＯの一例を示す図である。
【図１１】ＩＤＡＣの一例を示す図である。
【図１２】制御信号の第１の例を示す図である。
【図１３】ＩＤＡＣを制御する制御回路の第１の例を示す図である。
【図１４】制御信号の第２の例を示す図である。
【図１５】ＩＤＡＣを制御する制御回路の第２の例を示す図である。
【図１６】ＩＤＡＣを制御する制御回路の第３の例を示す図である。
【図１７】制御信号の第３の例を示す図である。
【図１８】本発明のクロック生成回路の周波数スペクトラム−３を示すグラフである。
【図１９】本発明のクロック生成回路の周波数スペクトラム−４を示すグラフである。
【図２０】本発明の第２実施例を示す図である。
【図２１】本発明の第３実施例を示す図である。
【図２２】本発明の第４実施例を示す図である。
【図２３】ＬＰＦ付ＩＤＡＣの一例を示す図である。
【符号の説明】
１／Ｎ分周器 ２ ９ １９ ４８ ６１ ７５
位相比較器 ３ １０ ２０ ４９ ６２ ７６
チャージポンプ ４ １１ ２１ ５０ ６３ ７７
ループフィルタ ５ １２ ２２ ５１ ６４ ７８
ＶＣＯ ６ １３ ２３ ５２ ６５ ７９
１／Ｍ分周器 ９ １７ ２８ ５５ ６９ ８３
Ｖ−Ｉ変換器 １４ ２４ ４４ ５３ ６６ ８０
ＩＤＡＣ ２５ ５７ ７２
ＬＰＦ付ＩＤＡＣ ８１
ＩＣＯ １６ ２６ ５４ ５８ ６８ ７３ ８２
制御回路 ２７ ５６ ７０ ７１ ８４
Claims (10)
- 基準クロックと動作クロックとが入力される位相比較器と、
前記位相比較器の出力信号に基づいて前記動作クロックを生成する電圧制御発振器と、
を備えるクロック生成回路において、
前記電圧制御発振器は、
電圧信号を電流信号に変換する電圧電流変換器と、
前記電流信号を可変とする電流可変回路と、
前記可変電流信号に基づいた周波数を発振する電流制御発振器と、
を備えること
を特徴とするクロック生成回路。 - 前記電流可変回路は、電流Ｄ／Ａコンバータ又はローパスフィルタ付電流Ｄ／Ａコンバータであること
を特徴とする請求項１に記載のクロック生成回路。 - 基準クロックと比較クロックとを比較した比較結果を電流信号に変換し、該電流信号に基づいて動作クロックを生成するクロック生成回路であって、
前記電流信号を変化させて複数の電流信号を生成する第１回路と、
前記複数の電流信号に基づいて複数の異なる周波数のクロックを生成する第２回路と、
を備えることを特徴とするクロック生成回路。 - 基準クロックと比較クロックとを比較した比較結果を出力する位相比較器と、
前記比較結果に基づく電流信号を生成する第１回路と、
前記電流信号に基づいて第１電流信号と第２電流信号とを生成する第２回路と、
前記第１電流信号に基づいて第１周波数のクロックを生成するとともに、前記第２電流信号に基づいて第２周波数のクロックを生成する第３回路と、
を備えることを特徴とするクロック生成回路。 - 第１のクロックを生成する第１クロック生成部と、第２のクロックを生成する第２クロック生成部と、を備えるクロック生成回路において、
前記第１クロック生成部は、
基準クロックと動作クロックと比較する位相比較器と、
前記比較結果又は比較結果に基づく信号を電流信号に変換する電圧電流変換器と、
前記電流信号に基づいて第１動作クロックを生成する第１電圧制御発振器と、
を備え、
前記第２クロック生成部は、
前記電流信号を可変とする電流可変回路と、
前記可変電流信号に基づいた周波数のクロックを発振する第２電流制御発振器とを備えること
を特徴とするクロック生成回路。 - Ｎ個（Ｎは１以上の整数）のピークを有する周波数スペクトラムの第１クロックを生成するクロック生成回路において、
基準クロックと比較クロックとを比較した比較結果に基づいて生成された電流信号に基づいて、Ｍ個（Ｍは１以上の整数、Ｍ＞Ｎ）のピークを有する周波数スペクトラムの第２クロックを生成する手段を備えること
を特徴とするクロック生成回路。 - 基準クロックと動作クロックとが入力される位相比較器と、
前記位相比較器の出力が供給されるチャージポンプと、
前記チャージポンプの出力が供給されるとともに前記動作クロックを出力する電圧制御発振器と
を備えるＰＬＬにおいて、
前記電圧制御発振器は、
電圧信号を電流信号に変換する電圧電流変換器と、
前記電流信号を可変とする電流可変回路と、
前記可変電流信号に基づいた周波数を発振する電流制御発振器と，
を備えることを特徴とするＰＬＬ。 - 動作クロックを生成する方法において、
基準クロックと比較クロックとを比較し、
前記比較結果を電流信号に変換し、
前記電流信号を制御信号に基づいて可変とし、
前記可変電流信号に基づいて異なる周波数の動作クロックを出力すること
を特徴とする動作クロックの生成方法。 - 基準クロックと比較クロックとを比較し、
前記比較結果を電流信号に変換し、
前記電流信号を第１制御信号に基づいて第１電流信号と第２電流信号とを生成し、
前記第１電流信号に基づいて第１周波数のクロックを生成し、
前記第２電流信号に基づいて第２周波数のクロックを生成すること
を特徴とするクロック生成方法。 - 基準クロックと比較クロックとを比較し、
前記比較結果に基づいて複数の電流信号を生成し、
前記複数の電流信号に基づいて、Ｍ個（Ｍは２以上の整数）のピークを有する周波数スペクトラムのクロックを生成すること
を特徴とするクロック生成回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002266631A JP3838180B2 (ja) | 2002-09-12 | 2002-09-12 | クロック生成回路及びクロック生成方法 |
| TW092120814A TWI304684B (en) | 2002-09-12 | 2003-07-30 | Pll clock generator circuit and clock generation method |
| US10/649,672 US7253691B2 (en) | 2002-09-12 | 2003-08-28 | PLL clock generator circuit and clock generation method |
| KR1020030061687A KR100935840B1 (ko) | 2002-09-12 | 2003-09-04 | 클록 생성 회로, ｐｌｌ 및 클록 생성 방법 |
| EP20030019668 EP1398879A1 (en) | 2002-09-12 | 2003-09-08 | PLL clock generator circuit and clock generation method |
| CNB031570984A CN1251411C (zh) | 2002-09-12 | 2003-09-12 | 锁相环电路、时钟生成电路和时钟生成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002266631A JP3838180B2 (ja) | 2002-09-12 | 2002-09-12 | クロック生成回路及びクロック生成方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006143539A Division JP4198722B2 (ja) | 2006-05-24 | 2006-05-24 | クロック生成回路、ｐｌｌ及びクロック生成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004104655A true JP2004104655A (ja) | 2004-04-02 |
| JP3838180B2 JP3838180B2 (ja) | 2006-10-25 |
Family
ID=31884793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002266631A Expired - Fee Related JP3838180B2 (ja) | 2002-09-12 | 2002-09-12 | クロック生成回路及びクロック生成方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7253691B2 (ja) |
| EP (1) | EP1398879A1 (ja) |
| JP (1) | JP3838180B2 (ja) |
| KR (1) | KR100935840B1 (ja) |
| CN (1) | CN1251411C (ja) |
| TW (1) | TWI304684B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006115113A (ja) * | 2004-10-13 | 2006-04-27 | Matsushita Electric Ind Co Ltd | クロック発生装置 |
| KR100714351B1 (ko) * | 2004-10-01 | 2007-05-04 | 산요덴키가부시키가이샤 | 발진 주파수 제어 회로 |
| KR100884590B1 (ko) * | 2007-11-02 | 2009-02-19 | 주식회사 하이닉스반도체 | 지연고정회로, 반도체 장치, 반도체 메모리 장치 및 그의 동작방법 |
| US7580443B2 (en) | 2005-01-14 | 2009-08-25 | Renesas Technology Corp. | Clock generating method and clock generating circuit |
| JP2012080478A (ja) * | 2010-10-06 | 2012-04-19 | Fujitsu Semiconductor Ltd | クロック発生器、電子機器、及びクロックを発生するための制御方法 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050028020A1 (en) * | 2003-07-28 | 2005-02-03 | Ryan Zarrieff | Spread spectrum clocking for data transfer bus loading |
| DE102004007648B3 (de) * | 2004-02-17 | 2005-09-08 | Infineon Technologies Ag | Phasenregelkreis und Verfahren zur Bewertung eines Jitters eines Phasenregelkreises |
| US20060146842A1 (en) * | 2005-01-05 | 2006-07-06 | Silicon Laboratories Inc. | Programmable transmit wave shaping for 10 BASE-T ethernet controller |
| JP4252561B2 (ja) | 2005-06-23 | 2009-04-08 | 富士通マイクロエレクトロニクス株式会社 | クロック発生回路及びクロック発生方法 |
| US7764092B2 (en) * | 2006-01-10 | 2010-07-27 | Samsung Electronics Co., Ltd. | Phase locked loop and phase locking method |
| US20070159264A1 (en) * | 2006-01-10 | 2007-07-12 | Samsung Electronics Co., Ltd. | Phase-locked loop with adaptive bandwidth |
| US8143957B2 (en) | 2006-01-11 | 2012-03-27 | Qualcomm, Incorporated | Current-mode gain-splitting dual-path VCO |
| JP4240072B2 (ja) * | 2006-07-07 | 2009-03-18 | ヤマハ株式会社 | スペクトラム拡散回路 |
| TW200805029A (en) * | 2006-07-12 | 2008-01-16 | Beyond Innovation Tech Co Ltd | Voltage control current source and frequency scanner using the same |
| WO2009057289A1 (ja) * | 2007-11-02 | 2009-05-07 | Panasonic Corporation | スペクトラム拡散クロック発生装置 |
| US7973612B2 (en) * | 2009-04-26 | 2011-07-05 | Qualcomm Incorporated | Supply-regulated phase-locked loop (PLL) and method of using |
| CN102833064B (zh) * | 2011-06-13 | 2017-10-24 | 中兴通讯股份有限公司 | 一种微波传输的时钟恢复方法和装置 |
| CN104852731B (zh) * | 2014-02-13 | 2017-10-20 | 财团法人成大研究发展基金会 | 半速率时钟脉冲与数据回复电路 |
| US9244485B1 (en) * | 2014-07-25 | 2016-01-26 | Infineon Technologies Ag | High frequency oscillator with spread spectrum clock generation |
| JP2016174199A (ja) | 2015-03-16 | 2016-09-29 | 株式会社東芝 | 位相同期回路 |
| CN111243516B (zh) * | 2020-03-19 | 2021-11-05 | 京东方科技集团股份有限公司 | 驱动电路、显示面板、显示装置及电路驱动方法 |
| US11569838B2 (en) | 2020-04-09 | 2023-01-31 | Analog Devices International Unlimited Company | High efficiency current source/sink DAC |
| KR20220153172A (ko) * | 2021-05-10 | 2022-11-18 | 삼성전자주식회사 | 위상 고정 루프 및 위상 고정 루프의 동작 방법 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1084278A (ja) | 1996-09-10 | 1998-03-31 | Nec Corp | Ｐｌｌ回路 |
| US5978425A (en) | 1997-05-23 | 1999-11-02 | Hitachi Micro Systems, Inc. | Hybrid phase-locked loop employing analog and digital loop filters |
| JP4089030B2 (ja) | 1998-09-18 | 2008-05-21 | ソニー株式会社 | クロック発生回路 |
| JP2001044826A (ja) * | 1999-07-27 | 2001-02-16 | Mitsubishi Electric Corp | 高周波変調式位相同期ループ回路 |
| US6160861A (en) | 1999-10-22 | 2000-12-12 | Motorola, Inc. | Method and apparatus for a frequency modulation phase locked loop |
| US6229400B1 (en) | 1999-10-22 | 2001-05-08 | Motorola Inc. | Method and apparatus for a calibrated frequency modulation phase locked loop |
| US6404294B1 (en) * | 2000-07-18 | 2002-06-11 | Cypress Semiconductor Corp. | Voltage control oscillator (VCO) with automatic gain control |
| JP4270339B2 (ja) | 2000-12-27 | 2009-05-27 | 富士通株式会社 | Ｐｌｌ回路及びこれに用いられる自動バイアス調整回路 |
-
2002
- 2002-09-12 JP JP2002266631A patent/JP3838180B2/ja not_active Expired - Fee Related
-
2003
- 2003-07-30 TW TW092120814A patent/TWI304684B/zh not_active IP Right Cessation
- 2003-08-28 US US10/649,672 patent/US7253691B2/en not_active Expired - Fee Related
- 2003-09-04 KR KR1020030061687A patent/KR100935840B1/ko active IP Right Grant
- 2003-09-08 EP EP20030019668 patent/EP1398879A1/en not_active Ceased
- 2003-09-12 CN CNB031570984A patent/CN1251411C/zh not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100714351B1 (ko) * | 2004-10-01 | 2007-05-04 | 산요덴키가부시키가이샤 | 발진 주파수 제어 회로 |
| JP2006115113A (ja) * | 2004-10-13 | 2006-04-27 | Matsushita Electric Ind Co Ltd | クロック発生装置 |
| JP4679872B2 (ja) * | 2004-10-13 | 2011-05-11 | パナソニック株式会社 | クロック発生装置 |
| US7580443B2 (en) | 2005-01-14 | 2009-08-25 | Renesas Technology Corp. | Clock generating method and clock generating circuit |
| KR100884590B1 (ko) * | 2007-11-02 | 2009-02-19 | 주식회사 하이닉스반도체 | 지연고정회로, 반도체 장치, 반도체 메모리 장치 및 그의 동작방법 |
| US7688124B2 (en) | 2007-11-02 | 2010-03-30 | Hynix Semiconductor, Inc. | Semiconductor memory device and method for operating the same |
| JP2012080478A (ja) * | 2010-10-06 | 2012-04-19 | Fujitsu Semiconductor Ltd | クロック発生器、電子機器、及びクロックを発生するための制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040024469A (ko) | 2004-03-20 |
| CN1251411C (zh) | 2006-04-12 |
| KR100935840B1 (ko) | 2010-01-08 |
| EP1398879A1 (en) | 2004-03-17 |
| TW200404408A (en) | 2004-03-16 |
| US7253691B2 (en) | 2007-08-07 |
| JP3838180B2 (ja) | 2006-10-25 |
| CN1487671A (zh) | 2004-04-07 |
| TWI304684B (en) | 2008-12-21 |
| US20040051591A1 (en) | 2004-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3838180B2 (ja) | クロック生成回路及びクロック生成方法 | |
| US7724097B2 (en) | Direct digital synthesizer for reference frequency generation | |
| CA2057400C (en) | A clock buffer with adjustable delay and fixed duty cycle output | |
| US7746181B1 (en) | Circuit and method for extending the usable frequency range of a phase locked loop (PLL) | |
| US7276944B2 (en) | Clock generation circuit and clock generation method | |
| US20090141774A1 (en) | Spread spectrum clock generator capable of frequency modulation with high accuracy | |
| US8248175B2 (en) | Oscillator with external voltage control and interpolative divider in the output path | |
| TW200421712A (en) | Spread spectrum clock generation circuit, jitter generation circuit and semiconductor device | |
| US6606005B2 (en) | Phase-locked loop circuit capable of adjusting the frequency range of spread spectrum clock | |
| US7437590B2 (en) | Spread-spectrum clocking | |
| US11128256B2 (en) | Oscillator circuit | |
| EP2187523A1 (en) | Phase-locked loop control circuitry | |
| JP4390646B2 (ja) | スプレッドスペクトラムクロック生成器及びその変調方法 | |
| US20100171527A1 (en) | Phase comparator and phase-locked loop | |
| JP2011078054A (ja) | 電流源、電子機器および集積回路 | |
| JP2006211479A (ja) | 半導体集積回路 | |
| US7126396B1 (en) | System for clock duty cycle stabilization | |
| JP4198722B2 (ja) | クロック生成回路、ｐｌｌ及びクロック生成方法 | |
| US7411464B1 (en) | Systems and methods for mitigating phase jitter in a periodic signal | |
| CN109586714B (zh) | 使用锁相环和锁频环对压控振荡器进行校准以修整其增益 | |
| JP2004328280A (ja) | スペクトラム拡散クロック発生回路 | |
| US7595677B2 (en) | Arbitrary clock circuit and applications thereof | |
| US8106687B2 (en) | Spread spectrum clock system and spread spectrum clock generator | |
| JPH07154246A (ja) | 位相同期ループおよび動作方法 | |
| JP2004080624A (ja) | 周波数シンセサイザ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20031224 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050617 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050920 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051118 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060328 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060524 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060529 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060711 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060724 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3838180 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090811 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090811 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100811 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110811 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110811 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110811 Year of fee payment: 5 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110811 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110811 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120811 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130811 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |