TWI304684B - Pll clock generator circuit and clock generation method - Google Patents

Description

1304684 狄、發明說明： 【發明所屬之技術領域】 相關申請案之交互參考 本申請案係基於並聲明2002年九月12日所提出之先前 5日本專利申请案第2002-266631號之優先權，其之全部内六 在此以引用之方式合併於本文中。 發明相關之技術領域 本發明係關於一種時鐘產生器電路，其產生一半導體 裝置之操作時鐘，且更具體地說，係關於一種時鐘產生哭 10裝置’其藉由實現頻譜之擴散來減少電磁帶寬輻射。 【先前】 發明背景 因為半導體裝置增加之容量，所以半導體裝置設備之 操作時鐘(操作頻率)在過去幾年已被大大地改進。然而，此 15伴隨著因周圍電路上之時鐘產生器電路之電磁帶寬輻射之 衫響所造成之問題。 第1圖為一傳統PLL(鎖相迴路)時鐘產生器電路。^ 藉由產生半導體操作時鐘而振盪。PLL 1包括一 l/N之除頻 器2，相位比較器3，CP(電荷幫浦)4，迴路濾波器5，Vc〇( 20電壓控制振盪器，以及1/M除頻器裝置7。標準時 被供應給1/N除頻斋2，且被除1/N倍(N為一整數），且然後 被供應給相位比較器3。產生於VC06中之訊號被供應給丨/M 除頻器7且被除以1/M倍(Μ為一整數）。訊號然後被供應給相 位比較器3。已被除以1/Ν倍之標準時鐘rcLK，以及已被除 1304684 以l/Μ倍之訊號於相位比較器3中加以比較，且對應於比較 過的相位差異之比較訊號被供應給CP 4。 CP 4供應一基於比較訊號之訊號給迴路遽波器5。迴路 渡波為5移除讯5虎之南頻項之所有的雜訊等並使得訊號平 5 滑化。然後訊號被供應給VCO 6。以已從迴路濾、波器5輸出 之平滑化訊號為基礎，VCO 6輸出操作時鐘CLK。操作時 鐘CLK為標準時鐘RCLK之M/N倍。以此方式，pll 1產生 具有一特定頻率之操作時鐘CLK，其係基於標準時鐘rclk 所產生的，且然後使得時鐘振盪。 10 然而，為了使頻率隨一特定操作時鐘振盪，在 發生-問題，其中從PLL i輕射出來之電磁波十分大，且對 周圍的電子裝置具有巨大的影響。 第2圖顯不由第1圖中之PLL 1振盪之時鐘之頻譜。當 PLL 1被操作為使得特定操作時鐘振盈時(例如於μ廳z)， I5振盪U不十分大的峰值，，〇，，，如第2圖中所示的。因為 ^ 輻射之電磁波亦變得極大。最大的電磁輻射可 能造成其他電子裝置之故障和錯誤 。因為電磁輻射亦有影 響人類之可能性，所LV山^、 ^ f n 尸 厅以此造成一重大問題。 相同的問題亦發生於如專利刊行物1995-143001中所 20 描述之PLL振盪器中。 t 内 】 發明概要 為了解决上述的問題，提供一種時鐘產生器電路，其 配備有-標準時鐘以及一操作時鐘，其被輸入於相位比較 1304684 器以及一電壓控制振盪器中，其以前述相位比較器之輸出 訊號為基礎來產生上述之操作時鐘，本發明提供一種時鐘 產生器電路，其中電壓控制振盪器配備有一電壓控制振盪 器’其將電壓訊號轉換成一電流訊號，以及能夠轉換前述 5電流訊號之電流可變電流電路，以及以前述可變電流訊號 為基礎振盪頻率之電壓控制振盪器。 為了實現上面的觀點，本發明之時鐘產生器電路包括 一相位比較器，其接收一標準時鐘訊號和一操作時鐘訊號 。一電壓控制振蘆器以相位比較器之輸出訊號為基礎產生 10 操作時鐘。電壓控制振盪器包括一電壓電流轉換器，其將 一電壓訊號轉換成一電流訊號，一擾動電流訊號之可變電 流電路，以及一以可變電流訊號為基礎使得操作時鐘訊號 之頻率振盪之電流控制振盪器。 本發明之進一步觀點為一時鐘產生器電路，其中可變 15電流電路至少為一電流D/A轉換器或一具有一附加之低通 濾波器之電流D/A轉換器。 本發明之進一步觀點為一時鐘產生器電路，其控制可 變電流電路。 本發明之進一步觀點為一時鐘產生電路，其中可變電 20流電路包括判斷裝置，其用以判斷電流控制振盪器所振盪 之時鐘之頻率之改變範圍。 本發明之進一步觀點為一種產生對一時鐘產生器電路 之操作時鐘，其中標準時鐘和操作時鐘間之比較結果被轉 換成電流訊號，且基於電流訊號，產生操作時鐘。時鐘產 1304684 生器電路進一步包括一第一電路，其藉由改變電流訊號來 產生多個電流訊號，以及一第二電路，其以多個電流訊號 為基礎來產生具有多個可變頻率之時鐘訊號。 本發明之進一步觀點為一時鐘產生器電路，其配備有 5 一控制第一電路之控制電路。 本發明之進一步觀點為一時鐘產生器，其包括一相位 比較器’其輸出標準時鐘訊號和操作時鐘訊號間之比較結 果。一第一電路以比較之結果為基礎來產生電流訊號，以 及一第二電路，其以電流訊號為基礎來產生一第一電流和 10 一第二電流。再者，時鐘產生器電路亦包括一第三電路， 其以第二電流訊號為基礎來產生一第二頻率時鐘，以及以 第一電流訊號為基礎來產生具有第一頻率之時鐘。 本發明之進一步觀點為一時鐘產生器電路，其包括一 第時鐘產生器部份，其產生一第一時鐘，以及一第二時 15鉍產生為部份，其產生一第二時鐘。第一時鐘產生器部份 包括一相位比較器，其比較一標準時鐘和一操作時鐘。一 電壓電流轉換器以比較結果為基礎將訊號轉換成電流訊號 第一電壓控制振盪器以電流訊號為基礎來產生第一操 作時鐘。第二時鐘產生器部份進一步包括一可變電流電路 °其轉換電流訊號。一第二電流控制振盪器以可變電流訊 號為基礎來使得輸出之頻率產生振盈。 本發明之進一步觀點為一時鐘產生器電路，其中一控 制電路控制電流可變電流電路。 本發明之進一步觀點為一時鐘產生器電路，其中第一 UU4684

方法來產生包含一 果為基礎來產生一電流訊號，其具有一種 一具有Μ個寺(N為大於1之整數，m>N)之 頻譜之第二時鐘。 本發明之進一步觀點為一種PLL電路，其包括一相位 10 比較器，其接收一標準時鐘訊號和一操作時鐘訊號。一電 荷幫浦之輸出被供應給一電壓控制振盪器，其以電荷幫浦 之輸出為基礎來輸出操作時鐘。電壓控制振盪器包括一電 壓電流轉換器，其將一電壓訊號轉換成一電流訊號，一電 流可變電流電路，其改變電流訊號，以及一電流控制振盪 15器，其以可變電流訊號為基礎使得操作時鐘訊號之頻率產 生振盪。 本發明之進一步觀點為一操作時鐘產生方法，其中比 較一標準時鐘訊號和一操作時鐘訊號，並將比較結果轉換 成電流訊號。以一控制訊號為基礎來改變電流訊號，以及 20操作時鐘訊號。以可變電流訊號為基礎來輪出可變頻率。 本發明之進一步觀點為一種操作時鐘產生方法，其包 括下列步驟：比較標準時鐘訊號和一操作時鐘訊號；將比 較結果轉換成電流訊號，以電流訊號及一控制訊號為基礎 產生/第一電流訊號和一第二電流訊號；以及以第一電流 1304684 訊號為基礎產生一第一頻率時鐘，以及以第二電流訊號為 基礎來產生一第二頻率時鐘。 本發明之進一步觀點為一種時鐘產生器電路方法，其 包括比較標準時鐘和操作時鐘，並以前述比較結果為基礎 5 來產生多個電流訊號，並以前述電流訊號為基礎來進一步 產生一具有一包含Μ個峰(M為一大於2之整數）頻譜之時 鐘。 圖式簡單說明 本發明，連同其之觀點和優點，可藉由參考下列目前 10 較佳實施例連同附圖來最佳地了解。 第1圖說明一 PLL電路之傳統電路圖。 第2圖為一說明傳統PLL電路之頻譜之圖形。 第3圖為本發明之一邏輯表示。 第4圖為一說明第3圖之時鐘產生器電路之頻譜1之圖 15 形。 第5圖為一說明第3圖之時鐘產生器電路之頻譜2之進 一步分散之圖形。 第6圖為一本發明之第一實施例之電路圖。 第7圖為第6圖之相位比較器之範例之說明。 20 第8圖為第6圖中所示之電荷幫浦之範例之說明。 第9圖為第6圖之V-I轉換器之範例之說明。 第10圖為第6圖之ICO之範例之說明。 第11圖為第6圖之IDAC之範例之說明。 第12圖為來自控制電路27之控制訊號輸出之第一範例 10 1304684 之波形之說明。 第13⑻和13 (b)圖為控制第6圖之IDAC之控制電路之 第一範例之說明。 第14圖為一顯示從第13圖中所示之控制電路輸出之控 5 制訊號之調變波形之第二範例之說明。 第15圖為一顯示控制第6圖之IDAC之控制電路之第二 範例之說明。 第16圖為一控制第6圖之IDAC之控制電路之第三範例 之說明。 10 第17圖為來自第6圖之控制電路之控制訊號輸出之第 三範例之說明。 第18圖為說明根據第17圖之時鐘產生器電路之頻譜3 之圖形。 第19圖為說明根據第12圖之時鐘產生器電路之頻譜4 15 之圖形。 第20圖為本發明之第二實施例之說明。 第21圖為本發明之第三實施例之說明。 第22圖為本發明之第四實施例之說明。 第23圖為顯示具有LPF之IDAC之範例之本發明之說 20 明。 t實施方式3 較佳實施例之詳細說明 第3圖說明本發明之一邏輯圖。時鐘產生電路8設計來 擾動振盪頻率。 11 1304684 時鐘產生器電路8大致包括與第1圖中所示相同的組件 。電路包括1/N除頻器9，相位比較器10，CP(電荷幫浦）11 ，迴路濾波器12，VCO(電壓控制振盪器）13，以及1/M除頻 器17。 5 VCO 13包括V-I轉換器（電壓電流轉換器）14，電流可變 電流電路15，以及ICO(電流控制振盪器）16。 V-I轉換器14將來自CP 11之電壓訊號轉換成一電流訊 號。電流可變電流電路15改變轉換過的電流訊號，而ICO 16 對應於被擾動之電流訊號來使頻率振盪。 10 在本發明中，振盪頻率係藉由改變電流訊號而加以擾 動的，該電流訊號係藉由使用電流可變電路來控制振盪器 頻率。 使用本發明之時鐘產生電路，可獲得下列結果： (1) 振盪頻譜有效地擴散，且因此，使能減少電磁輻 15 射。藉由擾動受時鐘產生電路振盪之頻率，振盡頻譜之♦ 值被加以分散。 第4圖顯示頻譜1，其由第3圖中所示之時鐘產生電路加 以振盪。 如第4圖中所示的，第2圖中所示之傳統的PLL頻譜之 20 唯一修值被分散成多個峰，每個峰值變得較小，造成由時 鐘產生電路所發出之電磁波之減少。結果，避免因為來自 時鐘產生器裝置之電磁輻射所造成對其他電子裝置之影響。 第5(1)圖顯示頻譜2，其係受第2圖中所示之PLL頻譜-1 所振盪。 12 1304684 第5(2)圖顯示頻譜之進一步分散，其係由第3圖中所示 之時鐘產生電路所振盪。如圖示，頻譜之峰值幾乎消失且 變得固定。再者，第2圖中所示之PLL頻譜_丨之唯一峰值劇 烈地減少，如X所示。結果，由時鐘產生電路所發出之電磁 5 波戲劇性地減少了。 (2) 可自由地設定振盪頻譜之分散程度。 藉由使得以控制訊號為基礎來擾動控制振盪頻率之電 流訊號，本發明自由地控制時序和擾動時鐘產生電路振盪 頻率之量。結果，所要的振盪頻率之頻譜分散被實現且如 10所要地實現了電磁輻射之減少。具體地說，在VCO 13中， 使用一 IDAC(電流D/A轉換器）亦使得本發明能夠數位地控 制振盪頻率之改變。換句話說，僅藉由改變對1〇八(：之輸入樣 式’頻譜分散之程度可受控制且控制變得相當簡化。 (3) 可實現振盪頻率之正確轉換。 15 再者，在VCO 13中，藉由使用一IDAC(電流D/A轉換 器），使得寄生量之影響難以接收，其繼而使得振盪頻率能 夠精確地轉換。 (4) 再者，有效地處理因為製程變異，溫度變異和電源 電壓變異所造成之分散是可能的。 20 以來自V-I轉換器（電壓電流轉換器）14之電流為基礎， 藉由使用當PLL 8在鎖定狀態時之控制電流做為基底電流 ’ VCO 13改變控制振蘆頻率之電流訊號。因此，時鐘產生 器電路不會容易地受到因為製程變異，溫度變異和電源電 壓變異所造成之分散影響。 13 1304684 例如，若ICO 16之輸入電流為10mA，則時鐘產生電路 於10MHz上振盪。當PLL 8為10MHz上之鎖定狀態且IDAC 之輸入電流擾動+ 1%時，電流輸入在9.9mA〜10.1mA之範圍 内擾動且振盪頻率在9·9ΜΗζ〜10.1MHz之範圍内擾動。在此 5 情況中，因製程變異，溫度變異和電源電壓變異，當ICO 具有一20mA之輸入電流時，假設其結果為10MHz振盪。 IDAC使用標準輸入電流20mA使得輸入電流擾動+1 %，電流 輸入在19.8mA〜10.2mA之範圍間擾動，振盪頻率在 9· 9MHz〜10.1 MHz範圍内擾動。因為擾動範圍為與和製程， 1〇 溫度和電源電壓上無變異時之情況相同，所以來自製程變 異，溫度變異或電源電壓上之變異之影響無法被看出。 另一方面，在VCO 13中之IDAC不依賴來自V-I轉換器（ 電壓電流轉換器）14之電流。換句話說，以一固定標準電流 為基礎，控制振盪頻率之電流訊號假定需要被改變。當PLL 15 8為在10MHz之鎖定狀態中時，且若IDAC使輸入電流擾動 + 1%，則電流輸入在9.9mA〜10.1mA間擾動，同時振盪頻率 在9·9ΜΗζ〜10.1MHz間擾動。此與以來自V_I轉換器（電壓電 流轉換器）之電流為基礎來修改電流訊號之IDAC相同。在此 情況中，考慮製程變異，溫度變異或電源電壓上的變異’ 2〇 假設ICO 16結果振盪於10MHz上，且其具有一20mA之輸入 電流。 因為IDAC使用固定輸入電流l〇mA之標準來使得輸入 電流擾動約+1%，電流輸入擾動於19.9mA〜20.1mA之範圍 内，同時振盪頻率擾動於9·95ΜΗζ〜10·05ΜΗζ之範圍内。 14 1304684 因此，藉由利用基於來自ν-ι轉換器（電壓電流轉換器 )14之電流來控制振盪頻率來改變電流之n)AC，本發明使得 能夠控制因製程變異，溫度變異或電源電壓變異所產生之 分散。 5 第6圖顯示本發明之實施例一之電路圖。 在本實施例中之PLL 18包括IDAC(電流D/A轉換器）做 為電流可變電路並改變振盈頻率。 如第6圖中所示的，除了 VCO 23之結構外，PLL 18包 括一 1/N除頻器19，相位比較器20，CP(電荷幫浦)21，迴路 10濾波器22，VCO(電壓控制振盪器）23，以及1/M除頻器28， PLL 18之結構大致與第1圖中所示之傳統pll之結構相同。 第6圖中所示之相位比較器20建構為例如像第7圖中所 示。相位比較器20包括九個NAND電路和三個反相器電路 。相位比較器20比較標準時鐘和操作時鐘，並輸出上或下 15 訊號。本發明並非受限於此例。許多其他修改和變化亦可 由熟悉技藝之人士使用。 第6圖中所示之CP 21 (電荷幫浦)建構為例如像第8圖中 所示般，且以從相位比較器所供應之上訊號和下訊號為基 礎來輸出電壓訊號。CP 21包括一電流供應，三個NMOS電 20晶體，以及四個PMOS電晶體。上訊號被供應給於輸出部份 中所提供之NMOS電晶體。下訊號被供應給輸出部份中所 提供之PMOS電晶體。電壓訊號從NMOS電晶體和PMOS電 晶體連接之節點輸出。本發明並非受限於此例。熟悉技藝 之人士亦可使用許多其他修改和變化。 15 1304684 VCO 23包括ν_Ι轉換器（電壓電流轉換器）24，IDAC 25( 電流D/A轉換器）以及ICO 26(電流控制振盪器）。 再者，PLL18包括控制電路27,其控制IDAC25。以來 自控制電路27之控制訊號為基礎，IDAC 25改變來自V-I轉 5換器（電壓電流轉換器）24之電流訊號，且然後輸出該電流訊 號。ICO 26然後輸出對應於已被改變之電流訊號之頻率振 盪，且藉此擾動振盪頻率。 V-I轉換器24建構為例如如第9圖中所示的。V-I轉換器 24包括OP放大器，二個NM0S電晶體以及一電阻器。電壓 10 輸入Vi被轉換成電流且然後輸出。本發明並非受限於此例 。熟悉技藝之人士亦可使用許多其他修改和變化。 ICO 26建構為例如如第1〇圖中所示，且以對應於電流 輸入Ii之頻率來使時鐘振盪。ICO 26包括一NMOS電晶體， 二個PMOS電晶體，三個反相器以及三個傳輸閘。IDAc 25 15 建構為例如如弟11圖中所不的。本發明並非受限於此例。 熟悉技藝之人士亦可使用許多其他修改和變化。 IDAC 25為一電流D/A轉換器，其由n個位元構成，且 亦從多個電流源構成，其包括電流鏡電路。以輸入之數位 訊號D0，Dl...Dn為基礎，電流源被切斷且輸出一對應於輸 20 入數位訊號之類比訊號。 如第11圖中所示的，輸入數位訊號D〇〜Dn被供應給 NMOS電晶體36-1至36-n。NMOS電晶體36-1至36·η執行切 換操作且選擇對應於輸入數位訊號之電流源。換句話說， 電流電路(選擇由任何存在於NMOS電晶體35-1至35-η中之 16 1304684 NMOS電晶體所構成之電流鏡電路和nm〇S電晶體34)。來 自所選擇之電k鏡電路之電流和類比訊號從輸出端點i〇ut 被輸出。 以電晶體尺寸比(W/L)為基礎，諸如nm〇S電晶體35-1 5至35-n之通道寬度W對通道長度L，電流鏡電路被給予加權 。在NMOS電晶體35-1至35·η上方部份上的數字2η，2,4·..2η 顯示所給予的加權。 在IDAC 25中，前方步階部份包括pM〇s電晶體29，3〇 和31 ’以及NMOS32和33，並決定藉由使標準時鐘之頻率 10保持為中心來改變ICO振盪頻率之範圍。例如，當在標準時 鐘頻率之+20%範圍内之頻率訊號從IC〇加以振盪，nm〇S 電晶體29,30和31之尺寸比被設定在1 : 〇.8 : 〇 2之大小上， 且NMOS電晶體32和33之電晶體尺寸比被設定在1 : 1之大 小上。藉由這些設定，;[DAC 25之前方步階部份，以電流輸 15入為基礎來以使得標準時鐘訊號於+20%之範圍内之頻率 上振盪之方式控制ICO。 第12圖顯示從控制電路27輸出之控制訊號之一範例。 從控制電路27輸出之控制訊號為如第12圖中所示之被調變 波形。 20 第13(a)圖顯示控制電路37，其為第12圖中所示之控制 電路27之第一範例。 控制電路37為一邏輯電路，其為計數器電路之組合。 控制電路37包括上下計數器38和除頻計數器％。上下計數 器38係基於時鐘CLK並以增量或減量來執行。如第13(的圖 17 1304684 中所示除頻计數器39將時鐘CLK除為1/8，且為了增量或 咸里切換上下计數器38，輸出上下切換訊號。上下計數器 38例如在當上下切換訊號為”丨，，時，將時鐘對應部份增 里。當上下切換訊號為，，〇”時，時鐘CLK計算部份被減量。 5結果，控制訊號變成如第14圖中所示之調變波形。 第15圖顯示控制電路4〇,其為第12圖中所示之控制電 路27之第2範例。 控制電路40包括微處理器41。基於微處理器“之控制 ，控制電路輸出控制訊號，如第12和14圖中所顯示的。 1〇 帛16®顯示控制電路42，其為第12®中所示之控制電 路27之第3範例。 控制電路42包括暫存器43，微處理器44和記憶體45。 以微處理器44之控制為基礎，已被儲存於記憶體45中之内 容被暫時儲存在暫存器43中。已被儲存於暫存器43中之内 15 容被做為控制訊號般輪出。 第17圖顯示從第12圖中所示之控制電路27輸出之控制 訊號之一範例。 第18圖為當使用來自第17圖之資料做為控制訊號來執 行調變時之頻譜。 20 f 19圖為當對以來自第12圖之資料做為控制訊號做調 變時之頻譜。如第19圖中所示般，當來自第12圖之資· 用做控制訊號時，有當在特殊頻譜之二末端中之小峰值可 實現之情況。在這樣-個情況中，在二末端上之頻率變成 具有最大振幅之頻率。然而，相對於電子裝置，因為裝置 18 1304684 ==譜之中心部份之頻率操作是普遍的所以使 具有最大發生之頻率做為頻譜之中心部份是所要的。 結果’第17圖中所示之資料被用做為控制訊號。藉由 使得最大值之附近之斜率和最小值之附近之斜率為陡，在 5 -末端上之頻率之發生之頻率被減少了 1者，藉由使控 制訊號附近中之斜率較不陡，在中間部份中之頻率之發生 之頻率被增加。 藉由利用第17圖中顯示做為控制訊號之資料，可使在 中^。[^巾之頻率對最大部份時間發生，以獲得第18圖中 10 所示之頻譜。 離開此，從控制電路27所輸出之控制訊號亦可為隨機 產生之資料。 以此方式，在本發明之實施例一中，使得被使用DAC 25供應給ICO 26之電流為可變的，且隨後使得IC〇 26之振 15盪頻率為可變的。結果，第4圖中所示之振盪頻譜之峰被分 散，且從PLL 18所發出之電磁波被減少。 在本發明之實施例一中，在十分短的時間跨幅内之振 盪頻率變為可變的，且從PLL 18振盪之平均波長恰與傳統 PLL 1相同，且沒問題。 20 第20圖顯示本發明之實施例二。 本發明之第20圖為一時鐘產生器電路，其同時產生第1 時鐘(CLK1)和第2時鐘(CLK2)。藉由使得任何時鐘之一側 之頻率為可變的，來自時鐘產生電路之電磁輻射被加以減 少。 19 1304684 能的 本發明之實施例二係對遮罩這些組件之電子裝置設計 5的，且確保在可被產生之許多個時鐘内之頻率不被擾動。 在本發明之實施例二中之時鐘產生電路杯包括clki 時鐘產生器部份，其包括PLL 47，其輸出第一操作時鐘 CLK卜以及CLK2產生器部份，其在接收來自pLL 之電 流訊號之後輸出第二操作時鐘CLK2。 10 CLK1時鐘產生器部份包括1/N除頻器邮，相位比較器 49 ’ CP(電荷幫浦)50 ’迴路滤波器51，vc〇(電壓控制振盪 器）52，以及1/M除頻器55。VCO之組態外，PLL 47建構為 大致與第6圖中所示之PLL 18相同。 VC0 52包括V-I轉換器53和IC01(電流控制振盪器）54。 15 V-1轉換器53將從迴路濾波器51供應之電壓訊號轉換 成電流訊號，且IC01 54輸出第一時鐘CLK1，以及對應於 電流訊號之頻率。 H)AC 57包括CLK2時鐘產生器部份並以來自控制電路 5 6之控制訊號為基礎改變從v C Ο 5 2和V-1轉換器5 3輸出之 20 電流訊號並輸出該訊號。IC02 58輸出在對應於修改電流訊 號之頻率上之CLK2，然後改變振盪頻率。然而，控制電路 56配備有與第π，15和16圖中所示之控制電路相同之組態 ’但不受限於此型式之組態。 當無法使在CLK1產生器部份中所產生之CLK1之頻率 20 1304684 為可變時，亦不可能減少電磁輻射。然而，可藉由從IDAc 57供應可變電流訊號給IC02 58來使產生於CLK2產生器 部份中之第二時鐘CLK2之頻率為可變。隨後，在本發明之 實施例二中之時鐘產生器電路有效地減少電磁輻射。 5 第21圖顯示本發明之實施例三。 本發明之實施例三包括大致與已於第20圖中之實施例 二中所示之相同組態。實施例三與實施例二不同之點在於 在構成第一時鐘產生器部份之PLL之VCO内之補充IDAC 67如何地建立。 10 現在我們應考慮當IDAC 72不改變來自V-I轉換器66之 電流訊號之情況。供應來自V-I轉換器66之相同電流訊號之 IC01 68和IC02 73實際上應輸出具有相同頻率之時鐘。然 而’因為在製造程序中的偏離，在時鐘中會有差異之情況。 因此，用來修正來自V-I轉換器66之電流訊號之IDAC 15 67被插入於V_I轉換器66和IC01 68之間。修正IDAC 67係由 控制電路70加以控制。其中藉由製造不一致性所造成之錯 誤被加以修正之電流訊號Ic被供應給IC01 68。考慮此錯誤 之修正，PLL 60包括一第一時鐘產生器部份，且亦可產生 第一時鐘CLK1。此組態亦實現一高精確的時鐘產生器電路 20 。控制修正IDAC 67之控制電路(70)之組態亦用來做為調整 之目的用，且可例如為端點夾，諸如GND夾，和電流功率 夾，或由暫存器構成。 然而，在本發明之實施例三中，類似於本發明之實施 例二，可以可變電流訊號以IDAC 72供應給IC02 73為基礎 21 1304684 而使得由第二產生器部份所產生之CLK2之頻率為可變的。 第22圖顯示本發明之實施例4。 實施例四大致包括與實施例一相同之結構，如第6圖中 所示的。實施例一和實施例四間之差異點為使用附加於 5 LPF(低通濾波器）之IDAC 79。 第23圖顯示一具有附加LPF之IDAC之範例。本發明並 未受到此範例之限制。許多其他修改和變化亦可由熟悉技 藝之人加以使用。 如第23圖中所示之IDAC大致包括與第11圖中所示之 10 IDAC相同之組態。然而，IDAC包括一LPF，其係由在電流 輸出部份中之PMOS電晶體93和96，電阻器94，電容器95 和NMOS電晶體97和98構成。 在IDAC中，有在改變輸入資料之時間上於電流輸出中 發生一突波(雜訊)之情況。若此突波被傳送給IC0，則1(：〇 15對應於突波輸出一高頻訊號。結果，PLL移出鎖定狀態，且 可能來到其無法維持在標準頻率之狀況。 因此，一包括一 LPF之IDAC使得電流輸出平滑化，以 及所產生的大波防止PLL移出鎖定狀態。如此，致能並提供 一具有高度正確性之PLL。 20 以上面為基礎，本發明實現下列結果。 (1) 振盈頻譜可有效地擴散，且可減少電磁輕射。 (2) 自由地設定振盪頻譜之擴散之程度是可能的。 (3) 正確地轉換振盪頻譜是可能的。 (4) 考慮製程變異，溫度變異和電源電壓之變異等來 22 1304684 有效地處理分散亦是可能的。 在本發明能夠實現上面之時，其在電子裝置中變得特 別有用，其中控制諸如在印表機中之電磁輻射是必要的。 本發明之其他觀點和優點從上面的說明中對於熟想技藝之 5 人士來說是明顯的，且與附圖連結。前述為本發明之原則 之說明，僅為示範之方式。 【圖式簡單說明3 第1圖說明一 PLL電路之傳統電路圖。 第2圖為一說明傳統PLL電路之頻譜之圖形。 10 第3圖為本發明之一邏輯表示。 第4圖為一說明第3圖之時鐘產生器電路之頻譜1之圖 形。 第5圖為一說明第3圖之時鐘產生器電路之頻譜2之進 一步分散之圖形。 15 第6圖為一本發明之第一實施例之電路圖。 第7圖為第6圖之相位比較器之範例之說明。 第8圖為第6圖中所示之電荷幫浦之範例之說明。 第9圖為第6圖之V-I轉換器之範例之說明。 第10圖為第6圖之ICO之範例之說明。 20 第11圖為第6圖之IDAC之範例之說明。 第12圖為來自控制電路27之控制訊號輸出之第一範例 之波形之說明。 第13⑻和13 (b)圖為控制第6圖之IDAC之控制電路之 第一範例之說明。 23 1304684 第14圖為一顯示從第13圖中所示之控制電路輸出之控 制訊號之調變波形之第二範例之說明。 第15圖為一顯示控制第6圖之IDAC之控制電路之第二 範例之說明。 5 第16圖為一控制第6圖之IDAC之控制電路之第三範例 之說明。 第17圖為來自第6圖之控制電路之控制訊號輸出之第 三範例之說明。 第18圖為說明根據第17圖之時鐘產生器電路之頻譜3 10 之圖形。 第19圖為說明根據第12圖之時鐘產生器電路之頻譜4 之圖形。 第20圖為本發明之第二實施例之說明。 第21圖為本發明之第三實施例之說明。 15 第22圖為本發明之第四實施例之說明。 第23圖為顯示具有LPF之IDAC之範例之本發明之說 明。 【圖式之^主要元件代I表符號表】 1，8,18,46,59,74…時鐘產生電路 盪器 2,9，19,48,61,75-"1/1^除頻器 14,24,53,66,80〜\^1轉換器 3，10,20,49,62,76〜相位比較器 15…電流可變電路

4，11，21，50,63,77...電荷幫浦 16,26,54,58,68,73,82...ICO 5，12,22,51，64,78〜迴路濾波器 7，17,28,55,69,83...1舰除頻器 6，13,23,52,65,79〜電壓控制振 25,57,67,72,81···ΙϋΑα 24 1304684 27,56,71，84".控制電路 42···控制電路 32,33,34,35-1 至 35咻88,89,90,91-1 43…暫存器 至 91-1^92,97,98."PMOS 電晶體 44···微電腦 29,30,31，36-1 至 36洱85,86,87,93,96 45···記憶體 …NMOS電晶體 70···控制電路 38…上下計數器 94…電阻器 39…除頻計數器 95…電容器 40…控制電路 41…微電腦 25

Claims (1)

1. 拾、申請專利範圍： 第92120814號申請案申請專利範圍修正本 97 〇215 1. 一種時鐘產生器電路，其包含： 一相位比較器，其接收一標準時鐘訊號及一操作時 5 鐘訊號，並產生一輸出訊號； 一電麼控制振盪n，其以相位比較器之輸出訊號為 基礎來產生操作時鐘訊號， 其中電壓控制振盪器包含： 一電壓電流轉換器，其將一電壓訊號轉換成一電流 10 訊號； 一IDAC(電流D/A轉換器），其擾動電流訊號；以及 一電流控制振盪器，其使得頻率對應於每個可變電 流訊號之操作時鐘訊號振盪。 2. 如申請專利範圍第1項之時鐘產生器電路，其進一步包 15 含一第一除頻電路，其將標準時鐘訊號除頻，以及一第 二除頻電路，其將操作時鐘訊號除頻。 3. 如申睛專利範圍第1項之時鐘產生器電路，其中該電流 D/A轉換器具有一低通濾波器。 4·如申請專利範圍第1項之時鐘產生器電路，其進一步包 20 含一控制電路，其控制可變電流電路。 5·如申請專利範圍第1項之時鐘產生器電路，其中可變電 流電路包括一判斷電路，以判斷由電流控制振盪器所振 盡之時鐘之頻率之改變範圍。 6·如申請專利範圍第1項之時鐘產生器電路，其中該電流 26 1304684 D/A轉換器具有包含電流鏡電路之數個電流源。 7. —種時鐘產生器電路，其係用來以一基於比較一標準時 鐘訊號和一操作時鐘訊號之結果所產生之電流訊號來 產生一操作時鐘，其包含： 5 —第一電路，其藉由改變電流訊號來產生多個電流 訊號；以及 包含一IDAC(電流D/A轉換器）之一第二電路，其以 多個電流訊號為基礎來產生多個操作時鐘訊號，其頻率 彼此不同， 10 其中該IDAC(電流D/A轉換器）具有一低通濾波器。 8. —種時鐘產生器電路，其係用來以一基於比較一標準時 鐘訊號和一操作時鐘訊號之結果所產生之電流訊號來 產生一操作時鐘，其包含： 一第一電路，其藉由改變電流訊號來產生多個電流 15 訊號；以及 包含一 IDAC(電流D/A轉換器）之一第二電路，其以 多個電流訊號為基礎來產生多個操作時鐘訊號，其頻率 彼此不同， 其中該第二電路具有包含電流鏡電路之數個電流 20 源。 9. 一種時鐘產生器電路，其包含： 一相位比較器，其輸出在一標準時鐘訊號和一操作 時鐘訊號間之比較之結果； 一第一電路，其以比較之結果為基礎來產生一電流 27 1304684 訊號； 包括一 IDAC(電流D/A轉換器）之一第二電路，其以 電流訊號為基礎來產生一第一電流訊號與一第二電流 訊號；以及 5 —第三電路，其以第一電流訊號為基礎來產生一第 一頻率時鐘訊號，並且以第二電流訊號為基礎來產生一 第二頻率時鐘。 10.如申請專利範圍第9項之時鐘產生器電路，其中該IDAC( 電流D/A轉換器）具有一低通濾波器。 10 1L如申請專利範圍第9項之時鐘產生器電路，其進一步包 含一控制電路，其控制該第二電路。 12. 一種時鐘產生器電路，其包含·· 一第一時鐘產生器部份，其產生第一時鐘訊號，其 中第一時鐘產生器部份包含一相位比較器，其係用以比 5 較一標準時鐘訊號和一操作時鐘訊號，一電壓電流轉換 其係用以將一訊號以比較結果為基礎轉換成一電流 訊號，以及一第一電流控制振盪器，其以電流訊號為基 礎產生第一時鐘訊號；以及 ^ 第二時鐘產生器部份，其產生一第二時鐘訊號， 其中第二時鐘產生器部份包含一可變電流電路，其將電 流訊號轉換成可變電流訊號，以及第二電流控制振盪器 ’其將頻率對應於每個可變電流訊號之第二時鐘訊號加 以振盪。 13々 • °申請專利範圍第12項之時鐘產生器電路，其中該 28 1304684 IDAC(電流D/A轉換器）具有一低通濾波器。 14·如申請專利範圍第12項之時鐘產生器電路，其進一步包 含一控制電路，其控制可變電流電路。 15·如申睛專利範圍第12項之時鐘產生 器電路，其中可變電 5 流電路包括一判斷電路，以判斷由第二電流控制振盪器 所振盪之時鐘之頻率之改變範圍。 16·如申請專利範圍第12項之時鐘產生H電路，其中第-時 知產生器部份包括_修正電路，其修正電流訊號且供應 1〇 修正過的電流訊號給第-電壓控制振盪器。 •如申巧專利fen第12項之時鐘產生器電路，其中該第二 寺鐘產生器部份具有包含電流鏡電路之數個電流源。 種呀釦產生态電路，其用以產生一第一時鐘訊號，其 之頻譜包含N個峰_一整數），其包含： 15 電路’其以基於標準時鐘訊號和操作時鐘訊號間 之比較結果所產生之電流訊號為基礎來產生一第二時 鐘訊號，其之頻率包含-具有Μ個峰之頻譜(N為大於1 之整數，Μ>Ν)。 ~如申π專利圍第18項之時鐘產生器電路，其中該電路 包括具有_低通濾波器之—idac(電細轉換器）以擾動 電流訊號。 2〇·一種時鐘產生方法，其包含下列步驟·· 比較一標準時鐘訊號和一操作時鐘訊號； 將比較之結果轉換成一電流訊號； 以電流訊號和控制訊號為基礎來產生一第一電流 29 1304684 訊號和第二電流訊號；以及 以第一電流訊號為基礎來產生一第一頻率時鐘，並 以第二電流訊號為基礎來產生一第二頻率時鐘。 21—種時鐘產生方法，其包含下列步驟： 5 比較一標準時鐘和一操作時鐘；以及 以比較之結果為基礎來產生多個電流訊號； 以電流訊號為基礎來產生一時鐘訊號，其具有一頻 譜，其包含Μ個峰(M為一大於2之整數）。 30