KR100935840B1 - 클록 생성 회로, ｐｌｌ 및 클록 생성 방법 - Google Patents

Abstract

본 발명은 발진 주파수의 스펙트럼을 확산하여 전자파 복사를 저감시키는 클록 생성 회로를 제공하는 것을 목적으로 한다.

기준 클록과 비교 클록을 비교한 비교 결과를 전류 신호로 변환하고, 그 전류 신호에 기초하여 발진 주파수를 변동시킴으로써, 클록 생성 회로의 발진 주파수의 스펙트럼을 분산시켜, 전자파 복사의 저감을 도모한다.

Description

클록 생성 회로, ＰＬＬ 및 클록 생성 방법{CLOCK GENERATOR CIRCUIT, PLL AND CLOCK GENERATION METHOD}

도 1은 종래의 PLL을 도시하는 도면.

도 2는 종래의 PLL의 주파수 스펙트럼을 도시하는 그래프.

도 3은 본 발명의 원리도를 도시하는 도면.

도 4는 본 발명의 클록 생성 회로의 주파수 스펙트럼 1을 도시하는 그래프.

도 5는 본 발명의 클록 생성 회로의 주파수 스펙트럼 2를 도시하는 그래프.

도 6은 본 발명의 제1 실시예를 도시하는 도면.

도 7은 위상 비교기의 일례를 도시하는 도면.

도 8은 차지 펌프의 일례를 도시하는 도면.

도 9는 V-I 변환기의 일례를 도시하는 도면.

도 10은 ICO의 일례를 도시하는 도면.

도 11은 IDAC의 일례를 도시하는 도면.

도 12는 제어 신호의 제1 예를 도시하는 도면.

도 13은 IDAC를 제어하는 제어 회로의 제1 예를 도시하는 도면.

도 14는 제어 신호의 제2 예를 도시하는 도면.

도 15는 IDAC를 제어하는 제어 회로의 제2 예를 도시하는 도면.

도 16은 IDAC를 제어하는 제어 회로의 제3 예를 도시하는 도면.

도 17은 제어 신호의 제3 예를 도시하는 도면.

도 18은 본 발명의 클록 생성 회로의 주파수 스펙트럼 3을 도시하는 그래프.

도 19는 본 발명의 클록 생성 회로의 주파수 스펙트럼 4를 도시하는 그래프.

도 20은 본 발명의 제2 실시예를 도시하는 도면.

도 21은 본 발명의 제3 실시예를 도시하는 도면.

도 22는 본 발명의 제4 실시예를 도시하는 도면.

도 23은 LPF가 부착된 IDAC의 일례를 도시하는 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

2, 9, 19, 48, 61, 75 : 1/N 분주기

3, 10, 20, 49, 62, 76 : 위상 비교기

4, 11, 21, 50, 63, 77 : 차지 펌프

5, 12, 22, 51, 64, 78 : 루프 필터

6, 13, 2, 52, 65, 79 : VCO

7, 17, 28, 55, 69, 83 : 1/M 분주기

14, 24, 44, 53, 66, 80 : V-I 변환기

25, 57, 72 : IDAC

81 : LPF가 부착된 IDAC

16, 26, 54, 58, 68, 73, 82 : ICO

27, 56, 70, 71, 84 : 제어 회로

본 발명은 반도체 장치의 동작 클록을 생성하는 클록 생성 회로에 관한 것으로, 특히 스펙트럼 확산을 실현하여 전자파 복사를 저감할 수 있는 클록 생성 회로에 관한 것이다.

반도체 장치의 고성능화에 의해 반도체 장치의 동작 클록(동작 주파수)은 최근 매우 높아지고 있다. 그것에 따라 클록 생성 회로에 의한 전자파 복사가 주변 회로 등에 미치는 영향이 매우 큰 문제가 되고 있다.

도 1에 종래의 클록 생성 회로, PLL(Phase Locked Loop)을 도시한다.

PLL(1)은 반도체 장치의 동작 클록(CLK)을 생성하여 발진한다.

PLL(1)은 1/N 분주기(2), 위상 비교기(3), 차지 펌프(4), 루프 필터(5), VCO(전압 제어 발진기; 6) 및 1/M 분주기(7)로 구성된다.

기준 클록(RCLK)이 1/N 분주기(2)에 공급되고 1/N배(N은 정수)로 분주되어, 위상 비교기(3)에 공급된다. VCO(6)에서 생성된 신호가 1/M 분주기(7)에 공급되고 1/M배(M은 정수)로 분주되어, 위상 비교기(3)에 공급된다. 위상 비교기(3)에서는 1/N배로 분주된 기준 클록(RCLK)과 1/M배로 분주된 신호를 비교하여, 비교한 위상차에 따른 비교 신호를 차지 펌프(4)에 공급한다.

차지 펌프(4)는 비교 신호에 기초한 신호를 루프 필터(5)에 공급한다. 루프 필터(5)는 고주파 성분의 노이즈 등을 제거하여 평활화한 신호를 VCO(6)에 공급한 다.

VCO(6)는 루프 필터(5)가 출력하는 평활화된 신호에 기초하여 동작 클록(CLK)을 출력한다. 이 동작 클록(CLK)은 기준 클록(RCLK)의 M/N배이다.

이와 같이, PLL(1)은 기준 클록(RCLK)에 기초하여 생성된 소정의 주파수를 갖는 동작 클록(CLK)을 생성하여 발진한다.

그러나, 이 PLL(1)은 주파수가 일정한 동작 클록(CLK)을 계속해서 발진하기 때문에, PLL(1)로부터 복사되는 전자파가 크고, 주변의 전자 기기에 커다란 영향을 미친다고 하는 문제가 생긴다.

도 2는 도 1의 PLL(1)이 발진하는 클록의 주파수 스펙트럼을 도시한다.

소정의 동작 클록(예컨대, 16 MHz)을 발진하도록 PLL(1)을 동작시킨 바, 도 2에 도시한 바와 같이 발진 주파수의 스펙트럼은 하나의 큰 피크값을 갖기 때문에, PLL(1)로부터 복사되는 전자파도 매우 큰 것이 된다. 이 최대의 전자파 복사는 다른 전자 기기의 오동작을 일으키거나, 인체에도 큰 영향을 미칠 가능성이 있어, 큰 문제가 되고 있다.

일본 특허 공개 평성 제7-143001호 공보에 있어서의 PLL 발진 장치에 있어서도 동일한 문제가 발생한다.

상기 과제를 해결하기 위해서 본 발명은 기준 클록과 동작 클록이 입력되는 위상 비교기와, 상기 위상 비교기의 출력 신호에 기초하여 상기 동작 클록을 생성 하는 전압 제어 발진기를 구비하는 클록 생성 회로에 있어서, 상기 전압 제어 발진기는 전압 신호를 전류 신호로 변환하는 전압 전류 변환기와, 상기 전류 신호를 가변으로 하는 전류 가변 회로와, 상기 가변 전류 신호에 기초한 주파수를 발진하는 전류 제어 발진기를 구비하는 것을 특징으로 하는 클록 생성 회로를 제공한다.

도 3에 본 발명의 원리도를 도시한다.

본 발명에 있어서의 클록 생성 회로는 그 발진 주파수를 변동할 수 있도록 구성된다.

클록 생성 회로(8)는 1/N 분주기(9), 위상 비교기(10), 차지 펌프(11), 루프 필터(12), VCO(전압 제어 발진기; 13) 및 1/M 분주기(17)로 구성되며, VCO의 구성 이외에는 도 1에 도시하는 종래의 PLL과 동일하다.

VCO(13)는 V-I 변환기(전압 전류 변환기; 14)와, 전류 가변 회로(15)와, ICO(전류 제어 발진기; 16)로 구성된다.

V-I 변환기(14)는 차지 펌프(11)로부터의 전압 신호를 전류 신호로 변환한다. 전류 가변 회로(15)는 변환된 전류 신호를 변화시키고, ICO(16)는 변화된 전류 신호에 대응하는 주파수를 발진한다.

이와 같이, 본 발명에 있어서는, 발진 주파수를 제어하는 전류 신호를 전류 가변 회로에 의해 가변으로 함으로써 발진 주파수를 변동시킨다.

본 발명에 관한 클록 생성 회로에 따르면, 이하의 효과를 얻을 수 있다.

(1) 발진 주파수의 스펙트럼을 유효하게 확산하여 전자파 복사를 저감할 수 있다.

클록 생성 회로가 발진하는 주파수를 변동시킴으로써 발진 주파수의 스펙트럼의 피크를 분산시키는 것이 가능해진다.

도 4는 본 발명의 클록 생성 회로가 발진하는 주파수의 스펙트럼 1을 도시한다.

도 4에 있어서는, 도 2에 도시하는 종래의 PLL의 주파수 스펙트럼의 유일한 피크가 분산되어 복수의 피크가 되는 동시에 각 피크값이 작아져, 클록 생성 회로가 복사하는 전자파가 저감된다. 그 때문에, 클록 생성 회로의 전자파 복사에 의한 다른 전자 기기에의 영향을 방지할 수 있다.

도 5는 본 발명의 클록 생성 회로가 발진하는 주파수의 스펙트럼 2를 도시한다.

도 5의 (2)는 도 4에 도시하는 클록 생성 회로가 발진하는 주파수의 스펙트럼을 더욱 분산시킨 것이다. 스펙트럼의 피크가 거의 없어져서 일정해지고, 도 2에 도시하는 종래의 PLL의 주파수 스펙트럼(1)의 유일한 피크값이 대폭 저감되어 있다(X만큼 저감되어 있음). 그 때문에, 클록 생성 회로가 복사하는 전자파가 대폭 저감되게 된다.

(2) 발진 주파수의 스펙트럼 확산의 정도를 자유롭게 설정할 수 있다.

제어 신호에 기초하여 발진 주파수를 제어하는 전류 신호를 가변으로 함으로써 클록 생성 회로의 발진 주파수를 변동시키는 타이밍이나 양을 자유롭게 제어할 수 있다. 그 때문에, 원하는 발진 주파수의 스펙트럼 확산을 실현할 수 있고, 생각대로 전자파 복사의 저감을 도모할 수 있다. 특히, VCO에 있어서, IDAC(전류 D/A 변환기)를 사용함으로써, 발진 주파수의 변동을 디지털적으로 제어할 수 있다. 즉, IDAC로의 입력 패턴을 바꾸는 것만으로 스펙트럼 확산의 정도를 제어할 수 있기 때문에, 제어는 한층 더 용이해진다.

(3) 정확히 발진 주파수를 천이시킬 수 있다.

VCO에 있어서, IDAC(전류 D/A 변환기)를 사용함으로써 기생 용량의 영향을 쉽게 받지 않고, 발진 주파수 천이의 정확화를 도모할 수 있다.

(4) 프로세스 변동, 온도 변동 또는 전원 전압 변동 등에 의한 불균일에 강하게 대처할 수 있다.

VCO에 있어서의 IDAC는 V-I 변환기(전압 전류 변환기)로부터의 전류에 기초하여, 즉 PLL이 록 상태에 있을 때의 제어 전류를 기준 전류로서, 발생 주파수를 제어하는 전류 신호를 변화시키고 있다. 그 때문에, 클록 생성 회로는 프로세스 변동, 온도 변동 또는 전원 전압 변동 등에 의한 불균일의 영향을 쉽게 받지 않는 것으로 되어 있다.

예컨대, ICO가 입력 전류 10 mA에서 10 MHz를 발진하는 것으로 한다. PLL이 10 MHz에 록하는 상태일 때에, IDAC가 입력 전류를 ±1% 변동시켰다고 하면, 입력 전류는 9.9 mA∼10.1 mA 사이에서 변동하고, 발진 주파수는 9.9 MHz∼10.1 MHz 사이에서 변동한다. 이 경우에 있어서, 프로세스 변동, 온도 변동 또는 전원 전압 변동 등에 의해 ICO가 입력 전류 20 mA에서 10 MHz를 발진하는 것으로 되어 버렸다고 가정한다. IDAC는 입력 전류 20 mA를 기준으로 하여 입력 전류를 ±1% 변동시키기 때문에, 입력 전류는 19.8 mA∼10.2 mA 사이에서 변동하고, 발진 주파수는 9.9 MHz ∼10.1 MHz 사이에서 변동한다. 즉, 프로세스 변동, 온도 변동 또는 전원 전압 변동 등이 없는 경우와 동일한 변동폭이기 때문에, 프로세스 변동, 온도 변동 또는 전원 전압 변동에 의한 영향은 보이게 되지 않는다.

한편, VCO에 있어서의 IDAC가 V-I 변환기(전압 전류 변환기)로부터의 전류에 기초하지 않고, 즉 고정의 기준 전류에 기초하여 발진 주파수를 제어하는 전류 신호를 변화시킨다고 가정한다. PLL이 10 MHz에 록하는 상태일 때에, IDAC가 입력 전류를 ±1% 변동시켰다고 하면, 입력 전류는 9.9 mA∼10.1 mA 사이에서 변동하고, 발진 주파수는 9.9 MHz∼10.1 MHz 사이에서 변동한다. 이것은 V-I 변환기(전압 전류 변환기)로부터의 전류에 기초하여 전류 신호를 변화시키는 IDAC와 동일하다. 이 경우에 있어서, 프로세스 변동, 온도 변동 또는 전원 전압 변동 등에 의해 ICO가 입력 전류 20 mA에서 10 MHz를 발진하는 것으로 되어 버렸다고 가정한다. IDAC는 고정의 입력 전류 10 mA를 기준으로 하여 입력 전류를 ±1% 변동시키기 때문에, 입력 전류는 19.9 mA∼10.1 mA 사이에서 변동하고, 발진 주파수는 9.95 MHz∼10.05 MHz 사이에서 변동한다. 프로세스 변동, 온도 변동 또는 전원 전압 변동 등이 없는 경우에 비하여 ±0.5%로 그 변동폭이 좁게 되어 있고, 프로세스 변동, 온도 변동 또는 전원 전압 변동에 의한 영향을 크게 받는다.

따라서, V-I 변환기(전압 전류 변환기)로부터의 전류에 기초하여 발진 주파수를 제어하는 전류 신호를 변화시켜 IDAC를 사용함으로써, 프로세스 변동, 온도 변동 또는 전원 전압 변동 등에 의한 불균일을 억제할 수 있다.

[본 발명의 제1 실시예]

도 6에 본 발명의 제1 실시예를 도시한다.

본 발명의 제1 실시예에 있어서의 PLL(18)은 전류 가변 회로로서 IDAC(전류 D/A 변환기)를 구비하여 발진 주파수를 변화시키는 것이다.

도 6에 도시하는 PLL(18)은 1/N 분주기(19), 위상 비교기(20), 차지 펌프(21), 루프 필터(22), VCO(전압 제어 발진기; 23) 및 1/M 분주기(28)로 구성되고, VCO의 구성 이외에는 도 1에 도시하는 종래의 PLL과 동일하다.

도 6에 도시하는 위상 비교기(20)는 예컨대 도 7에 도시한 바와 같이 구성되고, 기준 클록과 비교 클록을 비교하여, 그 비교 결과로서 Up 신호와 Down 신호를 출력한다.

도 6에 도시하는 차지 펌프는 예컨대 도 8에 도시한 바와 같이 구성되고, 위상 비교기로부터의 Up 신호와 Down 신호에 기초하여 전압 신호를 출력한다.

VCO(23)는 V-I 변환기(전압 전류 변환기; 24)와, IDAC(전류 D/A 변환기; 25)와, ICO(전류 제어 발진기; 26)로 구성된다.

또한, PLL(18)은 IDAC(25)를 제어하는 제어 회로(27)를 구비한다. IDAC(25)는 제어 회로(27)로부터의 제어 신호에 기초하여 V-I 변환기(전압 전류 변환기; 24)로부터의 전류 신호를 변화시켜 출력한다. 그리고, ICO(26)는 변화된 전류 신호에 대응하는 주파수를 발진 출력함으로써, 발진 주파수를 변동시킨다. V-I 변환기(24)는 예컨대 도 9에 도시한 바와 같이 구성되고, 입력 전압(Vi)이 전류(Io)로 변환되어 출력된다.

ICO(26)는 예컨대 도 10에 도시한 바와 같이 구성되고, 입력 전류(Ii)에 대 응하는 주파수의 클록을 발진한다.

IDAC(25)는 예컨대 도 11에 도시한 바와 같이 구성된다.

IDAC(25)는 n 비트 구성의 전류 D/A 변환기로서, 전류 미러 회로에 의해 구성되는 복수의 전류원으로 구성된다. 입력 디지털 신호(D0, D1···Dn)에 기초하여 전류원을 전환하여 입력 디지털 신호에 대응하는 아날로그 신호를 출력한다.

입력 디지털 신호(D0∼Dn)는 NMOS 트랜지스터(36-1 내지 36-n)에 공급된다. NMOS 트랜지스터(36-1 내지 36-n)는 스위치 동작을 행하여 입력 디지털 신호에 따른 전류원, 즉 전류 미러 회로[NMOS 트랜지스터(35-1 내지 35-n) 중 어느 하나의 NMOS 트랜지스터와 NMOS 트랜지스터(34)로 구성되는 전류 미러 회로]를 선택한다. 그리고, 선택된 전류 미러 회로로부터 전류가 흐르고, 출력 단자(Iout)로부터 아날로그 신호가 출력된다.

전류 미러 회로는 NMOS 트랜지스터(35-1 내지 35-n)의 채널 폭(W)과 채널 길이(L)의 비(W/L) 등의 트랜지스터 사이즈비에 따라 가중되어 있다. NMOS 트랜지스터(35-1 내지 35-n)의 상부에 기재되어 있는 숫자 2n, 2, 4···2n이 가중치를 표시하고 있다.

IDAC(25)에 있어서, PMOS 트랜지스터(29, 30, 31) 및 NMOS 트랜지스터(32, 33)로 구성되는 전단부는 기준 클록의 주파수를 중심으로 하여 ICO의 발진 주파수를 어떤 범위로 변화시킬지를 결정한다. 예컨대, 기준 클록의 주파수의 ±20%의 범위내의 주파수 신호를 ICO로부터 발진시키는 경우에는, PMOS 트랜지스터(29, 30, 31)의 트랜지스터의 사이즈비를 1:0.8:0.2로 설정하고, NMOS 트랜지스터(32, 33)의 트랜지스터 사이즈비를 1:1로 설정한다. 이 설정에 의해 IDAC(25)의 전단부는 입력 전류에 기초하여 기준 클록의 주파수의 ±20% 범위내의 주파수를 발진하도록 ICO를 제어한다.

도 12에 제어 회로(27)가 출력하는 제어 신호의 제1 예를 도시한다. 제어 회로(27)로부터 출력되는 제어 신호는 도 12에 도시되는 바와 같은 변조 파형이다.

도 13에 제어 회로(27)의 제1 예인 제어 회로(37)를 도시한다.

제어 회로(37)는 카운터 회로를 조합한 논리 회로이다. 업다운 카운터(38)와 분주 카운터(39)로 구성된다. 업다운 카운터(38)는 클록(CLK)에 기초하여 인크리먼트 또는 디크리먼트를 행한다. 분주 카운터(39)는 클록(CLK)을 8분의 1로 분주하여, 업다운 카운터(38)의 인크리먼트 및 디크리먼트를 전환하기 위한 업다운 전환 신호를 출력한다. 업다운 카운터(38)는 예컨대 업다운 전환 신호가 "1"인 경우에는 클록(CLK)의 8 카운트분의 인크리먼트를 행하고, 업다운 전환 신호가 "0"인 경우에는 클록(CLK)의 8 카운트분의 디크리먼트를 행한다. 그 결과, 제어 신호는 도 14에 도시한 바와 같은 변조 파형이 된다.

도 15에 제어 회로(27)의 제2 예인 제어 회로(40)를 도시한다.

도 15에 있어서의 제어 회로(40)는 마이크로 컴퓨터(41)로 구성된다. 마이크로 컴퓨터(41)의 제어에 기초하여 도 12 또는 도 14에 도시한 바와 같은 제어 신호를 출력시켜도 좋다.

도 16에 제어 회로(27)의 제3 예인 제어 회로(42)를 도시한다.

도 16에 있어서의 제어 회로(42)는 레지스터(43), 마이크로 컴퓨터(44) 및 메모리(45)로 구성된다. 마이크로 컴퓨터(44)의 제어에 기초하여 메모리(45)에 기억된 내용을 일단 레지스터(43)에 기억시키고, 레지스터(43)에 기억시킨 내용을 제어 신호로서 출력시켜도 좋다.

도 17에 제어 회로(27)가 출력하는 제어 신호의 제3 예를 도시한다.

도 18은 도 17의 데이터를 제어 신호로서 변조를 행한 경우의 주파수 스펙트럼이다.

도 19는 도 12의 데이터를 제어 신호로서 변조를 행한 경우의 주파수 스펙트럼이다. 도 19에 도시한 바와 같이, 도 12의 데이터를 제어 신호로서 사용한 경우에는, 주파수 스펙트럼 특성의 양단에 약간의 피크가 생기는 경우가 있다. 이 경우에는 양단의 주파수가 최빈도의 주파수가 된다. 그러나, 전자 기기나 시스템에 있어서는, 주파수 스펙트럼의 중심부의 주파수로 동작하도록 설계되어 있는 것이 통상이기 때문에, 최빈도의 주파수를 주파수 스펙트럼의 중심부의 주파수로 하는 것이 바람직하다. 그 때문에, 도 17에 도시하는 데이터를 제어 신호로서 사용한다. 제어 신호의 최대치 부근과 최소치 부근의 기울기를 급하게 함으로써, 양단의 주파수의 출현 빈도가 감소한다. 또한, 제어 신호의 중심 부근의 기울기를 완만하게 함으로써, 중심부의 주파수의 출현 빈도가 증가한다. 도 17에 도시하는 데이터를 제어 신호로서 사용함으로써, 중심부의 주파수가 최빈도가 되는 도 18의 주파수 스펙트럼을 얻을 수 있다.

그 밖에, 제어 회로(27)가 출력하는 제어 신호는 임의로 발생시킨 데이터라도 좋다.

이와 같이, 본 발명의 제1 실시예에 있어서는, IDAC(25)를 이용하여 ICO(26)에 공급하는 전류를 가변으로 하여 ICO(26)의 발진 주파수를 가변으로 한다. 그 때문에, 도 4에 도시하는 발진 주파수의 스펙트럼의 피크를 분산시켜, PLL로부터의 전자파 복사를 저감시킬 수 있다.

본 발명의 제1 실시예에 있어서는, 짧은 기간에 있어서 발진 주파수가 가변이 되지만, PLL로부터 발진되는 평균 주파수는 종래의 PLL과 동일하여 문제는 없다.

[본 발명의 제2 실시예]

도 20에 본 발명의 제2 실시예를 도시한다.

본 발명의 제2 실시예는 제1 클록과 제2 클록을 동시에 생성하는 클록 생성 회로로서, 어느 한쪽의 클록의 주파수를 가변으로 함으로써 클록 생성 회로로부터의 전자파 복사의 저감을 도모하는 것이다.

예컨대, 전자 기기에 따라서는 정확한 클록을 필요로 하는 부분을 갖는 경우가 있다. 이러한 부분에 있어서는, 클록의 주파수를 조금이라도 변동시키는 것은 불가능하다. 본 발명의 제2 실시예는 이러한 부분을 갖는 전자 기기 등을 위한 것으로, 생성하는 복수의 클록 중 어느 하나의 주파수를 변동시키지 않도록 하는 것이다.

본 발명의 제2 실시예에 있어서의 클록 생성 회로(46)는 제1 동작 클록(CLK1)을 출력하는 PLL(47)로 구성되는 제1 클록 생성부와, PLL(47)로부터의 전류 신호를 받아 제2 클록(CLK2)을 출력하는 제2 클록 생성부로 구성된다.

제1 클록 생성부를 구성하는 PLL(47)은 1/N 분주기(48), 위상 비교기(49), 차지 펌프(50), 루프 필터(51), VCO(전압 제어 발진기; 52) 및 1/M 분주기(55)로 구성되고, VCO의 구성 이외에는 도 6에 도시하는 본 발명의 제1 실시예에서 도시하는 PLL(18)과 동일하다.

VCO(52)는 V-I 변환기(53)와 제1 ICO(전류 제어 발진기; 54)로 구성된다.

V-I 변환기(53)는 루프 필터(51)로부터 공급되는 전압 신호를 전류 신호로 변환하고, 제1 ICO(54)는 전류 신호에 대응하는 주파수의 제1 클록(CLK1)을 출력한다.

제2 클록 생성부를 구성하는 IDAC(57)는 VCO(52)의 V-I 변환기(53)가 출력하는 전류 신호를 제어 회로(56)로부터의 제어 신호에 기초하여 변화시켜 출력한다. 제2 ICO(58)는 변화된 전류 신호에 대응하는 주파수의 제2 클록(CLK2)을 출력함으로써, 발진 주파수를 변화시킨다. 또, 제어 회로(56)는 도 13, 도 15 또는 도 16에서 도시되는 제어 회로와 동일한 구성을 갖추지만, 이러한 구성에 한정되지 않는다.

제1 클록 생성부에서 생성되는 제1 클록(CLK1)의 주파수는 가변으로는 되지 않기 때문에 전자파 복사를 저감시키는 것은 불가능하다. 그러나, 제2 클록 생성부에서 생성되는 제2 클록(CLK2)의 주파수는 IDAC(57)에 의한 제2 ICO(58)에의 가변 전류 신호의 공급에 의해 가변이 된다. 따라서, 본 발명의 제2 실시예에 있어서의 클록 생성 회로는 전자파 복사를 저감시킬 수 있다.

[본 발명의 제3 실시예]

도 21에 본 발명의 제3 실시예를 도시한다.

본 발명의 제3 실시예는 도 20에 도시하는 본 발명의 제2 실시예와 거의 같은 구성을 갖추지만, 본 발명의 제2 실시예와 다른 점은 제1 클록 생성부를 구성하는 PLL의 VCO내에 보정용 IDAC(67)를 갖추고 있다는 점이다.

IDAC(72)가 V-I 변환기(66)로부터의 전류 신호를 변화시키지 않은 경우를 생각한다. V-I 변환기(66)로부터의 동일한 전류 신호를 공급받는 제1 ICO(68)와 제2 ICO(73)는 동일한 주파수의 클록을 출력하는 것이다. 그러나, 제조 과정의 불균일에 따라 클록에 차이가 생기는 경우가 있다.

그 때문에, V-I 변환기(66)로부터의 전류 신호를 보정하기 위한 보정용 IDAC(67)를 V-I 변환기(66)와 제1 ICO(68) 사이에 삽입한다. 보정용 IDAC(67)는 제어 회로 2(70)에 의해 제어되고, 제조 불균일 등에 따른 오차를 수정한 전류 신호(Ic)를 제1 ICO(68)에 공급한다. 이 오차 수정에 의해 제1 클록 생성부를 구성하는 PLL(60)은 원하는 제1 클록(CLK1)을 생성할 수 있고, 정밀도가 높은 클록 생성 회로를 실현하는 것이 가능해진다. 보정용 IDAC(67)를 제어하는 제어 회로 2의 구성은 조정용이므로 전원 클립이나 GND 클립이라고 하는 단자 클립이어도 좋다. 또한, 레지스터로 구성하여도 좋다.

또, 본 발명의 제3 실시예에 있어서는, 본 발명의 제2 실시예와 마찬가지로, 제2 클록 생성부에서 생성되는 제2 클록(CLK2)의 주파수는 IDAC(72)에 의한 제2 ICO(73)에의 가변 전류 신호의 공급에 의해 가변이 된다. 따라서, 본 발명의 제3 실시예에 있어서의 클록 생성 회로는 전자파 복사를 저감시킬 수 있는 것은 물론이 다.

[본 발명의 제4 실시예]

도 22에 본 발명의 제4 실시예를 도시한다.

본 발명의 제4 실시예는 도 6에 도시하는 본 발명의 제1 실시예와 거의 동일한 구성을 갖추지만, 본 발명의 제1 실시예와 다른 점은 IDAC로서 LPF(저역 필터)가 부착된 IDAC(81)를 사용하고 있는 점이다.

도 23에 LPF가 부착된 IDAC의 일례를 도시한다.

도 23에 도시하는 LPF가 부착된 IDAC는 도 11에 도시하는 IDAC와 거의 동일한 구성을 갖추지만, 도 11에 도시하는 IDAC와는 달리, 추가로 전류 출력부에 PMOS 트랜지스터(93, 96), 저항(94), 콘덴서(95) 및 NMOS 트랜지스터(97, 98)로 구성되는 LPF를 구비한다.

IDAC에 있어서는, 입력 데이터의 변화시에 출력 전류에 글리치(노이즈)가 발생하는 경우가 있다. 이 글리치가 ICO에 공급되면 ICO는 글리치에 따른 고주파수의 신호를 출력한다. 그 때문에, PLL은 록 상태에서 벗어나 버리고, 기준 주파수에 유지될 수 없게 되는 사태도 발생할 수 있다.

그 때문에, 출력 전류를 완만해지게 하는 기능을 갖는 LPF가 부착된 IDAC를 사용하면, 글리치가 발생한 출력 전류를 완만해지게 할 수 있고, PLL은 록 상태에서 벗어나지 않게 된다. 정밀도가 높은 PLL을 제공할 수 있다.

이상의 설명에 관해서 추가로 이하의 항을 개시한다.

(부기 1)

기준 클록과 동작 클록이 입력되는 위상 비교기와, 상기 위상 비교기의 출력 신호에 기초하여 상기 동작 클록을 생성하는 전압 제어 발진기를 구비하는 클록 생성 회로에 있어서, 상기 전압 제어 발진기는 전압 신호를 전류 신호로 변환하는 전압 전류 변환기와, 상기 전류 신호를 가변으로 하는 전류 가변 회로와, 상기 가변 전류 신호에 기초한 주파수를 발진하는 전류 제어 발진기를 구비하는 것을 특징으로 하는 클록 생성 회로.

(부기 2)

상기 전류 가변 회로는 전류 D/A 변환기 또는 저역 필터가 부착된 전류 D/A 변환기인 것을 특징으로 하는 부기 1에 기재한 클록 생성 회로.

(부기 3)

상기 전류 가변 회로를 제어하는 제어 회로를 구비하는 것을 특징으로 하는 부기 1에 기재한 클록 생성 회로.

(부기 4)

상기 전류 가변 회로는 상기 전류 제어 발진기가 발진하는 클록 주파수의 변화 범위를 결정할 수 있는 수단을 구비하는 것을 특징으로 하는 부기 1에 기재한 클록 생성 회로.

(부기 5)

기준 클록과 비교 클록을 비교한 비교 결과를 전류 신호로 변환하고, 그 전류 신호에 기초하여 동작 클록을 생성하는 클록 생성 회로로서, 상기 전류 신호를 변화시켜 복수의 전류 신호를 생성하는 제1 회로와, 상기 복수의 전류 신호에 기초하여 복수의 다른 주파수의 클록을 생성하는 제2 회로를 구비하는 것을 특징으로 하는 클록 생성 회로.

(부기 6)

상기 제1 회로는 전류 D/A 변환기 또는 저역 필터가 부착된 전류 D/A 변환기인 것을 특징으로 하는 부기 5에 기재한 클록 생성 회로.

(부기 7)

상기 제1 회로를 제어하는 제어 회로를 구비하는 것을 특징으로 하는 부기 5에 기재한 클록 생성 회로.

(부기 8)

기준 클록과 비교 클록을 비교한 비교 결과를 출력하는 위상 비교기와, 상기 비교 결과에 기초한 전류 신호를 생성하는 제1 회로와, 상기 전류 신호에 기초하여 제1 전류 신호와 제2 전류 신호를 생성하는 제2 회로와, 상기 제1 전류 신호에 기초하여 제1 주파수의 클록을 생성하는 동시에, 상기 제2 전류 신호에 기초하여 제2 주파수의 클록을 생성하는 제3 회로를 구비하는 것을 특징으로 하는 클록 생성 회로.

(부기 9)

상기 제1 회로는 전류 D/A 변환기 또는 저역 필터가 부착된 전류 D/A 변환기인 것을 특징으로 하는 부기 8에 기재한 클록 생성 회로.

(부기 10)

상기 제1 회로를 제어하는 제어 회로를 구비하는 것을 특징으로 하는 부기 8 에 기재한 클록 생성 회로.

(부기 11)

제1 클록을 생성하는 제1 클록 생성부와, 제2 클록을 생성하는 제2 클록 생성부를 구비하는 클록 생성 회로에 있어서, 상기 제1 클록 생성부는 기준 클록과 동작 클록을 비교하는 위상 비교기와, 상기 비교 결과 또는 비교 결과에 기초한 신호를 전류 신호로 변환하는 전압 전류 변환기와, 상기 전류 신호에 기초하여 제1 동작 클록을 생성하는 제1 전압 제어 발진기를 구비하고, 상기 제2 클록 생성부는 상기 전류 신호를 가변으로 하는 전류 가변 회로와, 상기 가변 전류 신호에 기초한 주파수의 클록을 발진하는 제2 전류 제어 발진기를 구비하는 것을 특징으로 하는 클록 생성 회로.

(부기 12)

상기 전류 가변 회로는 전류 D/A 변환기 또는 저역 필터가 부착된 전류 D/A 변환기인 것을 특징으로 하는 부기 11에 기재한 클록 생성 회로.

(부기 13)

상기 전류 가변 회로를 제어하는 제어 회로를 구비하는 것을 특징으로 하는 부기 11에 기재한 클록 생성 회로.

(부기 14)

상기 전류 가변 회로는 상기 제2 전류 제어 발진기가 발진하는 클록 주파수의 변화 범위를 결정할 수 있는 수단을 구비하는 것을 특징으로 하는 부기 11에 기재한 클록 생성 회로.

(부기 15)

상기 제1 클록 생성부는 상기 전류 신호를 보정하여 상기 제1 전압 제어 발진기에 공급하는 보정용 회로를 구비하는 것을 특징으로 하는 부기 11에 기재한 클록 생성 회로.

(부기 16)

N개(N은 1 이상의 정수)의 피크를 갖는 주파수 스펙트럼의 제1 클록을 생성하는 클록 생성 회로에 있어서, 기준 클록과 비교 클록을 비교한 비교 결과에 기초하여 생성된 전류 신호에 기초하여, M개(M은 1 이상의 정수, M＞N)의 피크를 갖는 주파수 스펙트럼의 제2 클록을 생성하는 수단을 구비하는 것을 특징으로 하는 클록 생성 회로.

(부기 17)

상기 수단은 상기 전류 신호를 변화시키는 전류 D/A 변환기 또는 저역 필터가 부착된 전류 D/A 변환기를 포함하는 것을 특징으로 하는 부기 16에 기재한 클록 생성 회로.

(부기 18)

기준 클록과 동작 클록이 입력되는 위상 비교기와, 상기 위상 비교기의 출력이 공급되는 차지 펌프와, 상기 차지 펌프의 출력이 공급되는 동시에 상기 동작 클록을 출력하는 전압 제어 발진기를 구비하는 PLL에 있어서, 상기 전압 제어 발진기는 전압 신호를 전류 신호로 변환하는 전압 전류 변환기와, 상기 전류 신호를 가변으로 하는 전류 가변 회로와, 상기 가변 전류 신호에 기초한 주파수를 발진하는 전류 제어 발진기를 구비하는 것을 특징으로 하는 PLL.

(부기 19)

동작 클록을 생성하는 방법에 있어서, 기준 클록과 비교 클록을 비교하는 단계와, 상기 비교 결과를 전류 신호로 변환하는 단계와, 상기 전류 신호를 제어 신호에 기초하여 가변으로 하는 단계와, 상기 가변 전류 신호에 기초하여 상이한 주파수의 동작 클록을 출력하는 단계를 포함하는 것을 특징으로 하는 동작 클록의 생성 방법.

(부기 20)

기준 클록과 비교 클록을 비교하는 단계와, 상기 비교 결과를 전류 신호로 변환하는 단계와, 상기 전류 신호를 제1 제어 신호에 기초하여 제1 전류 신호와 제2 전류 신호를 생성하는 단계와, 상기 제1 전류 신호에 기초하여 제1 주파수의 클록을 생성하는 단계와, 상기 제2 전류 신호에 기초하여 제2 주파수의 클록을 생성하는 단계를 포함하는 것을 특징으로 하는 클록 생성 방법.

(부기 21)

기준 클록과 비교 클록을 비교하는 단계와, 상기 비교 결과에 기초하여 복수의 전류 신호를 생성하는 단계와, 상기 복수의 전류 신호에 기초하여 M개(M은 2 이상의 정수)의 피크를 갖는 주파수 스펙트럼의 클록을 생성하는 단계를 포함하는 것을 특징으로 하는 클록 생성 회로.

본 발명에 따르면, 이하의 효과를 얻을 수 있다.

(1) 발진 주파수의 스펙트럼을 유효하게 확산하여 전자파 복사를 저감할 수 있다.

(2) 발진 주파수의 스펙트럼의 확산 정도를 자유롭게 설정할 수 있다.

(3) 정확히 발진 주파수를 천이시킬 수 있다.

(4) 프로세스 변동, 온도 변동 또는 전원 전압 변동 등에 따른 불균일에 강하게 대처할 수 있다.

상기 효과를 발휘하기 위해, 본 발명은 전자파 복사의 억제를 강하게 요청받는 전자 기기, 예컨대 프린터 등에 효과적이다.

Claims (10)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. 삭제
6. 기준 클록 신호와 비교 클록 신호 사이의 비교 결과에 기초하여 생성된 전류 신호에 기초하여 동작 클록을 생성하는 클록 생성 회로로서,

   복수의 전류 신호들을 생성하는 제1 회로와,

   상기 복수의 전류 신호들에 기초하여 주파수들이 서로 다른 복수의 동작 클록 신호들을 생성하는 제2 회로

   를 포함하며,

   상기 제1 회로는 디지털 신호에 의해 제어되는 전류 D/A 변환기를 포함하며,

   상기 전류 D/A 변환기는 전류 미러 회로들을 포함하는 복수의 전류원들을 구비하는 것인, 클록 생성 회로.
7. 클록 생성 회로로서,

   제1 클록 신호를 생성하는 제1 클록 생성부로서, 기준 클록 신호와 동작 클록 신호를 비교하는 위상 비교기와, 상기 비교 결과에 기초하여 신호를 전류 신호로 변환하는 전압 전류 변환기와, 상기 전류 신호에 기초하여 상기 제1 클록 신호를 생성하는 제1 전류 제어 발진기를 포함하는, 제1 클록 생성부; 및

   제2 클록 신호를 생성하는 제2 클록 생성부로서, 스펙트럼을 확산하기 위한 디지털 신호에 기초하여 상기 전류 신호를 가변 전류 신호들로 변환하는 전류 D/A 변환기와, 주파수가 상기 가변 전류 신호들 각각에 대응하는 제2 클록 신호를 발진하는 제2 전류 제어 발진기를 포함하는, 제2 클록 생성부

   를 포함하며,

   상기 전류 D/A 변환기는 전류 미러 회로들을 포함하는 복수의 전류원들을 구비하는 것인, 클록 생성 회로.
8. 클록 생성 회로로서,

   N개(N은 정수)의 피크를 포함하는 주파수 스펙트럼의 제 1 클록 신호를 생성하는 제1 회로와,

   스펙트럼을 확산하기 위한 디지털 신호에 기초하여 생성된 전류 신호에 기초하여, M개(M은 1 보다 큰 정수, M＞N)의 피크를 갖는 주파수 스펙트럼을 포함하는 주파수의 제2 클록 신호를 생성하는 제2 회로

   를 포함하며,

   상기 제1 회로는 상기 디지털 신호에 의해 제어되는 전류 D/A 변환기를 포함하고,

   상기 스펙트럼을 확산하기 위한 디지털 신호는, 기준 클록 신호와 동작 클록 신호를 비교한 비교 결과에 기초하며,

   상기 전류 D/A 변환기는 전류 미러 회로들을 포함하는 복수의 전류원들을 구비하는 것인, 클록 생성 회로.
9. 삭제
10. 삭제

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