JPH07154246A - 位相同期ループおよび動作方法 - Google Patents

位相同期ループおよび動作方法

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JPH07154246A
JPH07154246A JP6193885A JP19388594A JPH07154246A JP H07154246 A JPH07154246 A JP H07154246A JP 6193885 A JP6193885 A JP 6193885A JP 19388594 A JP19388594 A JP 19388594A JP H07154246 A JPH07154246 A JP H07154246A
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clock signal
circuit
phase
signal
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JP6193885A
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Hector Sanchez
ヘクター・サンチェス
Joe Alvarez
ジョー・アルバーツ
Gianfranco Gerosa
ジアンフランコ・ジローザ
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Abstract

(57)【要約】 【目的】 出力クロック信号を生成する位相同期ループ
２２を提供する。 【構成】 位相同期ループは、位相／周波数回路１２，
チャージ・ポンプ回路１４，電圧制御発振器１６，第１
分周回路２４及び第２分周回路１８を有する。位相／周
波数回路は第１クロック信号と第２クロック信号との間
の所定の位相関係に応答して第１制御信号を生成する。
チャージ・ポンプ回路は第１制御信号に応答して電圧を
生成する。電圧制御発振器は電圧に応答して第３クロッ
ク信号を生成する。第１及び第２分周回路は第３クロッ
クサイクルの周波数を第１及び第２比率で分周する。第
１比率は第２制御信号によって制御される。第１分周回
路の出力は出力クロック信号を生成する。第２分周回路
の出力は第１クロック信号を生成する。位相同期ループ
は与えられた動作環境についてＶＣＯ帯域幅条件が厳し
くなく、入力クロック周波数と出力クロック周波数の比
率を変更したときの位相同期時間が短い。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、位相同期ルー
プに関し、さらに詳しくは、改善された周波数帯域幅を
有する位相同期ループに関する。
【０００２】
【従来の技術】位相同期ループ（ＰＬＬ）は、基準クロ
ック信号の位相および周波数を出力クロック信号の位相
および周波数と整合させるデバイスである。ＰＬＬは、
周波数変調（ＦＭ）無線装置およびデジタル・コンピュ
ータ用途で広く利用されている。
【０００３】あるＰＬＬは、基準クロック信号周波数の
ある倍数である周波数を有する出力クロック信号を生成
する。この修正は、無線装置が共通に利用可能な基準ク
ロック信号のある倍数で送受信する無線用途で有利であ
る。また、この修正は、データ・プロセッサがバス・ク
ロック信号など入力基準クロック信号のある倍数で動作
するデータ処理システムにとっても有利である。
【０００４】Ｐ分周(divide-by-P) 回路（Ｐは整数）
は、上記の周波数修正を生成するために用いることがで
きる。Ｐ分周回路は、基準クロック信号とＰＬＬの入力
との間に挿入して、基準クロック信号より（１／Ｐ）倍
遅い出力クロック信号を生成できる。逆に、Ｍ分周回路
（Ｍは整数）は、出力クロック信号の帰還ループに挿入
して、基準クロック信号より（Ｍ）倍速い出力クロック
信号を生成できる。
【０００５】図１は、当技術分野で周知の位相同期ルー
プ１０のブロック図を示す。ＰＬＬ１０は、位相／周波
数検出器１２，チャージ・ポンプ１４，電圧制御発振器
（以下、簡単に「ＶＣＯ」という。）１６，Ｍ分周回路
１８およびＰ分周回路２０を有し、ＭおよびＰは整数で
ある。
【０００６】ＰＬＬ１０の動作は当業者に周知である。
一般に、ＰＬＬ１０は、入力信号ＲＥＦＥＲＥＮＣＥ
ＣＬＯＣＫに対して所定の位相および周波数関係を有す
る出力クロック信号ＰＬＬ ＯＵＴを生成する。特に、
ＰＬＬ１０は、基準クロック信号の位相および周波数に
整合するように、出力クロック信号ＰＬＬ ＯＵＴの位
相および周波数をダイナミックに調整する。
【０００７】位相／周波数検出器１２は２つのクロック
信号を受け、ＵＰおよびＤＯＷＮ制御信号を生成する。
Ｍ分周回路１８によって出力されるクロック信号がＰ分
周回路２０によって出力されるクロック信号よりも低い
周波数を有する場合、位相／周波数検出器１２はＵＰ信
号をアサート(assert)する。逆に、Ｍ分周回路１８によ
って出力されるクロック信号がＰ分周回路２０によって
出力されるクロック信号よりも高い周波数を有する場
合、位相／周波数検出器１２はＤＯＷＮ信号をアサート
する。２つのクロック信号が実質的に同じ位相および周
波数を有する場合、位相／周波数検出器１２はいずれの
信号もアサートしない。
【０００８】チャージ・ポンプ１０は、位相／周波数検
出器１４の出力信号ＵＰおよびＤＯＷＮに応答して、ノ
ード（図示せず）を充電または放電する。一般に、この
ノードは、直列接続された抵抗およびコンデンサを介し
てグランドに接続される。チャージ・ポンプ１０は、ノ
ードに電流を流すことによってＵＰ制御信号がアサート
されると、ノードを充電する。チャージ・ポンプ１０
は、ノードから電流を流すことによってＤＯＷＮ制御信
号がアサートされると、ノードを放電する。
【０００９】ＶＣＯ１６は、チャージ・ポンプ１４のノ
ードに現れる電圧に応答して、周期的なクロック信号
（ＰＬＬ ＯＵＴと記す）を生成する。ＶＣＯ１６は、
第１および第２トランジスタをそれぞれ介して第１およ
び第２電源レールに接続されたリング発振器をその中に
有することができる。一般に、出力ノード１２上に現れ
る電圧の増加により、第１または第２トランジスタの導
電性は増加して、それによりリング発振器の発振周波数
を増加させる。逆に、出力ノード１２に現れる電圧の低
下により、第１または第２トランジスタの導電性は低下
して、それによりリング発振器の発振周波数を低下させ
る。
【００１０】ＶＣＯ１６の出力は、ＰＬＬ２２の出力
（ＰＬＬ ＯＵＴと記す。）を生成する。Ｍ分周回路１
８は、ＰＬＬ ＯＵＴ信号を受け、信号の周波数を整数
比Ｍで分周する。Ｐ分周回路２０は、ＲＥＦＥＲＥＮＣ
Ｅ ＣＬＯＣＫ信号を受けて、信号の周波数を整数比Ｐ
で分周する。Ｍ分周回路１８およびＰ分周回路２０の出
力は、位相／周波数検出器１２に入力される。位相／周
波数検出器１２が整合するのは、これら２つの信号であ
る。
【００１１】ＰＬＬ１０は、Ｍ分周回路１８またはＰ分
周回路２０を追加することにより、基準クロック信号と
は異なる周波数を有する出力クロック信号を生成でき
る。出力クロック信号の周波数νPLL OUT は、関係式： νPLL OUT ＝（Ｍ／Ｐ）νIN によって与えられ、ここでＭおよびＰは前述のように整
数であり、νINはＲＥＦＥＲＥＮＣＥ ＣＬＯＣＫの周
波数である。
【００１２】ＰＬＬの出力クロック信号の周波数は、プ
ログラム可能なＭ分周回路またはプログラム可能なＰ分
周回路を適切な位置に挿入することによって変えること
ができる。このような分周回路を含むＰＬＬは、挿入さ
れた分周回路の設定に応じて異なる周波数を有するクロ
ック信号を生成できる。用途に応じて、この柔軟性が必
要であったり、全く望ましいことがある。例えば、多く
のＦＭ無線システムでは、そのＰＬＬは異なる動作周波
数について異なる出力クロック周波数を生成できなけれ
ばならない。データ処理システムでは、入力クロック信
号から独立して、データ・プロセッサによって許容でき
る最大許容周波数で出力クロック信号を生成することが
望ましいことがある。プログラム可能なＰＬＬにより、
データ・プロセッサはさまざまな状況においてその最大
クロック速度で動作できる。後者の場合、分周回路の設
定は、入力クロック信号の周波数が低下するにつれて比
率（Ｍ／Ｐ）を増加するように調整できる。
【００１３】
【発明が解決しようとする課題】一般に、ＶＣＯの動作
特性は、ＰＬＬの制約条件である。ＶＣＯの帯域幅は、
最悪の製造成績の最大周波数と、最良の製造成績の最小
周波数とによって制限される。これら２つの周波数の差
が、特定の製造プロセスについてのＶＣＯの帯域幅であ
る。従って、ＰＬＬの帯域幅を増加することを試みる設
計者は、２つの設計上の選択肢がある。まず（１）設計
者は回路性能を改善するために製造プロセスを修正また
は「改良(tweak) 」できる；あるいは（２）Ｍ分周回路
を利用し、Ｍの値を増加できる。製造プロセスを改良す
ることは高価な方法である。さらに、プロセス改良の結
果は予測しにくい。Ｍ分周回路を利用することはＰＬＬ
の有効帯域幅を増加できる。残念ながら、Ｍが増加する
につれて、基準クロック信号と出力クロック信号が比較
される速度は低下する。この低下により、雑音に対する
ＰＬＬの感受性は増加し、いずれのクロック信号の周波
数の変化に対する応答時間は低下する。また、ＶＣＯ
は、それぞれの新たなクロック信号のセットを整合させ
るためにある数のクロック・サイクルを必要とする。一
般に、２つのクロック信号の位相および周波数の間の差
が大きければ大きいほど、２つの信号を整合させるため
に必要な「再同期(re-lock) 」時間も長くなる。従っ
て、Ｍ＝２からＭ＝１またはその逆にＰＬＬがスイッチ
ングすることは、２つのクロック信号を再整合させるた
めに比較的長い時間を要する。
【００１４】
【課題を解決するための手段】本発明に従って、位相同
期ループの欠点を実質的に排除する、分周回路の組合せ
を有する位相同期ループが提供される。
【００１５】出力クロック信号を生成する位相同期ルー
プは、位相／周波数回路，チャージ・ポンプ回路，電圧
制御発振器回路，第１分周回路および第２分周回路を有
する。位相／周波数回路は、第１クロック信号と第２ク
ロック信号との間の所定の位相関係に応答して、第１制
御信号を生成する。チャージ・ポンプ回路は、第１制御
信号に応答して電圧を生成する。電圧制御発振器回路
は、この電圧に応答して第３クロック信号を生成する。
第１および第２分周回路は、第３クロック・サイクルの
周波数を第１および第２比率でそれぞれ順次分周する。
第１比率は、第２制御信号によって制御される。第１分
周回路の出力は、出力クロック信号を生成する。第２分
周回路の出力は、前記第１クロック信号を生成する。
【００１６】さらに、出力クロック信号を生成する方法
について説明する。本方法は、位相／周波数回路におい
て、第１クロック信号および第２クロック信号を受ける
段階と、第１クロック信号と第２クロック信号との間の
所定の位相関係に応答して第１制御信号を生成する段階
とによって構成される。また、本方法は、第１制御信号
に応答してチャージ・ポンプによって電圧を生成する段
階と、前記電圧に応答して電圧制御発振器によって第３
クロック信号を生成する段階とを有する。最後に、本方
法は、第１分周回路によって出力クロック信号を生成す
る段階と、第２分周回路によって前記第１クロック信号
を生成する段階とを有する。出力クロック信号の周波数
と、第３クロック信号の周波数との比率は、第２制御信
号に応答する。第１クロック信号の周波数と、出力クロ
ック信号の周波数との比率は、所定の比率である。
【００１７】本発明の特徴および利点は、添付の図面と
ともに以下の詳細な説明から明らかになろう。ただし、
図面において同様な参照番号は同様な対応する部分を表
す。
【００１８】
【実施例】図２は、本発明に従って構成された位相同期
ループ２２のブロック図を示す。ＰＬＬ２２は、位相／
周波数検出器１２，チャージ・ポンプ１４，電圧制御発
振器（以下、簡単に「ＶＣＯ」という。）１６，Ｍ分周
回路１８，Ｐ分周回路２０およびＮ分周回路２４を有
し、ただしＭ，Ｎ，Ｐは正の実数である。ＰＬＬ帰還ル
ープにおける分周回路１８，２４の組合せは、与えられ
たＶＣＯ帯域幅の最大入力周波数と最小入力周波数との
間の差を増加し、入力周波数と出力周波数との間の可能
な比率の数を増加し、再同期時間を短縮する。従って、
一般に狭い帯域幅のＶＣＯを生産する製造プロセスを利
用して、はるかに大きな入力周波数範囲を有するＰＬＬ
を製造できる。
【００１９】ＰＬＬ２２の個々の要素の動作およびＰＬ
Ｌ２２の動作全体は、当業者に周知である。一般に、Ｐ
ＬＬ２２は、入力信号ＲＥＦＥＲＥＮＣＥ ＣＬＯＣＫ
に対して所定の位相および周波数関係を有する出力クロ
ック信号ＰＬＬ ＯＵＴを生成する。特に、ＰＬＬ２２
は、基準クロック信号の位相および周波数を整合させる
ため出力クロック信号の位相および周波数をダイナミッ
クに調整し、あるいは複数の基準クロック信号の位相お
よび周波数を整合させるため出力クロック信号の位相お
よび周波数を調整する。
【００２０】位相／周波数検出器１２は２つのクロック
信号を受け、ＵＰおよびＤＯＷＮ制御信号を生成する。
Ｍ分周回路１８によって出力されるクロック信号がＰ分
周回路２０によって出力されるクロック信号よりも低い
周波数を有する場合、位相／周波数検出器１２はＵＰ信
号をアサートする（あるいは、Ｍ分周回路１８によって
出力されるクロック信号の所定のエッジは、Ｐ分周回路
２０によって出力されるクロック信号の同じエッジより
遅れる。）。逆に、Ｍ分周回路１８によって出力される
クロック信号がＰ分周回路２０によって出力されるクロ
ック信号よりも高い周波数を有する場合、位相／周波数
検出器１２はＤＯＷＮ信号をアサートする（あるいは、
Ｍ分周回路１８によって出力されるクロック信号の所定
のエッジは、Ｐ分周回路２０によって出力されるクロッ
ク信号の同じエッジより進む。）。２つのクロック信号
が実質的に同じ位相および周波数を有するとき、位相／
周波数検出器１２はいずれの信号もアサートしない。
【００２１】チャージ・ポンプ１０は、位相／周波数検
出器１４のＵＰおよびＤＯＷＮ出力信号に応答して、ノ
ード（図示せず）を充電または放電する。一般に、この
ノードは、直列接続された抵抗およびコンデンサを介し
てグランドに接続される。チャージ・ポンプ１０は、ノ
ードに電流を流すことによってＵＰ制御信号がアサート
されると、ノードを充電する。チャージ・ポンプ１０
は、ノードから電流を流すことによってＤＯＷＮ制御信
号がアサートされると、ノードを放電する。本発明の１
実施例は、プログラム可能なポンプ電流を有するチャー
ジ・ポンプ１０を含む。ポンプ電流とは、上記のノード
を充電または放電する電流のことである。可変電流によ
り、チャージ・ポンプ１０はさまざまな分周回路設定で
一貫して動作できる。このようなチャージ・ポンプは、
選択された動作特性を維持するために必要な電流を選択
するための制御信号を受ける。図示のように、チャージ
・ポンプ１０は、ＦＲＥＱＵＥＮＣＹ ＣＯＮＴＲＯＬ
と記された制御信号を受ける。１９９３年６月２日に出
願された米国特許出願第０８／０７０，１８６号"A Cha
rge Pump with a Programmable Pump Current and Syst
em" は、ＰＬＬ２２に組み込むことができるチャージ・
ポンプについて説明する。
【００２２】ＶＣＯ１６は、チャージ・ポンプ１４のノ
ードに現れる電圧に応答して、周期的なクロック信号Ｐ
ＬＬ ＯＵＴを生成する。ＶＣＯ１６は、第１および第
２トランジスタをそれぞれ介して第１および第２電源レ
ールに接続されたリング発振器をその中に有することが
できる。一般に、出力ノード１２上に現れる電圧の増加
により、第１または第２トランジスタの導電性は増加し
て、それによりリング発振器の発振周波数を増加させ
る。逆に、出力ノード１２に現れる電圧の低下により、
第１または第２トランジスタの導電性は低下して、それ
によりリング発振器の発振周波数を低下させる。
【００２３】Ｎ分周回路２４は、信号ＶＣＯ ＯＵＴを
受け、信号の周波数を比率Ｎで分周する。Ｎ分周回路２
４の出力は、ＰＬＬ２２の出力（ＰＬＬ ＯＵＴと記
す。）を生成する。Ｍ分周回路１８は、信号ＰＬＬ Ｏ
ＵＴを受け、信号ＶＣＯ ＯＵＴの周波数を比率Ｍで分
周する。Ｐ分周回路２０は、信号ＲＥＦＥＲＥＮＣＥＣ
ＬＯＣＫを受け、信号の周波数を比率Ｐで分周する。Ｍ
分周回路１８およびＰ分周回路２０の出力は、位相／周
波数検出器１２に入力される。位相／周波数検出器１２
が整合するのは、これら２つの信号である。
【００２４】ＰＬＬ２２は、Ｍ分周回路１８またはＰ分
周回路２０を追加することにより、基準クロック信号と
は異なる周波数を有する出力クロック信号を生成でき
る。出力クロック信号の周波数νPLL OUT は、関係式： νPLL OUT ＝（Ｍ／Ｐ）νIN によって与えられ、ここでＭおよびＰは前述の比率であ
り、νINは入力信号ＲＥＦＥＲＥＮＣＥ ＣＬＯＣＫの
周波数である。本実施例では、Ｍ分周回路１８およびＰ
分周回路２０は、ＦＲＥＱＵＥＮＣＹ ＣＯＮＴＲＯＬ
と記された制御信号をを受ける。制御信号ＦＲＥＱＵＥ
ＮＣＹ ＣＯＮＴＲＯＬはいくつかの信号または信号の
セットを含んでもよいことが理解される。制御信号ＦＲ
ＥＱＵＥＮＣＹ ＣＯＮＴＲＯＬは、Ｍ分周回路１８お
よびＰ分周回路２０の除数を選択する。Ｍ分周回路１８
およびＰ分周回路２０は、個別にプログラム可能であ
る。従って、ＰＬＬ２２は、挿入された分周回路の設定
に応じて異なる周波数を有するクロック信号を生成でき
る。１９９３年４月５日に出願された米国特許出願第０
８／０４３，１１２号"Delay Matching Circuit"は、Ｐ
ＬＬ２２に組み込むことができるＰ分周回路について説
明する。
【００２５】ＶＣＯ１６の出力（ＶＣＯ ＯＵＴと記さ
れる）の周波数は、出力信号（ＰＬＬ ＯＵＴ）の周波
数と必ずしも等しくない。信号ＶＣＯ ＯＵＴの周波数
νVCO OUT は、関係式： νVCO OUT ＝（Ｍ＊Ｎ／Ｐ）＊νIN によって与えられ、ここでＭ，ＮおよびＰは前述のよう
に実数であり、ＶINは入力信号ＲＥＦＥＲＥＮＣＥ Ｃ
ＬＯＣＫの周波数である。また、制御信号ＦＲＥＱＵＥ
ＮＣＹ ＣＯＮＴＲＯＬは、Ｎ分周回路２４の除数も選
択する。本発明の利点は、以下で説明する表１および表
２で最もよくわかる。
【００２６】一般に、ＰＬＬ２２の利点は２つの例で説
明できる。第１の例では、ＰＬＬ２２は、ある所定の比
率と基準信号の周波数との積に等しい周波数を有する信
号を生成するようにプログラムされる。（以下の説明を
簡略にするため、Ｐは１に等しいと仮定する。）よっ
て、ＰＬＬの機能は、一般に定周波数の信号である基準
信号の周波数および位相を整合することである。第２の
例では、ＰＬＬ２２は、ある可変比率と基準信号の周波
数との積に等しい周波数を有する出力信号を生成するよ
うにプログラムされる。この第２の例では、基準信号は
概して一定の周波数を有すると仮定できる。よって、Ｐ
ＬＬの機能は、一般に大きな増分で、出力信号の周波数
を変えることである。上記の機能的分岐は任意であり、
本ＰＬＬを説明するためのものである。実際の用途で
は、本発明は、一般に一定の周波数の基準信号を整合さ
せることと、入力および出力信号の周波数の比率を変え
ることの両方のために利用できる。
【００２７】図３は、図２に示すＰＬＬ２２の４つの構
成を表形式で示す。図３は、ＰＬＬ２２の第１動作モー
ドを示す。これら４つの構成において、ＰＬＬ２２は、
入力基準信号のある所定の比率と整合するクロック信号
を出力することを必要とする。ここで、比率は１：１で
ある。しかし、各４つの構成において、入力信号の周波
数は異なる。信号自体が変化するか、あるいは基準クロ
ックがいくつかの値の１つを有する環境で動作するよう
にＰＬＬ２２が設計された場合に、基準信号の周波数は
変化する。この特定の例では、入力クロック信号の周波
数は１６．５ＭＨｚから１００ＭＨｚまで変化する。上
述のように、比率（Ｍ／Ｐ）は出力クロック信号と入力
クロック信号の比率を決定する。従って、Ｍ＝１とプロ
グラムすることにより、出力クロック信号の周波数は入
力クロック信号の周波数と一致する。ＶＣＯ１６の周波
数は、Ｎを変えることにより出力周波数から独立して修
正できる。ＶＣＯ ＯＵＴ信号の周波数は、Ｎを８，
４，２と変えることにより、第１から第３の構成におい
て１３２ＭＨｚに維持できる。ＶＣＯ ＯＵＴ信号の周
波数は、第４の構成において２００ＭＨｚまで増加す
る。
【００２８】一般に、特定の用途におけるＶＣＯの所要
帯域幅は、その用途で必要な最大ＶＣＯ周波数と最小Ｖ
ＣＯ周波数との間の差である。第１の例では、ＶＣＯの
帯域幅は６８ＭＨｚ（２００ＭＨｚ−１３２ＭＨｚ）で
ある。表１に示すものと同様な４つの構成で動作するよ
うに設計された既知のＶＣＯの帯域幅は１６７ＭＨｚで
ある。このようなＰＬＬは、（５０％デューティ・サイ
クルを確保するため）Ｍが２に等しいＭ分周回路を有
し、Ｎ分周回路がない。この既知のＰＬＬにおけるＶＣ
Ｏは、第１および第４の構成でそれぞれ３０ＭＨｚおよ
び２００ＭＨｚで動作する。本発明のＰＬＬは、与えら
れたＶＣＯの機能を大幅に向上させ、あるいは逆に、与
えられた回路仕様について製造プロセスおよび物理特性
の制限を緩和する。
【００２９】図４は、図２に示すＰＬＬ２２の３つの構
成を表形式で示す。図４は、ＰＬＬ２２の第２動作モー
ドを示す。これら３つの構成において、ＰＬＬ２２は、
入力基準信号の特定の比率と整合するクロック信号を出
力することを必要とする。この特定の比率は、各構成で
異なる。入力信号の入力周波数は一定のままである。例
えば、ＰＬＬ２２がデータ・プロセッサおよびそのバス
が異なる周波数で動作する環境で動作するように設計さ
れたデータ・プロセッサの一部である場合に、周波数の
比率は変化する。この特定の例では、周波数比率は１：
１，１：２および１：４であり、入力クロック信号は一
定の１６．５ＭＨｚである。上述のように、比率（Ｍ／
Ｐ）は、出力クロック信号と入力クロック信号の比率を
決定する。従って、Ｍ＝１，２，４とプログラムするこ
とにより、出力クロックの周波数と入力クロックの周波
数の比率は、第１，第２および第３の構成において必要
な比率と一致する（Ｐ＝１）。同時に、Ｎの値は積（Ｎ
＊Ｍ）が一定となるように変えることができる。この例
では、積（Ｎ＊Ｍ）は一定の値８である。この動作モー
ドは、１３２ＭＨｚの一定のＶＣＯ周波数を維持する。
ＰＬＬ２２を含む回路は、ＶＣＯ１４の周波数を変えず
にこれら３つの構成間で切り換えることができる。この
動作方式は、「スイッチング・オン・ザ・フライ(switc
hing on thefly)」という。Ｎ分周回路２４により、Ｐ
ＬＬ２２は、比率が変化した後に入力および出力クロッ
ク信号をほとんどまたは全く遅延なしに再同期できる。
【００３０】具体的な実施例を参照して本発明について
説明してきたが、更なる修正や改善は当業者に想起され
る。例えば、Ｐ分周回路２０は本発明を実施する上で必
要ない。また、各Ｍ分周回路１８およびＮ分周回路２４
が実行できる周波数分周の特定の範囲は、用途に固有の
ものである。従って、本発明は特許請求の範囲に定めら
れる発明の範囲から逸脱しないこのようなあらゆる修正
を含むことが理解される。
【図面の簡単な説明】
【図１】従来技術で周知の位相同期ループのブロック図
である。
【図２】本発明に従って構成された位相同期ループのブ
ロック図である。
【図３】図２に示すＰＬＬの４つの構成の表である。
【図４】図２に示すＰＬＬの３つの構成の表である。
【符号の説明】
１２ 位相／周波数検出器 １４ チャージ・ポンプ １６ 電圧制御発振器（ＶＣＯ） １８ Ｍ分周回路 ２０ Ｐ分周回路 ２２ 位相同期ループ（ＰＬＬ） ２４ Ｎ分周回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１１月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】従来技術で周知の位相同期ループのブロック図
である。
【図２】本発明に従って構成された位相同期ループのブ
ロック図である。
【図３】図２に示すＰＬＬの４つの構成の図表である。
【図４】図２に示すＰＬＬの３つの構成の図表である。
【符号の説明】 １２ 位相／周波数検出器 １４ チャージ・ポンプ １６ 電圧制御発振器（ＶＣＯ） １８ Ｍ分周回路 ２０ Ｐ分周回路 ２２ 位相同期ループ（ＰＬＬ） ２４ Ｎ分周回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジアンフランコ・ジローザ アメリカ合衆国テキサス州オースチン、ト レイ・パインズ・コーブ6506

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 出力クロック信号を生成する位相同期ル
    ープ（２２）であって：第１クロック信号および第２ク
    ロック信号を受ける位相／周波数回路（１２）であっ
    て、第１周波数によって特徴づけられる前記第１クロッ
    ク信号と、第２周波数によって特徴づけられる前記第２
    クロック信号との間の所定の位相関係に応答して、第１
    制御信号を生成する位相／周波数回路（１２）；前記位
    相／周波数回路に結合され、前記第１制御信号に応答し
    て電圧を生成するチャージ・ポンプ回路（１４）；前記
    チャージ・ポンプ回路に結合され、前記電圧に応答する
    第３周波数によって特徴づけられる第３クロック信号を
    生成する電圧制御発振器回路（１６）；前記電圧制御発
    振器回路に結合され、第４周波数によって特徴づけられ
    る出力クロック信号を生成する第１分周回路（２４）で
    あって、前記第３周波数と第４周波数の比率が第２制御
    信号に応答する第１分周回路（２４）；および前記第１
    分周回路に結合され、前記第１クロック信号を生成する
    第２分周回路（１８）であって、前記第１クロック信号
    と第４クロック信号の比率が所定の比率である第２分周
    回路（１８）；によって構成されることを特徴とする位
    相同期ループ。
  2. 【請求項２】 出力クロック信号を生成する方法であっ
    て：位相／周波数回路において、第１周波数によって特
    徴づけられる第１クロック信号と、第２周波数によって
    特徴づけられる第２クロック信号とを受ける段階；前記
    位相／周波数検出器において、前記第１クロック信号と
    第２クロック信号との間の所定の位相関係に応答して、
    第１制御信号を生成する段階；前記第１制御信号に応答
    して、チャージ・ポンプ回路によって電圧を生成する段
    階；前記電圧に応答する第３周波数によって特徴づけら
    れる第３クロック信号を電圧制御発振器によって生成す
    る段階；第４周波数によって特徴づけられる出力クロッ
    ク信号を第１分周回路によって生成する段階であって、
    前記第３周波数と第４周波数の比率が第２制御信号に応
    答する段階；および前記第１クロック信号を第２分周回
    路によって生成する段階であって、前記第１周波数と第
    ４周波数の比率が所定の比率である段階；によって構成
    されることを特徴とする方法。
  3. 【請求項３】 出力クロック信号を生成する方法であっ
    て：１回目に、位相／周波数回路において、第１周波数
    によって特徴づけられる第１クロック信号と、第２周波
    数によって特徴づけられる第２クロック信号とを受ける
    段階；前記位相／周波数検出器において、前記第１クロ
    ック信号と第２クロック信号との間の所定の位相関係に
    応答して、第１制御信号を生成する段階；前記第１制御
    信号に応答して、チャージ・ポンプ回路によって電圧を
    生成する段階；前記電圧に応答する第３周波数によって
    特徴づけられる第３クロック信号を電圧制御発振器によ
    って生成する段階；第４周波数によって特徴づけられる
    出力クロック信号を第１分周回路によって生成する段階
    であって、前記第３周波数と第４周波数の比率が第２制
    御信号に応答する段階；前記第１クロック信号を第２分
    周回路によって生成する段階であって、前記第１周波数
    と第４周波数の比率が第２制御信号に応答する段階；お
    よび次の２回目に、前記電圧に応答する第３クロック周
    波数によって特徴づけられる第３クロック信号を前記電
    圧制御発振器によって生成する段階であって、２回目の
    第３周波数は前記１回目の第３周波数に等しい段階；第
    ５周波数によって特徴づけられる出力クロック信号を前
    記第１分周回路によって生成する段階であって、前記第
    ３周波数と第５周波数の比率は前記第２制御信号に応答
    し、前記第５周波数は前記第４周波数と異なる段階；前
    記第１クロック信号を第２分周回路によって生成する段
    階であって、前記第１周波数と第５周波数の比率が前記
    第２制御信号に応答する段階；によって構成されること
    を特徴とする方法。
JP6193885A 1993-08-03 1994-07-27 位相同期ループおよび動作方法 Pending JPH07154246A (ja)

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