JP2021145285A - Ｐｌｌ回路及び送信装置 - Google Patents

Abstract

【課題】発振出力信号を適正に生成できるＰＬＬ回路及び送信装置を提供する。【解決手段】送信装置１００において、ＰＬＬ回路１は、位相検出回路２と電圧生成回路３とフィルタ４と電圧制御発振回路５と分周回路６と乱数発生回路７とを有する。電圧生成回路５は、位相検出回路の出力ノードに電気的に接続されている。フィルタ４は、電圧生成回路の出力ノードに電気的に接続されている。電圧制御発振回路４は、フィルタの出力ノードに電気的に接続されている。分周回路６は、フィードバック経路上に配されている。フィードバック経路は、電圧制御発振回路５から位相検出回路２に至る。乱数発生回路７は、分周回路６の制御ノードに電気的に接続されている。電圧生成回路３は、動作中に出力インピーダンスを一定になるようにする。【選択図】図１

Description

本実施形態は、ＰＬＬ回路及び送信装置に関する。

ＰＬＬ回路では、電圧制御発振回路で発生させた発振出力信号を出力するとともに、分周回路の分周比を制御しながら、発振出力信号を分周回路経由で入力側へ帰還することがある。このとき、発振出力信号を適正に生成することが望まれる。

特許４０３３１５４号公報

一つの実施形態は、発振出力信号を適正に生成できるＰＬＬ回路及び送信装置を提供することを目的とする。

一つの実施形態によれば、位相検出回路と電圧生成回路とフィルタと電圧制御発振回路と分周回路と乱数発生回路とを有するＰＬＬ回路が提供される。電圧生成回路は、位相検出回路の出力ノードに電気的に接続されている。フィルタは、電圧生成回路の出力ノードに電気的に接続されている。電圧制御発振回路は、フィルタの出力ノードに電気的に接続されている。分周回路は、フィードバック経路上に配されている。フィードバック経路は、電圧制御発振回路から位相検出回路に至る経路である。乱数発生回路は、分周回路の制御ノードに電気的に接続されている。電圧生成回路は、動作中に出力インピーダンスが一定になるように構成されている。

図１は、実施形態にかかるＰＬＬ回路を含む送信装置の構成を示す図である。 図２は、実施形態におけるフィルタの透過特性及びノイズの周波数特性を示す図である。 図３は、実施形態における電圧生成回路の構成を示す図である。 図４は、実施形態における位相検出回路及び電圧生成回路の動作を示す図である。 図５は、実施形態における電圧生成回路の伝達特性を示す図である。 図６は、実施形態の変形例におけるラダー抵抗回路の詳細構成を示す図である。 図７は、実施形態の変形例におけるラダー抵抗回路の動作を示す図である。

以下に添付図面を参照して、実施形態にかかるＰＬＬ回路を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（実施形態）
実施形態にかかるＰＬＬ回路１は、フラクショナル型のＰＬＬ回路であり、周期的な内部信号の位相が周期的な基準信号の位相に対して所定の位相関係になった状態でロックして、所望の小数分周比を有する発振出力信号を生成する。小数分周比は、異なる整数分周比の切り替えにより、時間平均で実現され得る。例えば、ＰＬＬ回路１において、基準クロックに対して、１００回のうち１００分周を９０回行い、１０１分周を１０回行うと、１００回の時間平均で１００．１分周を行うことになる。このとき、１００回のうち１０１分周を行うタイミングが規則的になると、それによりＰＬＬ回路１で発生する発振出力信号に対する周期的なノイズが増大し得る。

周期的なノイズの増大を抑制するため、フラクショナル型のＰＬＬ回路１は、乱数発生回路で発生させた疑似乱数を用いて分周回路の分周比をランダムなタイミングで切り替える。このＰＬＬ回路１は、周波数変調に応じて小数分周させた信号を送信する送信装置に用いられ得る。ＰＬＬ回路１は、例えば図１に示すように構成され得る。図１は、ＰＬＬ回路１を含む送信装置１００の構成を示す図である。

送信装置１００は、ＰＬＬ回路１、分周回路（ＤＩＶ）１０１、パワーアンプ（ＰＡ）１０２、及びアンテナ１０３を有する。ＰＬＬ回路１とアンテナ１０３との間には、分周回路１０１及びパワーアンプ１０２が順に電気的に接続されている。ＰＬＬ回路１は、基準クロックＲＥＦ、分周比、変調データを受け、変調データに応じて基準クロックＲＥＦを時間平均で小数分周させた発振出力信号を生成する。ＰＬＬ回路１は、生成した発振出力信号を分周回路１０１へ供給する。分周回路１０１は、発振出力信号を所定の分周比で分周して送信用の信号を生成してパワーアンプ１０２へ供給する。パワーアンプ１０２は、送信用の信号を増幅してアンテナ１０３へ供給する。アンテナ１０３は、送信用の信号に応じて無線電波を生成して送信する。

ＰＬＬ回路１は、位相検出回路（ＰＤ）２、電圧生成回路３、ループフィルタ（ＬＦ）４、電圧制御発振回路５、分周回路（ＤＩＶ）６、乱数発生回路７、及び制御回路（ＣＴＲＬ）８を有する。位相検出回路２、電圧生成回路３、ループフィルタ４、電圧制御発振回路５、分周回路６を含むループは、位相同期ループを構成する。位相検出回路２、電圧生成回路３、ループフィルタ４、電圧制御発振回路５は、入力ノード１ａと出力ノード１ｄとの間に順に接続されている。分周回路６は、電圧制御発振回路５の出力側（すなわち、出力ノード１ｄ）から位相検出回路２の入力側へ帰還するフィードバック経路上に配されている。分周回路６は、分周比が可変に構成されている。乱数発生回路７は、入力側が制御ノード１ｂ，１ｃに接続され、出力側が分周回路６の制御ノードに接続されている。

位相検出回路２は、外部から基準信号ＲＥＦを受け、分周回路６から内部信号ＦＢＫを受ける。基準信号ＲＥＦは、例えば、周期的な信号であり、周期的な矩形波であってもよいし、周期的な正弦波であってもよい。内部信号ＦＢＫは、例えば、周期的な信号であり、周期的な矩形波であってもよいし、周期的な正弦波であってもよい。位相検出回路２は、基準信号ＲＥＦの位相と内部信号ＦＢＫの位相とを比較し、基準信号ＲＥＦ及び内部信号ＦＢＫの位相差に対応する位相比較結果ＵＰ，ＤＮを電圧生成回路３へ供給する。電圧生成回路３は、位相比較結果ＵＰ，ＤＮに応じて、制御電圧を生成してループフィルタ４へ供給する。電圧生成回路３は、位相比較結果ＵＰ，ＤＮに応じて、電圧を異なる２つの電圧の間で切り替えて出力する。ＵＰ＝１の位相比較結果は、基準信号ＲＥＦの位相が内部信号ＦＢＫの位相に対して進相していることを示す。ＤＮ＝１の位相比較結果は、基準信号ＲＥＦの位相が内部信号ＦＢＫの位相に対して進相していることを示す。ループフィルタ４は、制御電圧に対してフィルタ処理を行い、処理後の制御電圧を電圧制御発振回路５へ供給する。ループフィルタ４は、電圧生成回路３からの２つの電圧を平均化して電圧制御発振回路５へ供給する。電圧制御発振回路５は、制御電圧に応じて発振動作を行い、所望の周波数の発振出力信号を生成する。電圧制御発振回路５は、発振出力信号を分周回路１０１へ出力するとともに、発振出力信号を分周回路６へ供給する。乱数発生回路７は、疑似乱数を発生させ、発生された疑似乱数と、制御ノード１ｂを介して受けた分周比データと、制御ノード１ｃを介して受けた変調データとに応じて、分周比制御データを生成して分周回路６へ供給する。

例えば、乱数発生回路７は、ΔΣ変調回路７１、加算回路７２、及び加算回路７３を有する。加算回路７２は、制御ノード１ｂを介して受けた分周比データと制御ノード１ｃを介して受けた変調データとを加算して、加算結果をΔΣ変調回路７１へ供給する。ΔΣ変調回路７１は、加算結果に対してΔΣ変調処理を行い、疑似乱数を生成する。ΔΣ変調回路７１は、疑似乱数を加算回路７３へ供給する。加算回路７３は、制御ノード１ｂを介して受けた分周比データとΔΣ変調回路７１から受けた疑似乱数とを加算して、加算結果を分周比制御データとして分周回路６へ供給する。

分周回路６は、発振出力信号を分周比制御データに応じた分周比で分周して内部信号ＦＢＫを生成する。分周回路６は、内部信号ＦＢＫを位相検出回路２へ供給する。

ＰＬＬ回路１において、乱数発生回路７で発生される疑似乱数は長期的な周期では規則性を有している。ＰＬＬ回路１は、適正に動作していれば、長期的な規則性の影響を許容範囲内に収めるように設計され得る。例えば、ＰＬＬ回路１は、所定の信号に対するΔΣ変調で疑似乱数を生成する場合、ΔΣ雑音の周波数特性のピークを高周波数側へシフトさせるノイズシェーピングを行い、図２（ａ）に示す透過特性を有するループフィルタ４でノイズの除去を行う。図２（ａ）は、ＰＬＬ回路１に用いられるフィルタ（ループフィルタ４）の透過特性を示す図である。

しかし、ＰＬＬ回路１では、ループを構成する各回路のうちに非線形的に動作する部分があると、ノイズシェーピングが意図した通りに行われず、不要成分であるスプリアスが増加し得る。すなわち、ΔΣ雑音の周波数特性において、図２（ｂ）に点線で囲って示すように、ＰＬＬ回路１を用いた送信装置１００の信号帯域ＦＢに許容レベルを上回るスプリアスのピークが現れ得る。検討したところ、電圧生成回路３が電圧を異なる２つの電圧の間で切り替えて出力する際に、電圧生成回路３の出力インピーダンスが変動することにより、電圧生成回路３の伝達特性が非線形的になることが分かった。

そこで、本実施形態では、ＰＬＬ回路１において、電圧生成回路３を動作中に出力インピーダンスが一定になるように構成することで、電圧生成回路３の伝達特性の線形化及びそれによるスプリアスの抑制を図る。

具体的には、電圧生成回路３は、図３に示すように構成され得る。図３は、電圧生成回路３の構成を示す回路図である。電圧生成回路３は、セレクタ（ＳＥＬ）３１及びラダー抵抗回路（Ｒ−２Ｒ ＤＡＣ）３２を有する。セレクタ３１及びラダー抵抗回路３２は、電圧生成回路３の入力ノード３ａ，３ｂと出力ノード３ｃとの間に直列に接続されている。

セレクタ３１は、制御回路８、位相検出回路２、ラダー抵抗回路３２の間には配されている。セレクタ３１は、入力ノード３１ａ及び入力ノード３１ｂがそれぞれ入力ノード３ａ，３ｂを介して制御回路８に電気的に接続され、制御ノード３１ｃ及び制御ノード３１ｄがそれぞれ位相検出回路２に電気的に接続され、出力ノード３１ｅがラダー抵抗回路３２に電気的に接続されている。セレクタ３１は、入力ノード３１ａを介して制御コードＣＤ１［１：ｎ］を制御回路８から受け、入力ノード３１ｂを介して制御コードＣＤ２［１：ｎ］を制御回路８から受ける。セレクタ３１は、制御ノード３１ｃを介して位相比較結果ＵＰを位相検出回路２から受け、制御ノード３１ｃを介して位相比較結果ＤＮを位相検出回路２から受ける。

例えば、図４（ａ）に示すように、内部信号ＦＢＫの位相が基準信号ＲＥＦの位相より遅れている場合、点線の矢印で示すように、内部信号ＦＢＫを進相させるべきなので、位相検出回路２は、図４（ｂ）に示すような位相比較結果（ＵＰ，ＤＮ）＝（１，０）を出力する。セレクタ３１は、位相比較結果（ＵＰ，ＤＮ）＝（１，０）のとき、入力ノード３１ａを選択し、図４（ｅ）に示す制御コードＣＤ１［１：ｎ］を選択結果ＳＥＬ［１：ｎ］としてラダー抵抗回路３２へ供給する。制御コードＣＤ１［１：ｎ］、選択結果ＳＥＬ［１：ｎ］は、それぞれ、ｎビットのビットパターンを有する。ｎ＝３である場合、ＣＤ１＝“１１０”であってもよい。

また、図４（ｃ）に示すように、内部信号ＦＢＫの位相が基準信号ＲＥＦの位相より進んでいる場合、点線の矢印で示すように、内部信号ＦＢＫを遅相させるべきなので、位相検出回路２は、図４（ｄ）に示すような位相比較結果（ＵＰ，ＤＮ）＝（０，１）を出力する。セレクタ３１は、位相比較結果（ＵＰ，ＤＮ）＝（０，１）のとき、入力ノード３１ｂを選択し、図４（ｅ）に示す制御コードＣＤ２［１：ｎ］を選択結果ＳＥＬ［１：ｎ］としてラダー抵抗回路３２へ供給する。制御コードＣＤ２［１：ｎ］、選択結果ＳＥＬ［１：ｎ］は、それぞれ、ｎビットのビットパターンを有する。制御コードＣＤ２の示すデジタル値は、制御コードＣＤ１の示すデジタル値より小さい。ｎ＝３である場合、ＣＤ２＝“０１０”であってもよい。

図３に示すラダー抵抗回路３２は、セレクタ３１とループフィルタ４との間に配されている。ラダー抵抗回路３２は、入力ノード３２ａがセレクタ３１に電気的に接続され、出力ノード３２ｂがループフィルタ４に電気的に接続されている。ラダー抵抗回路３２は、選択結果ＳＥＬ［１：ｎ］をセレクタ３１から受ける。ラダー抵抗回路３２は、Ｒ−２Ｒ型のＤＡ変換器（ＤＡＣ）として機能し、選択結果ＳＥＬ［１：ｎ］をＤＡ変換してアナログ電圧を生成する。

例えば、ＳＥＬ［１：ｎ］＝ＣＤ１［１：ｎ］である場合、ラダー抵抗回路３２は、図４（ｅ）に示すアナログ電圧Ｖ_１を生成する。また、ＳＥＬ［１：ｎ］＝ＣＤ２［１：ｎ］である場合、ラダー抵抗回路３２は、図４（ｅ）に示すアナログ電圧Ｖ_２（＜Ｖ_１）を生成する。

図３に示すラダー抵抗回路３２は、生成されたアナログ電圧をループフィルタ４へ供給する。

ラダー抵抗回路３２は、複数の単位構成ＵＣ−１〜ＵＣ−（ｎ−１）がセレクタ３１と電圧生成回路３の出力ノード３ｃとの間にカスケード状に電気的に接続され、単位構成ＵＣ−（ｎ−１）及びグランド電位の間に単位構成ＵＣ’が電気的に接続されている。

各単位構成ＵＣは、ラインＬ１、ラインＬ２、抵抗素子Ｒ１、抵抗素子Ｒ２、及びバッファー素子ＢＥを有する。ラインＬ１は、一端がセレクタ３１に電気的に接続され、他端がノードＮ１に電気的に接続されている。ノードＮ１は、電圧生成回路３の出力ノード３ａ側に配されている。ラインＬ２は、一端が他の単位構成ＵＣに電気的に接続され、他端がノードＮ１に電気的に接続されている。抵抗素子Ｒ１は、ラインＬ２上に配され、一端が他の単位構成ＵＣに電気的に接続され、他端がノードＮ１に電気的に接続されている。抵抗素子Ｒ１は、抵抗値Ｒを有する。抵抗素子Ｒ２は、ラインＬ１上に配され、一端がバッファー素子ＢＥに電気的に接続され、他端がノードＮ１に電気的に接続されている。抵抗素子Ｒ２は、抵抗値２Ｒを有する。すなわち、抵抗素子Ｒ２は、抵抗素子Ｒ１の抵抗値の略２倍の抵抗値を有する。バッファー素子ＢＥは、ラインＬ２上に配されて、入力ノードがセレクタ３１に電気的に接続され、出力ノードが抵抗素子Ｒ２に電気的に接続されている。

単位構成ＵＣ’は、単位構成ＵＣに類似した構成であり、単位構成ＵＣにおける抵抗素子Ｒ１が抵抗素子Ｒ１’に置き換えられている。抵抗素子Ｒ１’は、抵抗値が抵抗素子Ｒ２と均等である。

セレクタ３１からのＳＥＬ［１：ｎ］の複数のビットは、ラダー抵抗回路３２における複数の単位構成ＵＣ−１〜ＵＣ−（ｎ−１）に対応している。ラダー抵抗回路３２は、複数のビットＳＥＬ［１］〜ＳＥＬ［ｎ］の値により複数の単位構成ＵＣ−１〜ＵＣ−（ｎ−１）のうちどの単位構成ＵＣ又は単位構成ＵＣ’が活性化されるかに応じて、電源電圧とグランド電位との間の抵抗分圧比が変わり、発生させるアナログ電圧の大きさが変わる。

例えば、ｎ＝３であり、ＳＥＬ［１：３］＝ＣＤ１［１：３］＝“１１０”である場合、単位構成ＵＣ−１、単位構成ＵＣ−２がアクティブになり、単位構成ＵＣ’がノンアクティブになる。これにより、単位構成ＵＣ−１、単位構成ＵＣ−２が電圧生成に寄与し、ＣＤ１［１：３］＝“１１０”に応じたアナログ電圧Ｖ_１が出力ノード３ｃに現れる。

また、ｎ＝３であり、ＳＥＬ［１：３］＝ＣＤ２［１：３］＝“０１０”である場合、単位構成ＵＣ−２がアクティブになり、単位構成ＵＣ−１、単位構成ＵＣ’がノンアクティブになる。これにより、単位構成ＵＣ−２が電圧生成に寄与し、ＣＤ２［１：３］＝“０１０”に応じたアナログ電圧Ｖ_２（＜Ｖ_１）が出力ノード３ｃに現れる。

このような動作中において、ラダー抵抗回路３２は、出力インピーダンスが一定になる。単位構成ＵＣ’のノードＮ１から見た場合、バッファー素子ＢＥの出力ノードは等価的にグランド電位とみなすことができ、それぞれ抵抗値２Ｒである２つの抵抗素子がグランド電位との間に並列接続された構成になり、合成抵抗の抵抗値がＲになる。単位構成ＵＣ−（ｎ−１）のノードＮ１から見た場合、バッファー素子ＢＥの出力ノードは等価的にグランド電位とみなすことができ、それぞれ抵抗値２Ｒである２つの抵抗素子がグランド電位との間に並列接続された構成になり、合成抵抗の抵抗値がＲになる。・・・単位構成ＵＣ−１のノードＮ１から見た場合、バッファー素子ＢＥの出力ノードは等価的にグランド電位とみなすことができ、それぞれ抵抗値２Ｒである２つの抵抗素子がグランド電位との間に並列接続された構成になり、合成抵抗の抵抗値がＲになる。すなわち、どの単位構成ＵＣが電圧生成に寄与する場合でも、ほぼ同じ出力抵抗になる。

ここで、仮に、図５（ａ）に示すように、非線形的に動作する電圧生成回路を考える。図５（ａ）は、非線形的に動作する電圧生成回路の伝達特性を示し、横軸が電圧生成回路に入力される位相比較結果に対応した基準信号ＲＥＦ及び内部信号ＦＢＫの位相差を示し、縦軸が電圧生成回路の出力電圧を示す。図５（ａ）では、位相が０から増加するに従い、曲線的に出力電圧が増加している。ＰＬＬ回路２は、位相差が正の範囲でロックする。電圧生成回路の伝達特性が非線形的であると、入力される位相比較結果に対応した位相差に応じて、電圧生成回路の電圧利得が、図５（ｂ）に示すように変化する（例えば、減少する）。図５（ｂ）は、電圧生成回路の利得特性を示し、横軸が電圧生成回路に入力される位相比較結果に対応した位相差を示し、縦軸が電圧生成回路の電圧利得を示す。この場合、ＰＬＬ回路２のΔΣ雑音の周波数特性において、図２（ｂ）に示すように、信号帯域ＦＢに許容レベルを上回るスプリアスのピークが現れ得る。

それに対して、実施形態では、ラダー抵抗回路３２の動作中における出力インピーダンスが一定になることなどにより、図５（ｃ）に示すように、電圧生成回路３の伝達特性が線形的になり得る。図５（ｃ）は、電圧生成回路３の伝達特性を示し、横軸が電圧生成回路３に入力される位相比較結果に対応した位相差を示し、縦軸が電圧生成回路３の出力電圧を示す。図５（ｃ）では、位相が０から増加するに従い、直線的に出力電圧が増加している。電圧生成回路３の伝達特性が線形的であると、電圧生成回路３の電圧利得が入力される位相比較結果に対応した位相差に応じて、図５（ｄ）に示すようにほぼ一定に維持される。図５（ｄ）は、電圧生成回路３の利得特性を示し、横軸が電圧生成回路３に入力される位相比較結果に対応した位相差を示し、縦軸が電圧生成回路３の電圧利得を示す。この場合、ＰＬＬ回路２のΔΣ雑音の周波数特性において、図２（ｃ）に示すように、信号帯域ＦＢにおけるスプリアスを許容レベル以下に抑制できる。

以上のように、本実施形態では、ＰＬＬ回路１において、電圧生成回路３を動作中に出力インピーダンスが一定になるように構成する。これにより、電圧生成回路３の伝達特性を線形化できるため、ＰＬＬ回路１のΔΣ雑音の周波数特性の信号帯域におけるスプリアスを抑制できる。したがって、ＰＬＬ回路１により発振出力信号を適正に生成できる。

なお、電圧生成回路３におけるラダー抵抗回路３２には、貫通電流が抑制されるような工夫が加えられてもよい。例えば、ラダー抵抗回路３２は、図６に示すように構成されてもよい。図６は、実施形態の変形例におけるラダー抵抗回路３２の詳細構成を示す図である。

図６では、ラダー抵抗回路３２の各単位構成ＵＣ又は単位構成ＵＣ’におけるバッファー素子ＢＥ及び抵抗素子Ｒ２の構成が図３より具体化されている。バッファー素子ＢＥは、インバータ接続されたトランジスタＴｒ１及びトランジスタＴｒ２を有する。抵抗素子Ｒ２は、抵抗素子Ｒ２１、抵抗素子Ｒ２２、及び抵抗素子Ｒ２３を有する。

トランジスタＴｒ１は、例えばＮＭＯＳトランジスタであり、ゲートがトランジスタＴｒ２のゲートとセレクタ３１とに接続され、ソースがグランド電位に接続され、ドレインが抵抗素子Ｒ２２の一端に接続されている。

トランジスタＴｒ２は、例えばＰＭＯＳトランジスタであり、ゲートがトランジスタＴｒ１のゲートとセレクタ３１とに接続され、ソースが電源電位に接続され、ドレインが抵抗素子Ｒ２１の一端に接続されている。

抵抗素子Ｒ２１は、一端がトランジスタＴｒ２のドレインに接続され、他端がノードＮ２に接続されている。抵抗素子Ｒ２２は、一端がトランジスタＴｒ１のドレインに接続され、他端がノードＮ２に接続されている。抵抗素子Ｒ２３は、一端がノードＮ２に接続され、他端がノードＮ１に接続されている。

抵抗素子Ｒ２１、抵抗素子Ｒ２２、抵抗素子Ｒ２３の抵抗値Ｒ_２１，Ｒ_２２，Ｒ_２３は、次の数式１を満たす。これにより、抵抗素子Ｒ２の抵抗値が抵抗素子Ｒ１の抵抗値の略２倍になる関係は、維持され得る。
｛（Ｒ_２１×Ｒ_２２）／（Ｒ_２１＋Ｒ_２２）｝＋Ｒ_２３＝２Ｒ・・・数式１

例えば、ラダー抵抗回路３２の１つの単位構成ＵＣ又は単位構成ＵＣ’におけるバッファー素子ＢＥ及び抵抗素子Ｒ２の動作は、図７のようになる。図７は、実施形態の変形例におけるラダー抵抗回路の動作を示す図である。

図７（ａ）に示すように、セレクタ３１から信号ＳＥＬ＝“Ｌ”レベルが供給されると、トランジスタＴｒ２がオン状態に維持されて、電源電位→トランジスタＴｒ２→抵抗素子Ｒ２１→ノードＮ２→抵抗素子Ｒ２３と電流が流れる。

図７（ｂ）に示すように、セレクタ３１からの信号ＳＥＬが“Ｌ”レベルから“Ｈ”レベルへ遷移すると、トランジスタＴｒ２がオフするとともにトランジスタＴｒ１がオンする。このとき、トランジスタＴｒ２のドレインに残留している電荷が抵抗素子Ｒ２１に妨げられてノードＮ２の側に流れにくい。また、ノードＮ２に残留している電荷が抵抗素子Ｒ２２に妨げられてトランジスタＴｒ１のドレインの側に流れにくい。

図７（ｃ）に示すように、セレクタ３１から信号ＳＥＬ＝“Ｈ”レベルが供給されると、トランジスタＴｒ１がオン状態に維持されて、抵抗素子Ｒ２３→ノードＮ２→抵抗素子Ｒ２２→トランジスタＴｒ１→グランド電位と電流が流れる。

このように、トランジスタＴｒ２のドレインとトランジスタＴｒ１のドレインとの間に抵抗素子Ｒ２１及び抵抗素子Ｒ２２が介在することで、トランジスタＴｒ２及びトランジスタＴｒ１の間における貫通電流を抑制できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ ＰＬＬ回路、２ 位相検出回路、３ 電圧生成回路、４ ループフィルタ、５ 電圧制御発振回路、６ 分周回路、７ 乱数発生回路、１００ 送信装置。

Claims (6)

1. 位相検出回路と、
   前記位相検出回路の出力ノードに電気的に接続された電圧生成回路と、
   前記電圧生成回路の出力ノードに電気的に接続されたフィルタと、
   前記フィルタの出力ノードに電気的に接続された電圧制御発振回路と、
   前記電圧制御発振回路から前記位相検出回路に至るフィードバック経路上に配された分周回路と、
   前記分周回路の制御ノードに電気的に接続された乱数発生回路と、
   を備え、
   前記電圧生成回路は、動作中に出力インピーダンスが一定になるように構成されている
   ＰＬＬ回路。
2. 前記電圧生成回路は、
   前記位相検出回路の出力ノードに接続された制御ノードを有するセレクタと、
   前記セレクタと前記電圧生成回路の出力ノードとの間に電気的に接続されたＲ−２Ｒ型のラダー抵抗回路と、
   を有する
   請求項１に記載のＰＬＬ回路。
3. 前記ラダー抵抗回路は、複数の単位構成が前記セレクタと前記電圧生成回路の出力ノードとの間にカスケード状に電気的に接続され、
   前記単位構成は、
   一端が前記セレクタに接続され、他端が前記電圧生成回路の出力ノード側の第１のノードに接続された第１のラインと、
   一端が他の単位構成に接続され、他端が前記第１のノードに接続された第２のラインと、
   前記第２のライン上に配され、第１の抵抗値を有する第１の抵抗素子と、
   前記第１のライン上に配され、前記第１の抵抗値の略２倍の第２の抵抗値を有する第２の抵抗素子と、
   前記第２のライン上に配されたバッファー素子と、
   を有する
   請求項２に記載のＰＬＬ回路。
4. 前記バッファー素子は、互いにインバータ接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを有し、
   前記第２の抵抗素子は、
   一端が前記ＰＭＯＳトランジスタのドレインに接続され、他端が第２のノードに接続された第３の抵抗素子と、
   一端が前記ＮＭＯＳトランジスタのドレインに接続され、他端が前記第２のノードに接続された第４の抵抗素子と、
   一端が前記第２のノードに接続され、他端が前記第１のノードに接続された第５の抵抗素子と、
   を有する
   請求項３に記載のＰＬＬ回路。
5. 前記セレクタへ第１の値と第２の値とを供給する制御回路をさらに備え、
   前記セレクタは、前記位相検出回路の比較結果に応じて、前記第１の値と前記第２の値とのいずれかを選択し、
   前記ラダー抵抗回路は、前記セレクタで選択された値に応じた電圧を生成する
   請求項２から４のいずれか１項に記載のＰＬＬ回路。
6. 請求項１から５のいずれか１項に記載のＰＬＬ回路を備えた送信装置。

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