JP2758118B2 - 誤差修正シンセサイザ - Google Patents
誤差修正シンセサイザInfo
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- frequency
- pulse
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
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- H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
Description
【０００１】
【産業上の利用分野】本発明はシンセサイザに関し、よ
り具体的には端数Ｎ型間接シンセサイザにおいてスプリ
アス周波数誤差を低減するための方法および装置に関す
る。
り具体的には端数Ｎ型間接シンセサイザにおいてスプリ
アス周波数誤差を低減するための方法および装置に関す
る。
【０００２】特定の応用を例証する実施例を参照して本
発明を述べるが、この発明はこれに限定されるものでな
いことを理解すべきである。当該技術において普通に熟
練しここに提示される技術に接する者は、その要旨およ
びこの発明が非常に有用な付随分野の範囲における付加
的な変形、応用、および実施を理解することになる。
発明を述べるが、この発明はこれに限定されるものでな
いことを理解すべきである。当該技術において普通に熟
練しここに提示される技術に接する者は、その要旨およ
びこの発明が非常に有用な付随分野の範囲における付加
的な変形、応用、および実施を理解することになる。
【０００３】
【従来の技術】シンセサイザは送信あるいは受信のため
高周波スペクトルにおいて特定周波数を選択するために
用いられる。シンセサイザは正確な周波数増分でステッ
プする能力を有する。しかし、間接フェーズロックシン
グルループシンセサイザは与えられた基準周波数未満の
周波数ステップサイズを提供できない。さらに、小さな
周波数ステップサイズを提供するためには、ある制約が
シングルループシンセサイザの設計において満足されな
くてはならない。この制約は、シンセサイザが極めて短
時間のうちに特定周波数に落ち着く必要があることと、
シンセサイザがスペクトル的に純粋な出力（例えば高調
波を含まない周波数成分）を提供することを含む。
高周波スペクトルにおいて特定周波数を選択するために
用いられる。シンセサイザは正確な周波数増分でステッ
プする能力を有する。しかし、間接フェーズロックシン
グルループシンセサイザは与えられた基準周波数未満の
周波数ステップサイズを提供できない。さらに、小さな
周波数ステップサイズを提供するためには、ある制約が
シングルループシンセサイザの設計において満足されな
くてはならない。この制約は、シンセサイザが極めて短
時間のうちに特定周波数に落ち着く必要があることと、
シンセサイザがスペクトル的に純粋な出力（例えば高調
波を含まない周波数成分）を提供することを含む。
【０００４】小さな周波数ステップサイズを達成するに
は、シンセサイザがＦref の増分でステップするので、
与えられた基準周波数（Ｆref ）が小さい必要がある。
特定シンセサイザ周波数で高速な落着時間を達成するに
は、ループフィルタが広い帯域幅を示さなくてはならな
い。しかし、狭いループフィルタ帯域幅は位相検出器に
おいて基準周波数（Ｆref ）成分を排除するために必要
である。これらループフィルタ帯域幅の要求は相互に排
他的である。Ｆref よりも小さい周波数ステップサイズ
を提供不能ということと相互排他的な帯域幅問題を克服
する従来の解決策は、端数Ｎシンセサイザを用いること
であった。
は、シンセサイザがＦref の増分でステップするので、
与えられた基準周波数（Ｆref ）が小さい必要がある。
特定シンセサイザ周波数で高速な落着時間を達成するに
は、ループフィルタが広い帯域幅を示さなくてはならな
い。しかし、狭いループフィルタ帯域幅は位相検出器に
おいて基準周波数（Ｆref ）成分を排除するために必要
である。これらループフィルタ帯域幅の要求は相互に排
他的である。Ｆref よりも小さい周波数ステップサイズ
を提供不能ということと相互排他的な帯域幅問題を克服
する従来の解決策は、端数Ｎシンセサイザを用いること
であった。
【０００５】シングルループシンセサイザは基準周波数
（Ｆref ）信号をループ位相検出器の入力端子において
受取る。このループ位相検出器の出力信号はオペアンプ
および適切なフィードバック回路で構成されるローパス
フィルタに送られる。このループフィルタの出力は出力
周波数信号を生成する電圧制御発振器（ＶＣＯ）に向け
られる。出力周波数信号の一部は、分割比をプログラム
し分割出力周波数信号を生成するためにユーザ選択プロ
グラムワードを受取るループデバイダ回路にフィードバ
ックされる。
（Ｆref ）信号をループ位相検出器の入力端子において
受取る。このループ位相検出器の出力信号はオペアンプ
および適切なフィードバック回路で構成されるローパス
フィルタに送られる。このループフィルタの出力は出力
周波数信号を生成する電圧制御発振器（ＶＣＯ）に向け
られる。出力周波数信号の一部は、分割比をプログラム
し分割出力周波数信号を生成するためにユーザ選択プロ
グラムワードを受取るループデバイダ回路にフィードバ
ックされる。
【０００６】この分割出力周波数信号はループ位相検出
器に送られ、ループ誤差電圧を発生するためにＦref と
比較される。このループ誤差電圧は電圧制御発振器を同
調させるためにループフィルタでフィルタされる。同調
に伴い、電圧制御発振器は周波数偏移を強制され、偏移
周波数は電圧制御発振器に供給された同調電圧によって
制御される。偏移出力周波数はループ誤差電圧をゼロに
低減するためのループデバイダ回路を介してループ位相
検出器にフィードバックされる。こうして、電圧制御発
振器の出力周波数信号がシンセサイザ出力信号にもな
る。理想的には、ループ誤差電圧がシングルループの作
用により最終的にゼロとなるべきである。この位相検出
器は、電圧制御発振器の出力周波数信号の変化に責任の
ある温度ドリフトおよび部品年齢によるシングルループ
での変化をモニタする。
器に送られ、ループ誤差電圧を発生するためにＦref と
比較される。このループ誤差電圧は電圧制御発振器を同
調させるためにループフィルタでフィルタされる。同調
に伴い、電圧制御発振器は周波数偏移を強制され、偏移
周波数は電圧制御発振器に供給された同調電圧によって
制御される。偏移出力周波数はループ誤差電圧をゼロに
低減するためのループデバイダ回路を介してループ位相
検出器にフィードバックされる。こうして、電圧制御発
振器の出力周波数信号がシンセサイザ出力信号にもな
る。理想的には、ループ誤差電圧がシングルループの作
用により最終的にゼロとなるべきである。この位相検出
器は、電圧制御発振器の出力周波数信号の変化に責任の
ある温度ドリフトおよび部品年齢によるシングルループ
での変化をモニタする。
【０００７】ループデバイダ回路にフィードバックされ
た偏移出力周波数信号は実際には分割比”Ｎdiv ”であ
るユーザ選択プロクグラムワード”／Ｎ”によって分割
される。”Ｎdiv ”の値はいつも端数Ｎ制御回路によっ
て制御され、ここでは”Ｎdiv ”が”／Ｎ”または”／
Ｎ＋１”の値であると仮定できる。この端数Ｎ制御回路
はラッチおよび加算器を持つアキュミュレータを備え
る。この加算器は外部ソースから端数周波数ワードを受
取る。このラッチおよび加算器は、周期的に”＋１”を
プログラムワードに加算して分割比を”／Ｎ＋１”に変
更するためにループデバイダと協力する。２つのデバイ
ダを利用すると、整数成分と端数成分とを効率的に持つ
ような平均分割比”ＤＩＶ”が得られる。しかし、瞬時
分割比は”／Ｎ”または”／Ｎ＋１”のいずれかであ
る。
た偏移出力周波数信号は実際には分割比”Ｎdiv ”であ
るユーザ選択プロクグラムワード”／Ｎ”によって分割
される。”Ｎdiv ”の値はいつも端数Ｎ制御回路によっ
て制御され、ここでは”Ｎdiv ”が”／Ｎ”または”／
Ｎ＋１”の値であると仮定できる。この端数Ｎ制御回路
はラッチおよび加算器を持つアキュミュレータを備え
る。この加算器は外部ソースから端数周波数ワードを受
取る。このラッチおよび加算器は、周期的に”＋１”を
プログラムワードに加算して分割比を”／Ｎ＋１”に変
更するためにループデバイダと協力する。２つのデバイ
ダを利用すると、整数成分と端数成分とを効率的に持つ
ような平均分割比”ＤＩＶ”が得られる。しかし、瞬時
分割比は”／Ｎ”または”／Ｎ＋１”のいずれかであ
る。
【０００８】端数Ｎシンセサイザの端数分割比はＦref
未満の周波数ステップサイズを得るために用いられる。
これは、次の例に示されるように分割比を時間と共に変
化させることにより達成される。１０．１のような非整
数値で分割するため、デバイダは連続した９サイクルに
ついて値Ｎ＝１０とし、続いて１サイクルについてＮ＋
１の値＝１１とする。１０の分割インターバルを越え
て、平均率が１０．１となるる。このため、結果とし得
られるシンセサイザ出力周波数は基準周波数Ｆref'の１
０．１倍という端数倍数となる。
未満の周波数ステップサイズを得るために用いられる。
これは、次の例に示されるように分割比を時間と共に変
化させることにより達成される。１０．１のような非整
数値で分割するため、デバイダは連続した９サイクルに
ついて値Ｎ＝１０とし、続いて１サイクルについてＮ＋
１の値＝１１とする。１０の分割インターバルを越え
て、平均率が１０．１となるる。このため、結果とし得
られるシンセサイザ出力周波数は基準周波数Ｆref'の１
０．１倍という端数倍数となる。
【０００９】
【発明が解決しようとする課題】このデバイダは２つの
別々の比（Ｎ＝１０，Ｎ＋１＝１１）の間で変化するた
め、端数Ｎ誤差パルスｔe が生成される。電圧制御発振
器からの出力周波数信号はＦref の端数倍で作用する。
２つの比”／Ｎ”および”／Ｎ＋１”による分割はルー
プデバイダ回路の出力信号の周波数をループ位相検出器
に送られている一定のＦref の周波数とは幾分異ならせ
る。誤差パルスｔe はループデバイダにおいて分割比を
変化させることにより生じるが、これはループ位相検出
器の出力端子に現れる。修正なしでは、この誤差パルス
ｔe がシンセサイザ出力信号に不要なスプリアス変調を
かける結果になる。
別々の比（Ｎ＝１０，Ｎ＋１＝１１）の間で変化するた
め、端数Ｎ誤差パルスｔe が生成される。電圧制御発振
器からの出力周波数信号はＦref の端数倍で作用する。
２つの比”／Ｎ”および”／Ｎ＋１”による分割はルー
プデバイダ回路の出力信号の周波数をループ位相検出器
に送られている一定のＦref の周波数とは幾分異ならせ
る。誤差パルスｔe はループデバイダにおいて分割比を
変化させることにより生じるが、これはループ位相検出
器の出力端子に現れる。修正なしでは、この誤差パルス
ｔe がシンセサイザ出力信号に不要なスプリアス変調を
かける結果になる。
【００１０】端数Ｎ誤差パルスｔe は各基準クロック毎
に位相検出器の出力端子に現れる。誤差パルスｔe はル
ープフィルタを介してフィルタされ、電圧誤差Ｖerr を
電圧制御発振器の入力端子に発生する。誤差パルスｔe
はループ位相検出器の出力端子に各クロックパルス毎に
現れるため、電圧誤差Ｖerr が時間的に累積する。この
累積した電圧誤差Ｖerr は電圧制御発振器の出力周波数
信号を変調し、スプリアス信号をシンセサイザ出力信号
にのせてしまう。従って、端数Ｎシンセサイザはスペク
トル的に純粋な出力信号を提供できない。
に位相検出器の出力端子に現れる。誤差パルスｔe はル
ープフィルタを介してフィルタされ、電圧誤差Ｖerr を
電圧制御発振器の入力端子に発生する。誤差パルスｔe
はループ位相検出器の出力端子に各クロックパルス毎に
現れるため、電圧誤差Ｖerr が時間的に累積する。この
累積した電圧誤差Ｖerr は電圧制御発振器の出力周波数
信号を変調し、スプリアス信号をシンセサイザ出力信号
にのせてしまう。従って、端数Ｎシンセサイザはスペク
トル的に純粋な出力信号を提供できない。
【００１１】いくつかの試みがループ位相検出器の出力
端子に現れる誤差パルスｔe および電圧制御発振器の入
力端子に発生する対応誤差電圧Ｖerr の存在を補償する
ためになされている。一般に、従来の補償方式はデジタ
ル−アナログ変換器またはスイッチ電流源を用いた修正
回路を含む。このデジタル−アナログ変換のアプローチ
はアナログ出力信号が温度によって変化可能で低減した
誤差パルスを取消す結果になるということから制約され
る。電流源は適切に機能すれば温度変動に対してうまく
無反応となる。しかし、この解決策は電流源を温度変動
に対してうまく無反応にするために高価で精密な部品を
必要とする。このため、コストおよび機能の短所が両方
の従来アプローチにある。
端子に現れる誤差パルスｔe および電圧制御発振器の入
力端子に発生する対応誤差電圧Ｖerr の存在を補償する
ためになされている。一般に、従来の補償方式はデジタ
ル−アナログ変換器またはスイッチ電流源を用いた修正
回路を含む。このデジタル−アナログ変換のアプローチ
はアナログ出力信号が温度によって変化可能で低減した
誤差パルスを取消す結果になるということから制約され
る。電流源は適切に機能すれば温度変動に対してうまく
無反応となる。しかし、この解決策は電流源を温度変動
に対してうまく無反応にするために高価で精密な部品を
必要とする。このため、コストおよび機能の短所が両方
の従来アプローチにある。
【００１２】従って、シンセサイザ出力信号の不要スプ
リアス変調を防止するシングルループ端数Ｎシンセサイ
ザのために誤差パルス修正方式の改善が当該技術におい
て必要となる。
リアス変調を防止するシングルループ端数Ｎシンセサイ
ザのために誤差パルス修正方式の改善が当該技術におい
て必要となる。
【００１３】
【課題を解決するための手段】本発明のデジタル誤差修
正端数Ｎシンセサイザおよび方法はこの当該技術の必要
に取り組んだものである。本発明は基準周波数信号を生
成する基準周波数発生器および基準周波数の端数倍に等
しい周波数を持つ出力信号を生成する電圧制御発振器を
備える。この端数Ｎシンセサイザの出力信号は残余誤差
信号を含み、誤差信号補償回路がこの残余誤差信号をキ
ャンセルする修正信号を発生するために設けられる。
正端数Ｎシンセサイザおよび方法はこの当該技術の必要
に取り組んだものである。本発明は基準周波数信号を生
成する基準周波数発生器および基準周波数の端数倍に等
しい周波数を持つ出力信号を生成する電圧制御発振器を
備える。この端数Ｎシンセサイザの出力信号は残余誤差
信号を含み、誤差信号補償回路がこの残余誤差信号をキ
ャンセルする修正信号を発生するために設けられる。
【００１４】
【作用】実施例では、基準周波数信号が基準周波数信号
とフィードバック信号との位相差に比例した誤差電圧を
生成するループ位相検出器に届けられる。出力信号の周
波数は、基準周波数信号の端数倍でかつ誤差電圧に比例
したものであり、フィードバック信号を生成するために
ループデバイダ回路の複数の約数により演算される。残
余誤差信号はループ位相検出器の出力端子に現れる。誤
差信号補償回路は、２進カウンタおよびマグニチュード
比較器を有し、残余誤差信号をキャンセルするために修
正信号を発生する。サミングノードが残余誤差信号をキ
ャンセルするために設けられる。サミングネットワーク
の抵抗は修正信号内の合計エネルギーが残余誤差信号内
の合計エネルギーに等しくなるよう決められる。
とフィードバック信号との位相差に比例した誤差電圧を
生成するループ位相検出器に届けられる。出力信号の周
波数は、基準周波数信号の端数倍でかつ誤差電圧に比例
したものであり、フィードバック信号を生成するために
ループデバイダ回路の複数の約数により演算される。残
余誤差信号はループ位相検出器の出力端子に現れる。誤
差信号補償回路は、２進カウンタおよびマグニチュード
比較器を有し、残余誤差信号をキャンセルするために修
正信号を発生する。サミングノードが残余誤差信号をキ
ャンセルするために設けられる。サミングネットワーク
の抵抗は修正信号内の合計エネルギーが残余誤差信号内
の合計エネルギーに等しくなるよう決められる。
【００１５】
【実施例】シンセサイザは送信あるいは受信のため高周
波スペクトルにおいて特定周波数を選択するために用い
られる。シンセサイザは正確な周波数増分でステップす
る能力を有する。しかし、間接フェーズロックシングル
ループシンセサイザは与えられた基準周波数未満の周波
数ステップサイズを提供できない。従来技術の端数Ｎシ
ンセサイザは端数分割比によってこうした制約を克服す
る。これは、分割比を時間と共に変化させることにより
達成される。
波スペクトルにおいて特定周波数を選択するために用い
られる。シンセサイザは正確な周波数増分でステップす
る能力を有する。しかし、間接フェーズロックシングル
ループシンセサイザは与えられた基準周波数未満の周波
数ステップサイズを提供できない。従来技術の端数Ｎシ
ンセサイザは端数分割比によってこうした制約を克服す
る。これは、分割比を時間と共に変化させることにより
達成される。
【００１６】従来技術の端数Ｎシンセサイザ１０の簡易
ブロック図は図１に示される。ここに示されるのは、ル
ープ位相検出器１４に基準周波数Ｆref を供給する基準
周波数発生器１２である。ループ位相検出器１４の出力
信号は、直列なフィードバック抵抗２０およびキャパシ
タ２２付きのオペアンプ１８と、抵抗２４および２６並
びに電気的なグランドに接続されるキャパシタ２８を含
むフィルタエレメントとで構成されるローパスループフ
ィルタ１６に送られる。ループフィルタ１６の出力は出
力周波数信号Ｆout を生成する電圧制御発振器（ＶＣ
Ｏ）３０に向けられる。出力周波数信号Ｆout の一部は
ループ位相検出器１４にループデバイダ回路３２を介し
てフィードバックされる。デバイダ回路３２は分割比を
プログラムして分割出力周波数信号を生成するために外
部ユーザ選択プログラムワード”／Ｎ”を受取る。
ブロック図は図１に示される。ここに示されるのは、ル
ープ位相検出器１４に基準周波数Ｆref を供給する基準
周波数発生器１２である。ループ位相検出器１４の出力
信号は、直列なフィードバック抵抗２０およびキャパシ
タ２２付きのオペアンプ１８と、抵抗２４および２６並
びに電気的なグランドに接続されるキャパシタ２８を含
むフィルタエレメントとで構成されるローパスループフ
ィルタ１６に送られる。ループフィルタ１６の出力は出
力周波数信号Ｆout を生成する電圧制御発振器（ＶＣ
Ｏ）３０に向けられる。出力周波数信号Ｆout の一部は
ループ位相検出器１４にループデバイダ回路３２を介し
てフィードバックされる。デバイダ回路３２は分割比を
プログラムして分割出力周波数信号を生成するために外
部ユーザ選択プログラムワード”／Ｎ”を受取る。
【００１７】分割出力周波数信号はループ位相検出器１
４に送り返され、当該技術において知られるようにルー
プ誤差信号を発生するためにＦref と比較される。ルー
プ誤差電圧は周波数偏移を強制される電圧制御発振器３
０を同調させるためにループフィルタ１６においてフィ
ルタされる。偏移周波数は電圧制御発振器３０に届けら
れる同調電圧によって制御される。偏移出力周波数信号
Ｆout はループ誤差をゼロに低減するためにループデバ
イダ回路３２を介してループ位相検出器１４にフィード
バックされる。電圧制御発振器３０の出力周波数信号Ｆ
out はシンセサイザ出力信号でもある。ループ誤差電圧
はシングルループシンセサイザのフィードバック作用に
よって最終的にゼロに近づく。位相検出器は温度ドリフ
トおよび部品年齢によるシングルループでの変化をモニ
タし、こうした変化を補償させる。
４に送り返され、当該技術において知られるようにルー
プ誤差信号を発生するためにＦref と比較される。ルー
プ誤差電圧は周波数偏移を強制される電圧制御発振器３
０を同調させるためにループフィルタ１６においてフィ
ルタされる。偏移周波数は電圧制御発振器３０に届けら
れる同調電圧によって制御される。偏移出力周波数信号
Ｆout はループ誤差をゼロに低減するためにループデバ
イダ回路３２を介してループ位相検出器１４にフィード
バックされる。電圧制御発振器３０の出力周波数信号Ｆ
out はシンセサイザ出力信号でもある。ループ誤差電圧
はシングルループシンセサイザのフィードバック作用に
よって最終的にゼロに近づく。位相検出器は温度ドリフ
トおよび部品年齢によるシングルループでの変化をモニ
タし、こうした変化を補償させる。
【００１８】ループデバイダ回路３２ににフィードバッ
クされる偏移出力周波数信号はユーザ選択プログラムワ
ード”／Ｎ”による分割を受ける。このデバイダ回路３
２は分割比”Ｎdiv ”によって表され、 Ｎdiv ＝ Ｆout ／Ｆref ［１］ と等価である。従って、 Ｆout ＝ Ｎdiv ｘ Ｆref ［２］ ”Ｎdiv ”の値はいつも端数Ｎ制御回路によって制御さ
れ、ここでは”Ｎdiv”が”／Ｎ”または”／Ｎ＋１”
の値であると仮定できる。この端数Ｎ制御回路はラッチ
３６および加算器３８を持つアキュミュレータ回路３４
を備える。この加算器３８は外部ソースから端数周波数
ワード”Ｆ”を受取る。このラッチ３６および加算器３
８は、周期的に”＋１”をプログラムワード”／Ｎ”に
加算して分割比を”／Ｎ＋１”に変更するためにループ
デバイダ３２と協力する。２つのデバイダを利用する
と、整数成分と端数成分とを効率的に持った平均分割
比”ＤＩＶ”が得られる。しかし、瞬時分割比は”／
Ｎ”または”／Ｎ＋１”のいずれかである。
クされる偏移出力周波数信号はユーザ選択プログラムワ
ード”／Ｎ”による分割を受ける。このデバイダ回路３
２は分割比”Ｎdiv ”によって表され、 Ｎdiv ＝ Ｆout ／Ｆref ［１］ と等価である。従って、 Ｆout ＝ Ｎdiv ｘ Ｆref ［２］ ”Ｎdiv ”の値はいつも端数Ｎ制御回路によって制御さ
れ、ここでは”Ｎdiv”が”／Ｎ”または”／Ｎ＋１”
の値であると仮定できる。この端数Ｎ制御回路はラッチ
３６および加算器３８を持つアキュミュレータ回路３４
を備える。この加算器３８は外部ソースから端数周波数
ワード”Ｆ”を受取る。このラッチ３６および加算器３
８は、周期的に”＋１”をプログラムワード”／Ｎ”に
加算して分割比を”／Ｎ＋１”に変更するためにループ
デバイダ３２と協力する。２つのデバイダを利用する
と、整数成分と端数成分とを効率的に持った平均分割
比”ＤＩＶ”が得られる。しかし、瞬時分割比は”／
Ｎ”または”／Ｎ＋１”のいずれかである。
【００１９】最初の目的はＦref 未満の周波数ステップ
サイズを達成することである。所望周波数ステップは以
下に示すようにループ基準周波数Ｆref の整数約数（例
えば分数）であり、 ｆstep ＝ Ｆref ／ｎ ［３］ ”ｎ”は加算器３８の基数である。加算器３８は端数周
波数ワード”Ｆ”をＦref の各クロックエッジでラッチ
３６に格納された前回の和に加算する。新しい和はこの
あとラッチ３６に予め格納された和に置きかわる。ラッ
チ３６は１基準クロック期間のあいだラッチ３６の入力
にある加算器３８の数値を保持する。この動作は１基準
クロック期間から次の基準クロック期間まで繰り返され
る。加算器３８はラッチ３６の出力を受取り、再びこれ
に端数周波数ワード”Ｆ”を加算する。各クロックサイ
クル後、加算器３８の和が増大してアキュミュレータ動
作となる。
サイズを達成することである。所望周波数ステップは以
下に示すようにループ基準周波数Ｆref の整数約数（例
えば分数）であり、 ｆstep ＝ Ｆref ／ｎ ［３］ ”ｎ”は加算器３８の基数である。加算器３８は端数周
波数ワード”Ｆ”をＦref の各クロックエッジでラッチ
３６に格納された前回の和に加算する。新しい和はこの
あとラッチ３６に予め格納された和に置きかわる。ラッ
チ３６は１基準クロック期間のあいだラッチ３６の入力
にある加算器３８の数値を保持する。この動作は１基準
クロック期間から次の基準クロック期間まで繰り返され
る。加算器３８はラッチ３６の出力を受取り、再びこれ
に端数周波数ワード”Ｆ”を加算する。各クロックサイ
クル後、加算器３８の和が増大してアキュミュレータ動
作となる。
【００２０】加算器３８は”ｎ−１”に達するまでＦre
f によって制御される割合で累積する。次の基準クロッ
ク後、加算器３８の出力は最大値になる。この後、論理
−１の値を持ったキャリーオーバー出力”ＣＯ”が作ら
れ、加算器３８の出力がゼロになる。キャリーオーバー
出力”ＣＯ”は図１に示すようにループデバイダ回路３
２に送り返される。この動作により、ループデバイダ回
路３２は１クロックの間その分割比Ｎdiv を”／Ｎ”か
ら”／Ｎ＋１”に増大させる。続く基準クロックサイク
ルはアキュミュレータ回路３４のキャリーオーバー出力
ＣＯをゼロに戻し、シーケンスを繰り返させる。
f によって制御される割合で累積する。次の基準クロッ
ク後、加算器３８の出力は最大値になる。この後、論理
−１の値を持ったキャリーオーバー出力”ＣＯ”が作ら
れ、加算器３８の出力がゼロになる。キャリーオーバー
出力”ＣＯ”は図１に示すようにループデバイダ回路３
２に送り返される。この動作により、ループデバイダ回
路３２は１クロックの間その分割比Ｎdiv を”／Ｎ”か
ら”／Ｎ＋１”に増大させる。続く基準クロックサイク
ルはアキュミュレータ回路３４のキャリーオーバー出力
ＣＯをゼロに戻し、シーケンスを繰り返させる。
【００２１】周期的に変化するループ分割比Ｎdiv は、
基準クロックサイクルについて平均したときに端数を表
わす。従って、平均分割比”ＤＩＶ”は瞬時ループ分割
比Ｎdiv に（ｎ−１）基準クロックサイクルの間値”／
Ｎ”および１付加基準クロックサイクルの間値”／Ｎ＋
１”を持つよう時間と共に変化する。平均分割比”ＤＩ
Ｖ”の代表は図２に明瞭に示される。図２における上部
ラインは複数の周期的な基準クロックサイクルを表し、
ここで加算器３８の最大値、すなわち基数は”ｎ”で示
される。加えて、瞬時分割比が（ｎ−１）基準クロック
サイクルの間”／Ｎ”であり、瞬時分割比が１付加基準
クロックサイクルの間”／Ｎ＋１”であることが示され
る。図２における下部ラインは分割比が”Ｎ＋１”のと
き論理１であるキャリーオーバー出力ＣＯを表す。
基準クロックサイクルについて平均したときに端数を表
わす。従って、平均分割比”ＤＩＶ”は瞬時ループ分割
比Ｎdiv に（ｎ−１）基準クロックサイクルの間値”／
Ｎ”および１付加基準クロックサイクルの間値”／Ｎ＋
１”を持つよう時間と共に変化する。平均分割比”ＤＩ
Ｖ”の代表は図２に明瞭に示される。図２における上部
ラインは複数の周期的な基準クロックサイクルを表し、
ここで加算器３８の最大値、すなわち基数は”ｎ”で示
される。加えて、瞬時分割比が（ｎ−１）基準クロック
サイクルの間”／Ｎ”であり、瞬時分割比が１付加基準
クロックサイクルの間”／Ｎ＋１”であることが示され
る。図２における下部ラインは分割比が”Ｎ＋１”のと
き論理１であるキャリーオーバー出力ＣＯを表す。
【００２２】端数または平均分割比”ＤＩＶ”は次のよ
うにして決定される。式［３］からは小さな周波数ステ
ップサイズ”ｆstep”がＦref を加算器３８の基数”
ｎ”で割って決定されることがわかる。端数周波数ワー
ド”Ｆ”（例えばプログラムワードの端数部分）は、 Ｆ ＝ １／ｎ ［４］ に等しい。ここで、プログラムワードの整数部は（ｎ−
１）基準クロックサイクルの間”／Ｎ”であって、１付
加基準クロックサイクルの間”／Ｎ＋１”である瞬時分
割比”Ｎdiv ”によって決定される。このため、”ｎ”
基準クロックサイクルについて平均される平均分割比”
ＤＩＶ”は、次のようにして決まる。
うにして決定される。式［３］からは小さな周波数ステ
ップサイズ”ｆstep”がＦref を加算器３８の基数”
ｎ”で割って決定されることがわかる。端数周波数ワー
ド”Ｆ”（例えばプログラムワードの端数部分）は、 Ｆ ＝ １／ｎ ［４］ に等しい。ここで、プログラムワードの整数部は（ｎ−
１）基準クロックサイクルの間”／Ｎ”であって、１付
加基準クロックサイクルの間”／Ｎ＋１”である瞬時分
割比”Ｎdiv ”によって決定される。このため、”ｎ”
基準クロックサイクルについて平均される平均分割比”
ＤＩＶ”は、次のようにして決まる。
【００２３】 ＤＩＶ ＝ ［（ｎ−１）Ｎ ＋ １（Ｎ＋１）］／Ｎ ［５］ 式［５］を簡単にすると、次のような表現になる。
【００２４】 ＤＩＶ ＝ Ｎ ＋ （１／ｎ） ［６］ 式［６］中の語”Ｎ”はプログラムワードの整数部を表
し、図１に示すループデバイダ回路３２へ供給される。
式［４］に示す語”１／ｎ”はプログラムワードの端数
部分”Ｆ”を表し、図１に示す加算器３８に供給され
る。このため平均分割比の簡単な表現形式は、 ＤＩＶ ＝ Ｎ. Ｆ ［７］ である。シングルループ端数Ｎデバイダにおいて、端数
部”Ｆ”は大きな整数部”Ｎ”に速い落着時間を提供さ
せる一方で、小さな周波数ステップサイズを提供する。
式［２］は出力周波数Ｆout が基準周波数Ｆref の瞬時
分割比Ｎdiv 倍に等しいことを記述する。平均分割比Ｄ
ＩＶを式［２］内の瞬時分割比Ｎdiv に代入すると、次
の式が得られる。
し、図１に示すループデバイダ回路３２へ供給される。
式［４］に示す語”１／ｎ”はプログラムワードの端数
部分”Ｆ”を表し、図１に示す加算器３８に供給され
る。このため平均分割比の簡単な表現形式は、 ＤＩＶ ＝ Ｎ. Ｆ ［７］ である。シングルループ端数Ｎデバイダにおいて、端数
部”Ｆ”は大きな整数部”Ｎ”に速い落着時間を提供さ
せる一方で、小さな周波数ステップサイズを提供する。
式［２］は出力周波数Ｆout が基準周波数Ｆref の瞬時
分割比Ｎdiv 倍に等しいことを記述する。平均分割比Ｄ
ＩＶを式［２］内の瞬時分割比Ｎdiv に代入すると、次
の式が得られる。
【００２５】 Ｆout ＝ Ｎ. Ｆ ｘ Ｆref ［８］ 従って、ロックされると、ループ電圧制御発振器３０が
基準周波数Ｆref のＮ.Ｆ倍の周波数出力信号Ｆout を
生成するようになる。
基準周波数Ｆref のＮ.Ｆ倍の周波数出力信号Ｆout を
生成するようになる。
【００２６】電圧制御発振器３０が式［８］に示すよう
に基準周波数Ｆref のＮ. Ｆ倍で動作する一方で、ルー
プデバイダ回路３２は”／Ｎ”または”／Ｎ＋１”によ
る分割だけができる。ループ位相検出器１４にループデ
バイダ回路３２からフィードバックされた結果の周波数
信号は、 Ｆfeedback ＝ （Ｎ. Ｆ／Ｎ） ｘ Ｆref ［９］ であり、この周波数はＦref と比較される。ループデバ
イダ回路３２は２つの別々の比のあいだで変化するた
め、残余誤差パルスｔe が生成される。２つの比”／
Ｎ”および”／Ｎ＋１”による分割は、ループデバイダ
回路３２の出力信号Ｆout の周波数を基準周波数Ｆref
の周波数から変化させる。誤差パルスｔe は各基準クロ
ックパルスＦref 毎にループ位相検出器１４の出力端子
に現れる。誤差パルスｔe はループ電圧誤差Ｖerr と一
緒にループフィルタ１６を介してフィルタされる。誤差
パルスｔe およびループ電圧誤差Ｖerr は時間的に累積
し、電圧制御発振器３０の出力周波数信号Ｆout を変調
し、不要なスプリアス信号をシンセサイザ出力信号にの
せてしまう。ループ位相検出器の出力端子に現れる残余
誤差のパルス幅は、 ｔe ＝ （１／Ｆref ） ｘ （１ − Ｎ／Ｎ. Ｆ） ［１０］ である。
に基準周波数Ｆref のＮ. Ｆ倍で動作する一方で、ルー
プデバイダ回路３２は”／Ｎ”または”／Ｎ＋１”によ
る分割だけができる。ループ位相検出器１４にループデ
バイダ回路３２からフィードバックされた結果の周波数
信号は、 Ｆfeedback ＝ （Ｎ. Ｆ／Ｎ） ｘ Ｆref ［９］ であり、この周波数はＦref と比較される。ループデバ
イダ回路３２は２つの別々の比のあいだで変化するた
め、残余誤差パルスｔe が生成される。２つの比”／
Ｎ”および”／Ｎ＋１”による分割は、ループデバイダ
回路３２の出力信号Ｆout の周波数を基準周波数Ｆref
の周波数から変化させる。誤差パルスｔe は各基準クロ
ックパルスＦref 毎にループ位相検出器１４の出力端子
に現れる。誤差パルスｔe はループ電圧誤差Ｖerr と一
緒にループフィルタ１６を介してフィルタされる。誤差
パルスｔe およびループ電圧誤差Ｖerr は時間的に累積
し、電圧制御発振器３０の出力周波数信号Ｆout を変調
し、不要なスプリアス信号をシンセサイザ出力信号にの
せてしまう。ループ位相検出器の出力端子に現れる残余
誤差のパルス幅は、 ｔe ＝ （１／Ｆref ） ｘ （１ − Ｎ／Ｎ. Ｆ） ［１０］ である。
【００２７】残余誤差パルスｔe を含むタイミング図は
図３に示される。基準周波数Ｆrefは周期的な信号とし
て示される。ループ位相検出器１４にループデバイダ回
路３２から供給され式［９］に記述された周波数信号Ｆ
feedbackが示される。３基準クロックサイクルの間、ル
ープデバイダ回路３２の瞬時分割比Ｎdiv は”／Ｎ”で
ある。しかし、４番目の基準クロックサイクルの間、ル
ープデバイダ回路３２の瞬時分割比Ｎdiv は記述に従っ
て”／Ｎ＋１”である。この分割比の変化は残余誤差パ
ルスｔe をもたらす。図３に示すように、残余誤差パル
スｔe は各基準クロックサイクル毎に生じ、累積する。
電圧制御発振器（ＶＣＯ）３０の入力に発生する電圧誤
差Ｖerr は、図３に示すように誤差パルスｔe と同様に
累積する。
図３に示される。基準周波数Ｆrefは周期的な信号とし
て示される。ループ位相検出器１４にループデバイダ回
路３２から供給され式［９］に記述された周波数信号Ｆ
feedbackが示される。３基準クロックサイクルの間、ル
ープデバイダ回路３２の瞬時分割比Ｎdiv は”／Ｎ”で
ある。しかし、４番目の基準クロックサイクルの間、ル
ープデバイダ回路３２の瞬時分割比Ｎdiv は記述に従っ
て”／Ｎ＋１”である。この分割比の変化は残余誤差パ
ルスｔe をもたらす。図３に示すように、残余誤差パル
スｔe は各基準クロックサイクル毎に生じ、累積する。
電圧制御発振器（ＶＣＯ）３０の入力に発生する電圧誤
差Ｖerr は、図３に示すように誤差パルスｔe と同様に
累積する。
【００２８】誤差パルスｔe に対するループフィルタ１
６の応答についての設計コンピュータシミュレーション
は、図４および図５に描かれている。この例では、瞬時
分割比”／Ｎ”＝８１５８、基準周波数Ｆref ＝１２０
ＫＨｚ、端数周波数ワード”Ｆ”＝０．２５、ループフ
ィルタ１６の帯域幅が３ＫＨｚとなっている。誤差パル
スｔe の幅は、図３に示す結果として０．２５５ｎｓで
ある。このシミュレーションはループフィルタ１６のピ
ークからピークへの出力が１ミリボルトより大きいこと
を示す。図４（誤差電圧Ｖerr 対時間）に示す誤差電圧
Ｖerr は、時間と共に増大して、累積誤差となる。
６の応答についての設計コンピュータシミュレーション
は、図４および図５に描かれている。この例では、瞬時
分割比”／Ｎ”＝８１５８、基準周波数Ｆref ＝１２０
ＫＨｚ、端数周波数ワード”Ｆ”＝０．２５、ループフ
ィルタ１６の帯域幅が３ＫＨｚとなっている。誤差パル
スｔe の幅は、図３に示す結果として０．２５５ｎｓで
ある。このシミュレーションはループフィルタ１６のピ
ークからピークへの出力が１ミリボルトより大きいこと
を示す。図４（誤差電圧Ｖerr 対時間）に示す誤差電圧
Ｖerr は、時間と共に増大して、累積誤差となる。
【００２９】誤差パルスｔe の対応スペクトルは、図５
（誤差電圧Ｖerr 対周波数）において３０ＫＨｚ増分で
間隔をおいた周波数成分を示す。この増分間隔は（Ｆre
f ｘＦ） ＝ １２０ＫＨｚ ｘ ０．２５ ＝ ３０
ＫＨｚ によって決定される。最低周波数成分は図５の
ポイント４０に示すように４００マイクロボルト（０．
０００４ボルト）のピーク振幅を有する。こうした周波
数成分４０は電圧制御発振器３０の出力周波数Ｆout を
変調し、不必要なスプリアス側波帯を生じさせる。図５
に示すたくさんの突起は、突起（４０および４２）が現
われるチャネルに隣接したチャネル上の通信を消してし
まうような高調波（ポイント４２のように）よって生じ
る。このような問題が生じる例は図示しないセルラ電話
システムにある。この状況はシンセサイザ出力信号にお
いてスペクトルの純粋さを損ねることになる。例とし
て、もし電圧制御発振器３０のゲインが１０ＭＨｚ／ボ
ルトであると、３０ＫＨｚで［２０ ｘ Ｌｏｇ
｛（０．０００４Ｖ ｘ １０ＭＨｚ）／（２ ｘ ３
０ＫＨｚ）｝］または−２３．５（ｄＢｃ）の側波帯と
いう結果になる。スプリアス側波帯に要する典型的な値
は、（−５５から−７５）ｄＢｃという範囲である。
（誤差電圧Ｖerr 対周波数）において３０ＫＨｚ増分で
間隔をおいた周波数成分を示す。この増分間隔は（Ｆre
f ｘＦ） ＝ １２０ＫＨｚ ｘ ０．２５ ＝ ３０
ＫＨｚ によって決定される。最低周波数成分は図５の
ポイント４０に示すように４００マイクロボルト（０．
０００４ボルト）のピーク振幅を有する。こうした周波
数成分４０は電圧制御発振器３０の出力周波数Ｆout を
変調し、不必要なスプリアス側波帯を生じさせる。図５
に示すたくさんの突起は、突起（４０および４２）が現
われるチャネルに隣接したチャネル上の通信を消してし
まうような高調波（ポイント４２のように）よって生じ
る。このような問題が生じる例は図示しないセルラ電話
システムにある。この状況はシンセサイザ出力信号にお
いてスペクトルの純粋さを損ねることになる。例とし
て、もし電圧制御発振器３０のゲインが１０ＭＨｚ／ボ
ルトであると、３０ＫＨｚで［２０ ｘ Ｌｏｇ
｛（０．０００４Ｖ ｘ １０ＭＨｚ）／（２ ｘ ３
０ＫＨｚ）｝］または−２３．５（ｄＢｃ）の側波帯と
いう結果になる。スプリアス側波帯に要する典型的な値
は、（−５５から−７５）ｄＢｃという範囲である。
【００３０】いくつかの試みが、ループ位相検出器１４
の出力端子に現われる誤差パルスｔe および電圧制御発
振器３０の出力端子に発生する対応誤差電圧Ｖerr の存
在を補償するためになされている。しかし、これらアプ
ローチは、デジタルーアナログ変換器またはスイッチ電
流源を用いた補償方式を一般に含み、どちらもコスト要
件を満足して維持するには難しい。
の出力端子に現われる誤差パルスｔe および電圧制御発
振器３０の出力端子に発生する対応誤差電圧Ｖerr の存
在を補償するためになされている。しかし、これらアプ
ローチは、デジタルーアナログ変換器またはスイッチ電
流源を用いた補償方式を一般に含み、どちらもコスト要
件を満足して維持するには難しい。
【００３１】例証のための図６に示すように、本発明は
整数”Ｎ”および端数”Ｆ”成分を含む可変分割比を用
いたループデバイダ回路１３２と、可変分割比の演算に
よって生まれる誤差パルスｔe をキャンセルする誤差パ
ルス補償回路１５０とを有するタイプのシングルループ
デジタル誤差修正端数Ｎシンセサイザ１００において実
施される。
整数”Ｎ”および端数”Ｆ”成分を含む可変分割比を用
いたループデバイダ回路１３２と、可変分割比の演算に
よって生まれる誤差パルスｔe をキャンセルする誤差パ
ルス補償回路１５０とを有するタイプのシングルループ
デジタル誤差修正端数Ｎシンセサイザ１００において実
施される。
【００３２】本発明によれば、修正パルスｔcor を生成
する誤差パルス補償回路１５０および修正パルスｔcor
内の合計エネルギーを残余誤差パルスｔe 内の合計エネ
ルギーに等しくなるようにする抵抗サミングネットワー
ク１５２がサミングノード１５４において残余誤差パル
スｔe をキャンセルするために協力する。さらに本発明
は、調整を必要としない全デジタル設計を取り入れ、温
度およびアナログ部品関連の供給電圧におけるドリフト
および変動を排除し、複雑さを低減した低コスト設計を
提供し、通信技術において広範囲の応用性をもつもので
ある。
する誤差パルス補償回路１５０および修正パルスｔcor
内の合計エネルギーを残余誤差パルスｔe 内の合計エネ
ルギーに等しくなるようにする抵抗サミングネットワー
ク１５２がサミングノード１５４において残余誤差パル
スｔe をキャンセルするために協力する。さらに本発明
は、調整を必要としない全デジタル設計を取り入れ、温
度およびアナログ部品関連の供給電圧におけるドリフト
および変動を排除し、複雑さを低減した低コスト設計を
提供し、通信技術において広範囲の応用性をもつもので
ある。
【００３３】本発明のシングルループデジタル誤差修正
端数Ｎシンセサイザ１００は図６から図９に開示され、
図１から図５の端数Ｎシンセサイザ１０の回路部品の多
くを含む。図１から図５のそれらの機能および構成に実
質的に対応し図６から図９に示される本発明のシングル
ループデジタル誤差修正端数Ｎシンセサイザ１００の部
品は、１００番台の参照番号で示される。
端数Ｎシンセサイザ１００は図６から図９に開示され、
図１から図５の端数Ｎシンセサイザ１０の回路部品の多
くを含む。図１から図５のそれらの機能および構成に実
質的に対応し図６から図９に示される本発明のシングル
ループデジタル誤差修正端数Ｎシンセサイザ１００の部
品は、１００番台の参照番号で示される。
【００３４】本発明では、基準周波数発生器１１２、ル
ープ位相検出器１１４、ローパスフィルタ１１６、電圧
制御発振器（ＶＣＯ）１３０、およびアキュミュレータ
回路１３４が、各々図１の端数Ｎシンセサイザを参照し
て記述したものと同様の機能を果たす。基準周波数発生
器１１２はループ位相検出器１１４の入力端子への基準
周波数Ｆref を生成する。分割出力周波数信号もまたこ
の検出器１１４に届けられ、ループ誤差電圧Ｖerr を発
生するために基準周波数Ｆref と比較される。このルー
プ誤差電圧Ｖerr は、オペアンプ１１８と、直列フィー
ドバック抵抗１２０と、キャパシタ１２２と、抵抗１２
４および１２６、および電気的グランドに接続されたキ
ャパシタ１２８を含むフィルタ素子とで構成されるルー
プフィルタ１１６においてフィルタされる。
ープ位相検出器１１４、ローパスフィルタ１１６、電圧
制御発振器（ＶＣＯ）１３０、およびアキュミュレータ
回路１３４が、各々図１の端数Ｎシンセサイザを参照し
て記述したものと同様の機能を果たす。基準周波数発生
器１１２はループ位相検出器１１４の入力端子への基準
周波数Ｆref を生成する。分割出力周波数信号もまたこ
の検出器１１４に届けられ、ループ誤差電圧Ｖerr を発
生するために基準周波数Ｆref と比較される。このルー
プ誤差電圧Ｖerr は、オペアンプ１１８と、直列フィー
ドバック抵抗１２０と、キャパシタ１２２と、抵抗１２
４および１２６、および電気的グランドに接続されたキ
ャパシタ１２８を含むフィルタ素子とで構成されるルー
プフィルタ１１６においてフィルタされる。
【００３５】フィルタされたループ誤差電圧Ｖerr は出
力周波数信号Ｆout を生成するために周波数偏移を強制
される電圧制御発振器１３０を同調するために用いられ
る。偏移信号Ｆout の一部は、誤差電圧Ｖerr をゼロに
低減するためループデバイダ回路１３２を介して位相検
出器１１４にフィードバックされる。このデバイダ回路
１３２は、係数コントローラ１５６を有し、分割比Ｎdi
v をプログラムして分割出力周波数信号を生成するため
に外部ユーザ選択プログラムワード”／Ｎ”を受取る。
電圧制御発振器１３０の出力周波数信号Ｆout もまたシ
ンセサイザ出力信号である。誤差電圧Ｖerr はこのフィ
ードバック作用により最終的にゼロに近づく。
力周波数信号Ｆout を生成するために周波数偏移を強制
される電圧制御発振器１３０を同調するために用いられ
る。偏移信号Ｆout の一部は、誤差電圧Ｖerr をゼロに
低減するためループデバイダ回路１３２を介して位相検
出器１１４にフィードバックされる。このデバイダ回路
１３２は、係数コントローラ１５６を有し、分割比Ｎdi
v をプログラムして分割出力周波数信号を生成するため
に外部ユーザ選択プログラムワード”／Ｎ”を受取る。
電圧制御発振器１３０の出力周波数信号Ｆout もまたシ
ンセサイザ出力信号である。誤差電圧Ｖerr はこのフィ
ードバック作用により最終的にゼロに近づく。
【００３６】基準周波数Ｆref の端数倍に等しい周波数
の出力信号Ｆout を生成するためには、ループデバイダ
回路１３２が可変分割比Ｎdiv を与えなくてはならな
い。Ｎdiv の候補値はラッチ１３６および加算器１３８
を含むアキュミュレータ回路１３４によって制御され
る。加算器１３８は端数周波数ワード”Ｆ”を外部ソー
スから受取る。ラッチ１３６および加算器１３８は端数
Ｎシンセサイザ１０に関して記述したようにループデバ
イダ回路１３２と協力する。端数周波数ワード”Ｆ”を
ラッチ１３６内における前の和に加算する数基準クロッ
クサイクル後、加算器１３８は最大値に達する。この
後、加算器１３８は分割比を”／Ｎ”から”／Ｎ＋１”
に代えるため図６に示すように”＋１”のキャリーオー
バー出力”ＣＯ”をデバイダ回路１３２に送る。キャリ
ーオーバー出力”ＣＯ”はこのあとゼロに戻って、処理
が繰り返される。２つの分割比の利用は平均分割比”Ｄ
ＩＶ”（式［５］から式［７］参照）を時間と共に効果
的に変化させ、Ｎdiv が（ｎ−１）クロックサイクルの
間値”／Ｎ”、１クロックサイクルの間値”／Ｎ＋１”
を持つようにする。
の出力信号Ｆout を生成するためには、ループデバイダ
回路１３２が可変分割比Ｎdiv を与えなくてはならな
い。Ｎdiv の候補値はラッチ１３６および加算器１３８
を含むアキュミュレータ回路１３４によって制御され
る。加算器１３８は端数周波数ワード”Ｆ”を外部ソー
スから受取る。ラッチ１３６および加算器１３８は端数
Ｎシンセサイザ１０に関して記述したようにループデバ
イダ回路１３２と協力する。端数周波数ワード”Ｆ”を
ラッチ１３６内における前の和に加算する数基準クロッ
クサイクル後、加算器１３８は最大値に達する。この
後、加算器１３８は分割比を”／Ｎ”から”／Ｎ＋１”
に代えるため図６に示すように”＋１”のキャリーオー
バー出力”ＣＯ”をデバイダ回路１３２に送る。キャリ
ーオーバー出力”ＣＯ”はこのあとゼロに戻って、処理
が繰り返される。２つの分割比の利用は平均分割比”Ｄ
ＩＶ”（式［５］から式［７］参照）を時間と共に効果
的に変化させ、Ｎdiv が（ｎ−１）クロックサイクルの
間値”／Ｎ”、１クロックサイクルの間値”／Ｎ＋１”
を持つようにする。
【００３７】ループデバイダ回路１３２は２つの別々の
比の間で変化するので、残余誤差パルスｔe が各基準ク
ロックパルスＦref 毎に位相検出器１１４の出力端子に
現われる。誤差パルスｔe は、電圧制御発振器１３０で
のループ誤差電圧Ｖerr と共にループフィルタ１１６を
介してフィルタされる。電圧誤差Ｖerr は時間と共に累
積し、出力周波数信号Ｆout を変調し、不必要なスプリ
アス信号をシンセサイザ出力信号にのせる。本発明で
は、修正パルスｔcor が図６に示すサミングノード１５
４で誤差パルスｔe に加算される。修正パルスｔcor は
誤差パルスｔe のそれと反対で等しいエネルギーを有す
るため、スプリアス側波帯はキャンセルされるか少なく
とも著しく低減される。修正パルスｔcor の幅が誤差パ
ルスｔe に等しかった場合、完全キャンセルされる結果
となる。しかし、これはこの狭いパルスを満足するデジ
タルロジックのために数ギガヘルツの基準クロックスピ
ードを必要とする。本発明で採用されたアプローチは、
低基準周波数を利用して、低コストＣＭＯＳ技術を用い
る望ましい特徴にできる。修正パルスｔcor は低スピー
ドロジックを用いたとき誤差パルスｔe よりも著しく広
い。しかし、抵抗サミングネットワーク１５２で修正パ
ルスｔcor の振幅をスケールダウンすることにより、誤
差パルスｔe のそれと等価な合計エネルギーが達成され
る。
比の間で変化するので、残余誤差パルスｔe が各基準ク
ロックパルスＦref 毎に位相検出器１１４の出力端子に
現われる。誤差パルスｔe は、電圧制御発振器１３０で
のループ誤差電圧Ｖerr と共にループフィルタ１１６を
介してフィルタされる。電圧誤差Ｖerr は時間と共に累
積し、出力周波数信号Ｆout を変調し、不必要なスプリ
アス信号をシンセサイザ出力信号にのせる。本発明で
は、修正パルスｔcor が図６に示すサミングノード１５
４で誤差パルスｔe に加算される。修正パルスｔcor は
誤差パルスｔe のそれと反対で等しいエネルギーを有す
るため、スプリアス側波帯はキャンセルされるか少なく
とも著しく低減される。修正パルスｔcor の幅が誤差パ
ルスｔe に等しかった場合、完全キャンセルされる結果
となる。しかし、これはこの狭いパルスを満足するデジ
タルロジックのために数ギガヘルツの基準クロックスピ
ードを必要とする。本発明で採用されたアプローチは、
低基準周波数を利用して、低コストＣＭＯＳ技術を用い
る望ましい特徴にできる。修正パルスｔcor は低スピー
ドロジックを用いたとき誤差パルスｔe よりも著しく広
い。しかし、抵抗サミングネットワーク１５２で修正パ
ルスｔcor の振幅をスケールダウンすることにより、誤
差パルスｔe のそれと等価な合計エネルギーが達成され
る。
【００３８】ループデバイダ回路１３２は図６に示すよ
うに係数コントローラ１５６および可変係数プリスケー
ラ１５８で構成される。組合せにおいて、コントローラ
１５６およびプリスケーラ１５８は可変分割比Ｎdiv を
提供する。修正ロジックのためのクロックは電圧制御発
振器１３０から可変係数プリスケーラ１５８を介して得
られる。係数プリスケーラ１５８は高出力周波数Ｆout
を２係数で分割し、続いて係数コントローラ１５６に送
られる低周波数信号を生成するよう機能する。この低周
波数信号は従来のデバイダ回路１３２の利用を可能にす
る。
うに係数コントローラ１５６および可変係数プリスケー
ラ１５８で構成される。組合せにおいて、コントローラ
１５６およびプリスケーラ１５８は可変分割比Ｎdiv を
提供する。修正ロジックのためのクロックは電圧制御発
振器１３０から可変係数プリスケーラ１５８を介して得
られる。係数プリスケーラ１５８は高出力周波数Ｆout
を２係数で分割し、続いて係数コントローラ１５６に送
られる低周波数信号を生成するよう機能する。この低周
波数信号は従来のデバイダ回路１３２の利用を可能にす
る。
【００３９】特に、係数コントローラ１５６はより経済
的で低電力レベルおよび低周波数で動作する従来のＣＭ
ＯＳ技術を取り入れることを可能にする。可変係数プリ
スケーラ１５８は（図示しない）低周波数プログラマブ
ルカウンタが数百メガヘルツの周波数において分解能ロ
スなく機能することを可能にする。この発明では、２係
数はＦout （約９００ＭＨｚから）を従来のＣＭＯＳハ
ードウエアによって分割されることが可能な値に低減す
るために選択されている６４／６５である。このロジッ
クは、クロックがこの／６５係数の間だけ処理されるよ
うなシーケンスにされる。従って、誤差パルスｔe をキ
ャンセルするための修正パルスｔcor の最小幅は、 ｔcor 最小パルス幅 ＝ ６５／（Ｎ. Ｆ ｘ Ｆref
） ［１１］ である。
的で低電力レベルおよび低周波数で動作する従来のＣＭ
ＯＳ技術を取り入れることを可能にする。可変係数プリ
スケーラ１５８は（図示しない）低周波数プログラマブ
ルカウンタが数百メガヘルツの周波数において分解能ロ
スなく機能することを可能にする。この発明では、２係
数はＦout （約９００ＭＨｚから）を従来のＣＭＯＳハ
ードウエアによって分割されることが可能な値に低減す
るために選択されている６４／６５である。このロジッ
クは、クロックがこの／６５係数の間だけ処理されるよ
うなシーケンスにされる。従って、誤差パルスｔe をキ
ャンセルするための修正パルスｔcor の最小幅は、 ｔcor 最小パルス幅 ＝ ６５／（Ｎ. Ｆ ｘ Ｆref
） ［１１］ である。
【００４０】電圧制御発振器１３０は２係数を持つ可変
係数プリスケーラ１５８を駆動する。分割比Ｎdiv は２
分割値”／６４”および”／６５”の間で変化できる。
可変係数プリスケーラ１５８の２分割比の組合せは、可
変分割比”Ｎdiv ”を与える。さらに、可変係数プリス
ケーラ１５８の分割比”Ｎdiv ”は係数コントローラ１
５６によって制御される。尚、図１の端数Ｎシンセサイ
ザの記述において既に提示した式（特に式１から３）は
図６に開示する端数Ｎシンセサイザ１００にも適用でき
る。分割出力信号は、この後デバイダ回路１３２の係数
コントローラ１５６から位相検出器１１４にフィードバ
ックされる。
係数プリスケーラ１５８を駆動する。分割比Ｎdiv は２
分割値”／６４”および”／６５”の間で変化できる。
可変係数プリスケーラ１５８の２分割比の組合せは、可
変分割比”Ｎdiv ”を与える。さらに、可変係数プリス
ケーラ１５８の分割比”Ｎdiv ”は係数コントローラ１
５６によって制御される。尚、図１の端数Ｎシンセサイ
ザの記述において既に提示した式（特に式１から３）は
図６に開示する端数Ｎシンセサイザ１００にも適用でき
る。分割出力信号は、この後デバイダ回路１３２の係数
コントローラ１５６から位相検出器１１４にフィードバ
ックされる。
【００４１】可変係数プリスケーラ１５８のクロック信
号出力の一部は、図６に示すように２進カウンタ１６０
を駆動、すなわちクロックするために用いられる。２進
カウンタ１６０は係数コントローラ１５６において採用
された同一低電力ＣＭＯＳ技術を取り入れ、従ってこれ
とコンパチブルになっている。２進カウンタ１６０の機
能は周期的なマルチデジットワードをマグニチュード比
較器１６２に与えることである。２進カウンタ１６０に
おけるマルチデジットワードの値は基準周波数Ｆref の
倍数でインクリメントされる。本発明において、Ｎdiv
（ここでＮdiv＝ ”／６４”）で分割された電圧制御
発振器１３０の出力周波数信号は、２進カウンタ１６０
に届けられる。２進カウンタ１６０はこの後係数プリス
ケーラ１５８の”／６４”デバイダの各クロック遷移に
伴って次の２進状態（０，１，２，……，１６）にイン
クリメントする。従って、２進カウンタ１６０をインク
リメントするのは、基準周波数Ｆref のクロック期間よ
りも非常に速い。
号出力の一部は、図６に示すように２進カウンタ１６０
を駆動、すなわちクロックするために用いられる。２進
カウンタ１６０は係数コントローラ１５６において採用
された同一低電力ＣＭＯＳ技術を取り入れ、従ってこれ
とコンパチブルになっている。２進カウンタ１６０の機
能は周期的なマルチデジットワードをマグニチュード比
較器１６２に与えることである。２進カウンタ１６０に
おけるマルチデジットワードの値は基準周波数Ｆref の
倍数でインクリメントされる。本発明において、Ｎdiv
（ここでＮdiv＝ ”／６４”）で分割された電圧制御
発振器１３０の出力周波数信号は、２進カウンタ１６０
に届けられる。２進カウンタ１６０はこの後係数プリス
ケーラ１５８の”／６４”デバイダの各クロック遷移に
伴って次の２進状態（０，１，２，……，１６）にイン
クリメントする。従って、２進カウンタ１６０をインク
リメントするのは、基準周波数Ｆref のクロック期間よ
りも非常に速い。
【００４２】マグニチュード比較器１６２は図６に示す
ように”Ａ”入力端子、”Ｂ”入力端子、および出力端
子を有する。アキュミュレータ回路１３４のラッチ１３
６は”Ａ”入力端子に接続され、２進カウンタ１６０
は”Ｂ”入力端子に接続される。アキュミュレータ回路
１３４のラッチ１３６の出力は端数部の周波数ワード”
Ｆ”のインクリメント値を表す。各基準クロックパルス
Ｆref について、アキュミュレータ回路１３４はそのデ
ジタル値を上方（０，１，２，……，１６）にインクリ
メントする。
ように”Ａ”入力端子、”Ｂ”入力端子、および出力端
子を有する。アキュミュレータ回路１３４のラッチ１３
６は”Ａ”入力端子に接続され、２進カウンタ１６０
は”Ｂ”入力端子に接続される。アキュミュレータ回路
１３４のラッチ１３６の出力は端数部の周波数ワード”
Ｆ”のインクリメント値を表す。各基準クロックパルス
Ｆref について、アキュミュレータ回路１３４はそのデ
ジタル値を上方（０，１，２，……，１６）にインクリ
メントする。
【００４３】マグニチュード比較器１６２の機能は２進
カウンタ１６０のインクリメント値をアキュミュレータ
回路１３４のインクリメント値と比較し、この比較結果
として出力信号を発生することにある。各アキュミュレ
ータ回路１３４のインクリメント値毎に、２進カウンタ
１６０は数個のインクリメント値を発生する。２進カウ
ンタ１６０によって発生されたインクリメント値のうち
のいくつかは、アキュミュレータ回路１３４のインクリ
メント値よりも大きく、いくつかはそれよりも小さい。
比較の間、２進カウンタ１６０のマルチデジットワード
がアキュミュレータ回路１３４のインクリメント値のマ
グニチュード未満（例えばＡ＞Ｂ、図６参照）である期
間がある。このような状態の下で、マグニチュード比較
器１６２は抵抗サミングネットワーク１５２に送られる
論理１を発生する。同様に、２進カウンタ１６０のマル
チデジットワードがアキュミュレータ回路１３４のイン
クリメント値のマグニチュードよりも大きい（例えばＢ
＞Ａ）である期間がある。このような状態の下で、マグ
ニチュード比較器１６２は論理０を発生する。
カウンタ１６０のインクリメント値をアキュミュレータ
回路１３４のインクリメント値と比較し、この比較結果
として出力信号を発生することにある。各アキュミュレ
ータ回路１３４のインクリメント値毎に、２進カウンタ
１６０は数個のインクリメント値を発生する。２進カウ
ンタ１６０によって発生されたインクリメント値のうち
のいくつかは、アキュミュレータ回路１３４のインクリ
メント値よりも大きく、いくつかはそれよりも小さい。
比較の間、２進カウンタ１６０のマルチデジットワード
がアキュミュレータ回路１３４のインクリメント値のマ
グニチュード未満（例えばＡ＞Ｂ、図６参照）である期
間がある。このような状態の下で、マグニチュード比較
器１６２は抵抗サミングネットワーク１５２に送られる
論理１を発生する。同様に、２進カウンタ１６０のマル
チデジットワードがアキュミュレータ回路１３４のイン
クリメント値のマグニチュードよりも大きい（例えばＢ
＞Ａ）である期間がある。このような状態の下で、マグ
ニチュード比較器１６２は論理０を発生する。
【００４４】こうして、”Ａ”入力においてＦref と共
にインクリメントされた累積端数ワード”Ｆ”を”Ｂ”
入力においてＦref の倍数でインクリメントされたマル
チデジットワードと比較することにより、マグニチュー
ド比較器１６２は２入力値の関数としてパルス幅を発生
する。マグニチュード比較器１６２の出力信号は論理１
または論理０のいずれかである。もし出力信号が論理１
であると、修正パルスｔcor が誤差パルスｔe をキャン
セルするために発生される。発生された修正パルスｔco
r は位相検出器１１４の出力端子における誤差パルスｔ
e の存在を反映する。マグニチュード比較器１６２の出
力信号はＮdiv （例えば ”／６４”）で分割された電
圧制御発振器１３０の出力信号によって決まる有限数の
パルスの間論理１である。尚、最初の修正パルスｔcor
が発生され抵抗サミングノード１５４で誤差パルスｔe
に加算された後において、非キャンセルの誤差パルスは
いずれも" 残余誤差パルス”ｔe とされる。この残余誤
差パルスｔe はフィードバック作用の繰り返しにより最
小限にされる。もし、出力信号が論理０であれば、誤差
修正がサミングノード１５４で起こらない。この状態は
残余誤差パルスｔeが位相検出器１１４の出力端子にお
いて存在しないことを意味する。
にインクリメントされた累積端数ワード”Ｆ”を”Ｂ”
入力においてＦref の倍数でインクリメントされたマル
チデジットワードと比較することにより、マグニチュー
ド比較器１６２は２入力値の関数としてパルス幅を発生
する。マグニチュード比較器１６２の出力信号は論理１
または論理０のいずれかである。もし出力信号が論理１
であると、修正パルスｔcor が誤差パルスｔe をキャン
セルするために発生される。発生された修正パルスｔco
r は位相検出器１１４の出力端子における誤差パルスｔ
e の存在を反映する。マグニチュード比較器１６２の出
力信号はＮdiv （例えば ”／６４”）で分割された電
圧制御発振器１３０の出力信号によって決まる有限数の
パルスの間論理１である。尚、最初の修正パルスｔcor
が発生され抵抗サミングノード１５４で誤差パルスｔe
に加算された後において、非キャンセルの誤差パルスは
いずれも" 残余誤差パルス”ｔe とされる。この残余誤
差パルスｔe はフィードバック作用の繰り返しにより最
小限にされる。もし、出力信号が論理０であれば、誤差
修正がサミングノード１５４で起こらない。この状態は
残余誤差パルスｔeが位相検出器１１４の出力端子にお
いて存在しないことを意味する。
【００４５】マグニチュード比較器１６２によって発生
された論理１は抵抗サミングネットワーク１５２を介し
て合計され修正パルスｔcor を形成する。抵抗サミング
ネットワーク１５２はループフィルタ１１６の入力に位
置する抵抗１２４と、マグニチュード比較器１６２およ
びサミングノード１５４間に位置する抵抗１６４とで構
成される。２つの抵抗１２４および１６４のサイズ比は
修正パルスｔcor の合計エネルギーが誤差パルスｔe の
合計エネルギーに等しくかつ反対になるように選択され
る。従って、サミングノード１５４において２つのパル
スｔcor およびｔe を合計することは、後述するように
ｔe をキャンセルする結果となる。ｔcor の合計エネル
ギーがｔe の合計エネルギーに等しいという場合、次の
関係が存在しなくてはならない。
された論理１は抵抗サミングネットワーク１５２を介し
て合計され修正パルスｔcor を形成する。抵抗サミング
ネットワーク１５２はループフィルタ１１６の入力に位
置する抵抗１２４と、マグニチュード比較器１６２およ
びサミングノード１５４間に位置する抵抗１６４とで構
成される。２つの抵抗１２４および１６４のサイズ比は
修正パルスｔcor の合計エネルギーが誤差パルスｔe の
合計エネルギーに等しくかつ反対になるように選択され
る。従って、サミングノード１５４において２つのパル
スｔcor およびｔe を合計することは、後述するように
ｔe をキャンセルする結果となる。ｔcor の合計エネル
ギーがｔe の合計エネルギーに等しいという場合、次の
関係が存在しなくてはならない。
【００４６】 Ｅerr ＋ Ｅcor ＝ ０ ［１２］ 本発明では、全ＣＭＯＳロジック部品のための供給電圧
がＶccに指定される。もし、スケーリング抵抗１２４が
Ｒ1 に指定さると、誤差パルスｔe の合計エネルギー
は、 Ｅerr ＝ （Ｖcc2 ／Ｒ1 ） ｘ ｔe ［１３］ のように定義される。さらに、ここでスケーリング抵抗
１６４がＲ2 に指定さると、修正パルスｔcor の合計エ
ネルギーは、 Ｅcor ＝ （Ｖcc2 ／Ｒ2 ） ｘ ｔcor ［１４］ のように定義される。これら２つの式［１３］および
［１４］を等式にして簡単にすると、次の表現が得られ
る。
がＶccに指定される。もし、スケーリング抵抗１２４が
Ｒ1 に指定さると、誤差パルスｔe の合計エネルギー
は、 Ｅerr ＝ （Ｖcc2 ／Ｒ1 ） ｘ ｔe ［１３］ のように定義される。さらに、ここでスケーリング抵抗
１６４がＲ2 に指定さると、修正パルスｔcor の合計エ
ネルギーは、 Ｅcor ＝ （Ｖcc2 ／Ｒ2 ） ｘ ｔcor ［１４］ のように定義される。これら２つの式［１３］および
［１４］を等式にして簡単にすると、次の表現が得られ
る。
【００４７】 ｔe ／Ｒ1 ＝ ｔcor ／Ｒ2 ［１５］ 式［１５］を移項すると、 Ｒ2 ／Ｒ1 ＝ｔcor ／ｔe ［１６］ 式［１０］および［１１］における誤差パルスｔe およ
び修正パルスｔcor のパルス幅の表現にそれぞれ基づ
き、スケーリング抵抗１２４および１６４の比は、 Ｒ2 ／Ｒ1 ＝ (６５／Ｎ. Ｆ ｘ Ｆref) ／{ １−( Ｎ／Ｎ. Ｆ)(１／Ｆref)} ［１７］ となる。式［１７］を簡単にすると、修正パルスｔcor
のエネルギーが誤差パルスｔe のエネルギーに等しいこ
とを確実にする最終表現は、 Ｒ2 ／Ｒ1 ＝ ６５／．Ｆ ［１８］ である。従って、誤差パルスｔe に対する修正パルスｔ
cor の比は、端数部分（”Ｆ”）の周波数ワードで分割
されたプリスケーラ分割比（”／６５”）に等しい。
尚、この比はスケーリング抵抗１２４（Ｒ1 ）および１
６４（Ｒ2 ）によって制御される。
び修正パルスｔcor のパルス幅の表現にそれぞれ基づ
き、スケーリング抵抗１２４および１６４の比は、 Ｒ2 ／Ｒ1 ＝ (６５／Ｎ. Ｆ ｘ Ｆref) ／{ １−( Ｎ／Ｎ. Ｆ)(１／Ｆref)} ［１７］ となる。式［１７］を簡単にすると、修正パルスｔcor
のエネルギーが誤差パルスｔe のエネルギーに等しいこ
とを確実にする最終表現は、 Ｒ2 ／Ｒ1 ＝ ６５／．Ｆ ［１８］ である。従って、誤差パルスｔe に対する修正パルスｔ
cor の比は、端数部分（”Ｆ”）の周波数ワードで分割
されたプリスケーラ分割比（”／６５”）に等しい。
尚、この比はスケーリング抵抗１２４（Ｒ1 ）および１
６４（Ｒ2 ）によって制御される。
【００４８】詳細なタイミング図が図７に示される。基
準周波数Ｆref は周期的な信号として示される。誤差パ
ルスｔe 、２進カウンタ１６０の出力信号、および修正
パルスｔcor の関係は示されている。尚、マグニチュー
ド比較器１６２の出力信号はアキュミュレータ回路１３
４の出力信号が２進カウンタ１６０のマルチデジットワ
ードよりも大きい限り論理１である。従って、誤差パル
スｔe の幅に比例した幅を持った修正パルスｔcor が生
成される。スケーリング抵抗１２４および１６４を適切
な比（６５／．Ｆ）に選択することにより、修正パルス
ｔcor におけるエネルギーは誤差パルスｔe におけるエ
ネルギーと等しくなる。
準周波数Ｆref は周期的な信号として示される。誤差パ
ルスｔe 、２進カウンタ１６０の出力信号、および修正
パルスｔcor の関係は示されている。尚、マグニチュー
ド比較器１６２の出力信号はアキュミュレータ回路１３
４の出力信号が２進カウンタ１６０のマルチデジットワ
ードよりも大きい限り論理１である。従って、誤差パル
スｔe の幅に比例した幅を持った修正パルスｔcor が生
成される。スケーリング抵抗１２４および１６４を適切
な比（６５／．Ｆ）に選択することにより、修正パルス
ｔcor におけるエネルギーは誤差パルスｔe におけるエ
ネルギーと等しくなる。
【００４９】第２の設計コンピュータシミュレーション
が行なわれた。第２シミュレーションは誤差パルスｔe
に対するループフィルタ１１６の応答についてであり、
その結果が図８および図９に描かれる。この例における
回路パラメータは図４および図５に描かれた例で用いら
れるそれと同じである。図８は修正誤差電圧Ｖerr 対時
間を表し、誤差電圧Ｖerr がマグニチュードにおいて低
減されることを示す。図４と図８とを比較すると、図４
の無修正誤差電圧が（１から５）ミリボルトのオーダー
であるのに対し、図８の修正誤差電圧が（５から８）マ
イクロボルトのオーダーであることがわかる。
が行なわれた。第２シミュレーションは誤差パルスｔe
に対するループフィルタ１１６の応答についてであり、
その結果が図８および図９に描かれる。この例における
回路パラメータは図４および図５に描かれた例で用いら
れるそれと同じである。図８は修正誤差電圧Ｖerr 対時
間を表し、誤差電圧Ｖerr がマグニチュードにおいて低
減されることを示す。図４と図８とを比較すると、図４
の無修正誤差電圧が（１から５）ミリボルトのオーダー
であるのに対し、図８の修正誤差電圧が（５から８）マ
イクロボルトのオーダーであることがわかる。
【００５０】図９は修正誤差電圧Ｖerr 対周波数を表
し、出力周波数信号Ｆout においてスプリアス信号のマ
グニチュードが低減されることを示す。図５の無修正回
路において４００マイクロボルト（０．０００４Ｖ）の
突起振幅を提示した３０ＫＨｚの周波数成分は、４．４
マイクロボルト（０．０００００４４Ｖ）に低減され
た。これは、３９ｄＢの著しい突起低減である。端数Ｎ
シンセサイザ１０について既に開示した無修正の例で結
果として生じる（−２３．５）ｄＢｃの突起は、本発明
の端数Ｎシンセサイザ１００を採用することにより（−
６２．５）ｄＢｃに低減されることになる。
し、出力周波数信号Ｆout においてスプリアス信号のマ
グニチュードが低減されることを示す。図５の無修正回
路において４００マイクロボルト（０．０００４Ｖ）の
突起振幅を提示した３０ＫＨｚの周波数成分は、４．４
マイクロボルト（０．０００００４４Ｖ）に低減され
た。これは、３９ｄＢの著しい突起低減である。端数Ｎ
シンセサイザ１０について既に開示した無修正の例で結
果として生じる（−２３．５）ｄＢｃの突起は、本発明
の端数Ｎシンセサイザ１００を採用することにより（−
６２．５）ｄＢｃに低減されることになる。
【００５１】
【発明の効果】本発明のシングルループ端数Ｎシンセサ
イザ１００は、全回路の複雑さおよび高価さを低減する
低コストの利用可能部品ですぐに実現できるデジタルア
プローチを採用している。全デジタル設計アプローチは
調整を必要としない。さらに、温度および以前採用のア
ナログ部品関連した供給電圧によるドリフトおよび変動
が排除される。本発明は通信技術について広い適用性を
有し、例えばデュアルモードセルラ電話技術に適用し得
る。修正タイミングおよび信号発生はデジタル的に行な
われ、その結果温度および供給電圧のような変動システ
ムパラメータを克服して修正パルスｔcor により誤差パ
ルスｔe を十分にトラッキングする。
イザ１００は、全回路の複雑さおよび高価さを低減する
低コストの利用可能部品ですぐに実現できるデジタルア
プローチを採用している。全デジタル設計アプローチは
調整を必要としない。さらに、温度および以前採用のア
ナログ部品関連した供給電圧によるドリフトおよび変動
が排除される。本発明は通信技術について広い適用性を
有し、例えばデュアルモードセルラ電話技術に適用し得
る。修正タイミングおよび信号発生はデジタル的に行な
われ、その結果温度および供給電圧のような変動システ
ムパラメータを克服して修正パルスｔcor により誤差パ
ルスｔe を十分にトラッキングする。
【００５２】従って、本発明は特定の応用のための特定
の実施例を参照してここに説明された。当該技術におい
て普通に熟練し本教示に接する者は、その要旨範囲にお
ける付加的な変形、応用、および実施を理解することに
なる。例えば、デジタル的応用の形式で述べたが、本発
明の誤差補償回路はアナログ形式でもよい。
の実施例を参照してここに説明された。当該技術におい
て普通に熟練し本教示に接する者は、その要旨範囲にお
ける付加的な変形、応用、および実施を理解することに
なる。例えば、デジタル的応用の形式で述べたが、本発
明の誤差補償回路はアナログ形式でもよい。
【００５３】従って、添付特許請求の範囲は本発明の要
旨範囲におけるそのような変形、応用、および実施を保
護するためのものである。
旨範囲におけるそのような変形、応用、および実施を保
護するためのものである。
【図１】従来技術のシングルループ端数Ｎシンセサイザ
を描いた簡易ブロック図である。
を描いた簡易ブロック図である。
【図２】図１の従来技術シングルループ端数Ｎシンセサ
イザのループデバイダおよびアキュミュレータ回路の動
作における現象シーケンスのタイミング図である。
イザのループデバイダおよびアキュミュレータ回路の動
作における現象シーケンスのタイミング図である。
【図３】従来技術シングルループ端数Ｎシンセサイザの
タイミング図であって、特に誤差パルス（ｔe ）および
対応誤差電圧（Ｖerr ）を示す。
タイミング図であって、特に誤差パルス（ｔe ）および
対応誤差電圧（Ｖerr ）を示す。
【図４】図１の従来技術端数Ｎシンセサイザにおいて無
修正ループ誤差の時間に対する誤差電圧（Ｖerr ）を示
すグラフである。
修正ループ誤差の時間に対する誤差電圧（Ｖerr ）を示
すグラフである。
【図５】図１の従来技術端数Ｎシンセサイザにおいて無
修正ループ誤差の周波数に対する誤差電圧（Ｖerr ）を
示すグラフである。
修正ループ誤差の周波数に対する誤差電圧（Ｖerr ）を
示すグラフである。
【図６】本発明のシングルループ誤差修正端数Ｎシンセ
サイザの一実施例の簡易ブロック図であって、誤差パル
ス補償論理回路を示す。
サイザの一実施例の簡易ブロック図であって、誤差パル
ス補償論理回路を示す。
【図７】図６のシングルループ誤差修正端数Ｎシンセサ
イザのタイミング図であって、特に誤差パルス（ｔe ）
およびこれに応答して発生される修正パルス（ｔcor ）
を示す。
イザのタイミング図であって、特に誤差パルス（ｔe ）
およびこれに応答して発生される修正パルス（ｔcor ）
を示す。
【図８】図６の端数Ｎシンセサイザにおいて修正ループ
誤差の時間に対する誤差電圧（Ｖerr ）を示すグラフで
ある。
誤差の時間に対する誤差電圧（Ｖerr ）を示すグラフで
ある。
【図９】図６の端数Ｎシンセサイザにいて修正ループ誤
差の周波数に対する誤差電圧（Ｖerr ）を示すグラフで
ある。
差の周波数に対する誤差電圧（Ｖerr ）を示すグラフで
ある。
１００…誤差修正シンセサイザ、１１２…基準周波数発
生器、１１４…ループ位相検出器、１１６…係数フィル
タ、１２４…抵抗、１３０…電圧制御発振器、１３２…
ループデバイダ回路、１３４…アキュミュレータ回路、
１５０…誤差信号補償回路、１５２…抵抗サミングネッ
トワーク、１５６…係数コントローラ、１５８…可変係
数プリスケーラ、１６０…２進カウンタ、１６２…マグ
ニチュード比較器、１６４…抵抗。
生器、１１４…ループ位相検出器、１１６…係数フィル
タ、１２４…抵抗、１３０…電圧制御発振器、１３２…
ループデバイダ回路、１３４…アキュミュレータ回路、
１５０…誤差信号補償回路、１５２…抵抗サミングネッ
トワーク、１５６…係数コントローラ、１５８…可変係
数プリスケーラ、１６０…２進カウンタ、１６２…マグ
ニチュード比較器、１６４…抵抗。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 米国特許4179670（ＵＳ，Ａ) 英国公開2097206（ＧＢ，Ａ) 国際公開91／11055（ＷＯ，Ａ１)
Claims (8)
- 【請求項１】 基準周波数信号を発生する基準周波数信
号発生器と、前記基準周波数信号発生器からの基準周波
数信号とフィードバック信号と間の位相差を検出し、こ
の位相差に比例する誤差電圧を発生する誤差検出手段
と、前記誤差検出手段から供給される誤差電圧に比例し
て前記基準周波数信号の端数倍に等しい周波数の出力信
号を発生する電圧制御発振器と、前記端数倍に等しい周
波数を設定するために前記電圧制御発振器からの出力信
号を整数用および端数用の分割比で選択的に分割し、分
割出力信号を前記フィードバック信号として前記誤差検
出手段に供給する出力信号分割手段と、前記端数用の分
割比のために前記誤差電圧に生じる残余誤差をキャンセ
ルする誤差修正手段とを備え、前記誤差修正手段は前記
残余誤差の大きさに対応した可変デューティサイクルパ
ルスの誤差修正信号を発生する修正信号発生手段および
前記誤差修正信号内の合計エネルギーを前記残余誤差内
の合計エネルギーに等しくなるようにスケーリングする
抵抗サミングネットワークを含むことを特徴とするデジ
タル誤差修正シンセサイザ。 - 【請求項２】 前記誤差検出手段は前記基準周波数信号
とフィードバック信号との間の位相差を検出し、この位
相差に対応する誤差パルス信号を発生するループ位相検
出器を含むことを特徴とする請求項１に記載のデジタル
誤差修正シンセサイザ。 - 【請求項３】 前記誤差検出手段は前記ループ位相検出
器で発生される誤差パルス信号からノイズ成分を排除す
るループフィルタをさらに備えることを特徴とする請求
項２に記載のデジタル誤差修正シンセサイザ。 - 【請求項４】 前記ループフィルタは前記誤差パルス信
号を増幅する増幅器を含むことを特徴とする請求項３に
記載のデジタル誤差修正シンセサイザ。 - 【請求項５】 前記出力信号分割手段は前記出力信号の
周波数をダウンコンバートする可変係数プリスケーラを
有するデバイダ回路を含むことを特徴とする請求項１に
記載のデジタル誤差修正シンセサイザ。 - 【請求項６】 前記出力信号分割手段は前記整数用分割
比および端数用分割比の一方を選択する係数コントロー
ラをさらに含むことを特徴とする請求項５に記載のデジ
タル誤差修正シンセサイザ。 - 【請求項７】 前記出力信号分割手段は前記基準周波数
発生器からの基準周波数信号に対応する周期で前記端数
用の分割比を前記係数コントローラに選択させるアキュ
ミュレータ回路をさらに含むことを特徴とする請求項６
に記載のデジタル誤差修正シンセサイザ。 - 【請求項８】前記修正信号発生手段は前記出力信号分割
手段から得られる分割出力信号のパルス数をカウントす
るカウンタと、このカウンタで検出されるパルス数と前
記アキュミュレータ回路で検出される基準周波数信号の
パルス数とを比較することにより前記残余誤差の存在を
検出して前記誤差修正信号を発生するマグニチュード比
較器とを含むことを特徴とする請求項７に記載のデジタ
ル誤差修正シンセサイザ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US843800 | 1992-02-27 | ||
| US07/843,800 US5256981A (en) | 1992-02-27 | 1992-02-27 | Digital error corrected fractional-N synthesizer and method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621812A JPH0621812A (ja) | 1994-01-28 |
| JP2758118B2 true JP2758118B2 (ja) | 1998-05-28 |
Family
ID=25291042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5040285A Expired - Lifetime JP2758118B2 (ja) | 1992-02-27 | 1993-03-01 | 誤差修正シンセサイザ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5256981A (ja) |
| EP (1) | EP0557799B1 (ja) |
| JP (1) | JP2758118B2 (ja) |
| KR (1) | KR960012800B1 (ja) |
| DE (1) | DE69321008T2 (ja) |
| TW (1) | TW307067B (ja) |
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- 1993-02-10 EP EP93102068A patent/EP0557799B1/en not_active Expired - Lifetime
- 1993-02-25 TW TW082101377A patent/TW307067B/zh active
- 1993-02-26 KR KR1019930002732A patent/KR960012800B1/ko not_active IP Right Cessation
- 1993-03-01 JP JP5040285A patent/JP2758118B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| KR930018888A (ko) | 1993-09-22 |
| US5256981A (en) | 1993-10-26 |
| DE69321008D1 (de) | 1998-10-22 |
| DE69321008T2 (de) | 1999-02-25 |
| KR960012800B1 (ko) | 1996-09-24 |
| TW307067B (ja) | 1997-06-01 |
| EP0557799A1 (en) | 1993-09-01 |
| JPH0621812A (ja) | 1994-01-28 |
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