JP3319677B2 - 周波数シンセサイザ - Google Patents
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Description
【０００１】
【発明の属する技術分野】この発明は無線通信機の局部
発振器に用いられる周波数シンセサイザに関するもので
ある。
発振器に用いられる周波数シンセサイザに関するもので
ある。
【０００２】
【従来の技術】移動体通信用の無線通信機においては、
多くの周波数チャンネルを素早く切り替えて送受信可能
とする必要がある。そのためには、無線通信機の局部発
振器の周波数を高速に変化させることを可能にする周波
数シンセサイザが不可欠である。
多くの周波数チャンネルを素早く切り替えて送受信可能
とする必要がある。そのためには、無線通信機の局部発
振器の周波数を高速に変化させることを可能にする周波
数シンセサイザが不可欠である。
【０００３】従来より、周波数シンセサイザの周波数の
切り替を高速化するためにさまざまな方式が提案されて
いる。特開平５ー５０３８２７号公報には、位相誤差の
補償を行うデータを、分周数発生手段に含まれる積分器
のうち最終段の積分器の加算結果とその前段の積分器の
加算結果との差から取得し、Ｄ／Ａコンバータを使用し
て位相誤差補償を行う方式の記載がある。
切り替を高速化するためにさまざまな方式が提案されて
いる。特開平５ー５０３８２７号公報には、位相誤差の
補償を行うデータを、分周数発生手段に含まれる積分器
のうち最終段の積分器の加算結果とその前段の積分器の
加算結果との差から取得し、Ｄ／Ａコンバータを使用し
て位相誤差補償を行う方式の記載がある。
【０００４】また、足立 小杉 上野 中部：「分数分
周方式を用いた高速周波数切換シンセサイザ」電子通信
情報学会論文誌Ｃ−１ ｖｏｌ．Ｊ７６−Ｃ−Ｉ Ｎ
ｏ．１１ ＰＰ４４５−４５２（公知文献Ａ）には、図
１１に示すような分数分周方式のシンセサイザの構成が
記載されている。図１１に示すものでは、基準となる周
波数を発振する水晶発振器１の出力が固定分周器２を介
して分周され、位相比較器３に入力されている。４は位
相比較器３の出力を電流もしくは電圧に変換し出力する
チャージポンプ、５はチャージポンプの出力する信号を
フィルタリングするループフィルタ、６はループフィル
タ５の出力により発振周波数が制御される電圧制御発振
器（ＶＣＯ）である。また、電圧制御発振器６の出力
は、可変分周器７を介して位相比較器３にフィードバッ
クされる。８は分周数発生手段であり、図１２に示すよ
うに、加算器１０と、加算器１１およびラッチ１５から
なる積分器１００とから構成されている。加算器１１
は、その加算結果が２M 以上のときに出力されるキャリ
ーアウト信号出力ＣＯを有する。そして、その出力と可
変分周器７の分周数の設定値Ｎとを加算器１０で加算し
て可変分周器７に入力するように構成されている。な
お、ラッチ１５のクロックは固定分周器２から供給され
る。
周方式を用いた高速周波数切換シンセサイザ」電子通信
情報学会論文誌Ｃ−１ ｖｏｌ．Ｊ７６−Ｃ−Ｉ Ｎ
ｏ．１１ ＰＰ４４５−４５２（公知文献Ａ）には、図
１１に示すような分数分周方式のシンセサイザの構成が
記載されている。図１１に示すものでは、基準となる周
波数を発振する水晶発振器１の出力が固定分周器２を介
して分周され、位相比較器３に入力されている。４は位
相比較器３の出力を電流もしくは電圧に変換し出力する
チャージポンプ、５はチャージポンプの出力する信号を
フィルタリングするループフィルタ、６はループフィル
タ５の出力により発振周波数が制御される電圧制御発振
器（ＶＣＯ）である。また、電圧制御発振器６の出力
は、可変分周器７を介して位相比較器３にフィードバッ
クされる。８は分周数発生手段であり、図１２に示すよ
うに、加算器１０と、加算器１１およびラッチ１５から
なる積分器１００とから構成されている。加算器１１
は、その加算結果が２M 以上のときに出力されるキャリ
ーアウト信号出力ＣＯを有する。そして、その出力と可
変分周器７の分周数の設定値Ｎとを加算器１０で加算し
て可変分周器７に入力するように構成されている。な
お、ラッチ１５のクロックは固定分周器２から供給され
る。
【０００５】次に、上記従来技術における分周数発生手
段８の動作について説明する。Ｎは設定する分周数の整
数部であり、λを小数点以下部とすると、設定する分周
数はＮ＋λで表される。上記従来例の場合、小数点以下
部λのインクリメントステップは１／２M であり、任意
の設定値ｍ（ｍは０≦ｍ≦２M の整数）に対して λ＝ｍ／２M となる。加算器１１はｍとラッチ１５の出力とを加算
し、加算結果が２M に達しオバーフローを起こすと、キ
ャリーアウト信号ＣＯを出力する。加算器１１とラッチ
１５により構成される積分器１００の入力に整数ｍを与
えると、クロック２M ／ｍ個に１回の割合でオバーフロ
ーが起こり、キャリーアウト信号ＣＯが出力される。こ
れを１とし、加算器１０において分周数Ｎと加え合わ
せ、可変分周器７に分周数として与える。これにより、
クロック２M ／ｍ個のうち２M ／ｍ−１回についての分
周数はＮ、残りの１回についてはＮ＋１となる。したが
って、平均の分周数はＮ＋ｍ／２M となり、ｍを任意に
設定することにより目的とする分周数を得ることができ
る。
段８の動作について説明する。Ｎは設定する分周数の整
数部であり、λを小数点以下部とすると、設定する分周
数はＮ＋λで表される。上記従来例の場合、小数点以下
部λのインクリメントステップは１／２M であり、任意
の設定値ｍ（ｍは０≦ｍ≦２M の整数）に対して λ＝ｍ／２M となる。加算器１１はｍとラッチ１５の出力とを加算
し、加算結果が２M に達しオバーフローを起こすと、キ
ャリーアウト信号ＣＯを出力する。加算器１１とラッチ
１５により構成される積分器１００の入力に整数ｍを与
えると、クロック２M ／ｍ個に１回の割合でオバーフロ
ーが起こり、キャリーアウト信号ＣＯが出力される。こ
れを１とし、加算器１０において分周数Ｎと加え合わ
せ、可変分周器７に分周数として与える。これにより、
クロック２M ／ｍ個のうち２M ／ｍ−１回についての分
周数はＮ、残りの１回についてはＮ＋１となる。したが
って、平均の分周数はＮ＋ｍ／２M となり、ｍを任意に
設定することにより目的とする分周数を得ることができ
る。
【０００６】図１３はＭ＝２，ｍ＝１とした場合の動作
を示す波形図である。この場合、加算器１１は２ビット
の加算器で、その入力端子には設定値ｍ＝１とラッチ１
５の出力とが加えられている。クロックが加えられる度
に加算器１１の加算結果は、図１３（ｂ）に示すよう
に、１ずつ増加し、その値が４に達した時点で加算器１
１は、同図（ｃ）に示すように、キャリーアウト信号Ｃ
Ｏを出力し、加算器１１の加算結果が０になる。このキ
ャリーアウト信号ＣＯと分周数Ｎとを加算器１０におい
て加え合わせた出力は同図（ｄ）のようになる。
を示す波形図である。この場合、加算器１１は２ビット
の加算器で、その入力端子には設定値ｍ＝１とラッチ１
５の出力とが加えられている。クロックが加えられる度
に加算器１１の加算結果は、図１３（ｂ）に示すよう
に、１ずつ増加し、その値が４に達した時点で加算器１
１は、同図（ｃ）に示すように、キャリーアウト信号Ｃ
Ｏを出力し、加算器１１の加算結果が０になる。このキ
ャリーアウト信号ＣＯと分周数Ｎとを加算器１０におい
て加え合わせた出力は同図（ｄ）のようになる。
【０００７】以上のような構成の場合の位相誤差は図１
３（ｅ）に示すように階段状となる。これは、本来常に
Ｎ＋１／４でなければならない分周数がＮとＮ＋１に適
宜変化しているため生じるものであり、クロック周期の
２M 倍の周期を持ち、その振幅は分周数の誤差の積分値
に２π（ｒａｄ）を乗算した値となる。この位相誤差は
位相比較器３とチャージポンプ４において電圧若しくは
電流に変換された後、ループフィルタ５を介してＶＣＯ
６に入力され、ＶＣＯ６の出力を変調するので、基準周
波数ｆref の１／２M 倍の間隔のスプリアスが発生す
る。
３（ｅ）に示すように階段状となる。これは、本来常に
Ｎ＋１／４でなければならない分周数がＮとＮ＋１に適
宜変化しているため生じるものであり、クロック周期の
２M 倍の周期を持ち、その振幅は分周数の誤差の積分値
に２π（ｒａｄ）を乗算した値となる。この位相誤差は
位相比較器３とチャージポンプ４において電圧若しくは
電流に変換された後、ループフィルタ５を介してＶＣＯ
６に入力され、ＶＣＯ６の出力を変調するので、基準周
波数ｆref の１／２M 倍の間隔のスプリアスが発生す
る。
【０００８】図１４は、図１２に示す分周数発生手段８
のＺ変換を示す図である。この従来例では積分器１００
が結果的に整数ｍに１／２M を乗算し積分を行っている
ことになるので、分周数発生手段８のＺ変換における加
算器３４に入力される値λをλ＝ｍ／２M としている。
図１２に示す分周数発生手段８における加算器１１はオ
ーバーフローを起こすたびにキャリーアウト信号を出力
し、加算器１１の出力がそれまでの積分値から２M を減
算した値となるので、Ｚ変換における分周数発生手段８
は、図１４に示すように、Ｚ変換における１クロック遅
延器３５、Ｚ変換における加算器３６、Ｚ変換における
量子化器３７から構成される。したがって、図１４の分
周数発生手段８から出力される小数点以下部λ’は次式
１で表される。
のＺ変換を示す図である。この従来例では積分器１００
が結果的に整数ｍに１／２M を乗算し積分を行っている
ことになるので、分周数発生手段８のＺ変換における加
算器３４に入力される値λをλ＝ｍ／２M としている。
図１２に示す分周数発生手段８における加算器１１はオ
ーバーフローを起こすたびにキャリーアウト信号を出力
し、加算器１１の出力がそれまでの積分値から２M を減
算した値となるので、Ｚ変換における分周数発生手段８
は、図１４に示すように、Ｚ変換における１クロック遅
延器３５、Ｚ変換における加算器３６、Ｚ変換における
量子化器３７から構成される。したがって、図１４の分
周数発生手段８から出力される小数点以下部λ’は次式
１で表される。
【０００９】 λ’＝λ＋Ｑ1 （１−Ｚ-1） （式ｌ） ここでＱ1 （１−Ｚ-1）は分周数の誤差に当たり、位相
誤差Ｑ1 はこれの時間積分になる。また、図１４から解
るように、位相誤差Ｑ1 は加算器１１の出力の正負を反
転し２M で除算したものになる。
誤差Ｑ1 はこれの時間積分になる。また、図１４から解
るように、位相誤差Ｑ1 は加算器１１の出力の正負を反
転し２M で除算したものになる。
【００１０】ところで、以上のような構成の分数分周方
式シンセサイザでは、発生するスプリアスを抑制ために
ループ帯域を狭くとる必要が有り、その結果、周波救シ
ンセサイザの周波数切替の高速化が困難であった。
式シンセサイザでは、発生するスプリアスを抑制ために
ループ帯域を狭くとる必要が有り、その結果、周波救シ
ンセサイザの周波数切替の高速化が困難であった。
【００１１】前記公知文献Ａには、このような従来例の
障害を解消する分数分周方式シンセサイザも記載されて
いる。図１５は前記公知文献Ａに記載されたものと同様
の構成の分周数発生手段８を示す。この場合の分周数発
生手段８は、加算器１０と、加算器１１、ラッチ１５か
らなる積分器１００とを有する点は前記従来例と同様で
あるが、さらに、加算器１２とラツチ１６からなる積分
器１０１と、加算器１３とラッチ１７からなる微分器１
０２とを備え、微分器１０２の出力を加算器１０に入力
するように構成されている。加算器１１の出力を加算器
１２に入力し積分を行い、そのキャリーアウト信号ＣＯ
を微分器１０２で時間微分し、加算器１１のキャリーア
ウト信号ＣＯと加算器１０で加算する。なお、各ラッチ
１５、１６、１７のクロックは固定分周器２から供給さ
れる。
障害を解消する分数分周方式シンセサイザも記載されて
いる。図１５は前記公知文献Ａに記載されたものと同様
の構成の分周数発生手段８を示す。この場合の分周数発
生手段８は、加算器１０と、加算器１１、ラッチ１５か
らなる積分器１００とを有する点は前記従来例と同様で
あるが、さらに、加算器１２とラツチ１６からなる積分
器１０１と、加算器１３とラッチ１７からなる微分器１
０２とを備え、微分器１０２の出力を加算器１０に入力
するように構成されている。加算器１１の出力を加算器
１２に入力し積分を行い、そのキャリーアウト信号ＣＯ
を微分器１０２で時間微分し、加算器１１のキャリーア
ウト信号ＣＯと加算器１０で加算する。なお、各ラッチ
１５、１６、１７のクロックは固定分周器２から供給さ
れる。
【００１２】上記分周数発生手段８をＺ変換した結果は
図１６に示す通りであり、Ｚ変換における加算器３４、
Ｚ変換における１クロック遅延器３５、Ｚ変換における
加算器３６、Ｚ変換における量子化器３７からなる構成
は図１４と同様であるが、さらに、Ｚ変換における加算
器３８、３９、４１、４３、Ｚ変換における１クロック
遅延器４０、４４、Ｚ変換における量子化器４２から構
成される。この図から、量子化器３７の出力Ｘ1 と加算
器４３の出力Ｘ2 は、それぞれ、 Ｘ1 ＝λ−Ｚ-1Ｑ1 ＋Ｑ1 ＝λ＋（１−Ｚ-1）Ｑ1 （式２） Ｘ2 ＝（１−Ｚ-1）（−Ｑ1 −Ｚ-1Ｑ2 ＋Ｑ2 ） ＝−（１−Ｚ-1）Ｑ1 ＋（１−Ｚ-1）2 Ｑ2 （式３） Ｘ1 ＋Ｘ2 ＝λ’＝λ＋（１−Ｚ-1）2 Ｑ2 （式４） 以上の式から解るように、分周数発生手段８を図１６の
ように構成することにより、分周数の誤差はＱ2 （１−
Ｚ-1）2 になり、したがって、位相誤差はその積分値Ｑ
2 （１−Ｚ-1）になる。前記従来例に比べＱ1 が打ち消
されており、Ｑ2 に時間微分を行なっているので、位相
誤差の周波数特性は高域に偏った特性を持つようにな
る。このため低域通過特性を持つＰＬＬによりスプリア
スを取り除くことが容易になるので、ループ帯域を前記
従来例より広くとることができ、高速周波数切替が可能
となる。
図１６に示す通りであり、Ｚ変換における加算器３４、
Ｚ変換における１クロック遅延器３５、Ｚ変換における
加算器３６、Ｚ変換における量子化器３７からなる構成
は図１４と同様であるが、さらに、Ｚ変換における加算
器３８、３９、４１、４３、Ｚ変換における１クロック
遅延器４０、４４、Ｚ変換における量子化器４２から構
成される。この図から、量子化器３７の出力Ｘ1 と加算
器４３の出力Ｘ2 は、それぞれ、 Ｘ1 ＝λ−Ｚ-1Ｑ1 ＋Ｑ1 ＝λ＋（１−Ｚ-1）Ｑ1 （式２） Ｘ2 ＝（１−Ｚ-1）（−Ｑ1 −Ｚ-1Ｑ2 ＋Ｑ2 ） ＝−（１−Ｚ-1）Ｑ1 ＋（１−Ｚ-1）2 Ｑ2 （式３） Ｘ1 ＋Ｘ2 ＝λ’＝λ＋（１−Ｚ-1）2 Ｑ2 （式４） 以上の式から解るように、分周数発生手段８を図１６の
ように構成することにより、分周数の誤差はＱ2 （１−
Ｚ-1）2 になり、したがって、位相誤差はその積分値Ｑ
2 （１−Ｚ-1）になる。前記従来例に比べＱ1 が打ち消
されており、Ｑ2 に時間微分を行なっているので、位相
誤差の周波数特性は高域に偏った特性を持つようにな
る。このため低域通過特性を持つＰＬＬによりスプリア
スを取り除くことが容易になるので、ループ帯域を前記
従来例より広くとることができ、高速周波数切替が可能
となる。
【００１３】分周数発生手段８の各構成要素における動
作を示す出力波形は図１７の通りであり、加算器１２の
キャリーアウト信号ＣＯは図１７（ｅ）、加算器１３の
出力は同図（ｆ）、加算器１０の出力は同図（ｇ）、位
相誤差は同図（ｈ）となり、その周波数特性は高域に偏
った特性を持つようになり、低い周波数のスプリアスを
抑制できる。
作を示す出力波形は図１７の通りであり、加算器１２の
キャリーアウト信号ＣＯは図１７（ｅ）、加算器１３の
出力は同図（ｆ）、加算器１０の出力は同図（ｇ）、位
相誤差は同図（ｈ）となり、その周波数特性は高域に偏
った特性を持つようになり、低い周波数のスプリアスを
抑制できる。
【００１４】また、上記従来例では積分器を２段従属接
続した場合について述べたが、図１８に示すように、積
分器をｎ段接続し、ｎ段目の積分器１０６のキャリーア
ウト信号ＣＯを（ｎ−１）階微分し各段の微分値の総和
をとるようにすると、分周数の小数点以下部λ’のＺ変
換は λ’＝λ＋（ｌ−Ｚ-1）n Ｑn （式５） となり、位相誤差θE は θE ＝２π（１−Ｚ-1）n-1 Ｑn （式６） となる。したがって、低い周波数のスプリアスをさらに
抑制できる。
続した場合について述べたが、図１８に示すように、積
分器をｎ段接続し、ｎ段目の積分器１０６のキャリーア
ウト信号ＣＯを（ｎ−１）階微分し各段の微分値の総和
をとるようにすると、分周数の小数点以下部λ’のＺ変
換は λ’＝λ＋（ｌ−Ｚ-1）n Ｑn （式５） となり、位相誤差θE は θE ＝２π（１−Ｚ-1）n-1 Ｑn （式６） となる。したがって、低い周波数のスプリアスをさらに
抑制できる。
【００１５】
【発明が解決しようとする課題】しかし、以上述べた従
来技術によりスプリアスの低減を十分に行うには、分周
器の出力信号である基準周波数ｆref を非常に高く設定
する必要があり、そのためには、位相比較器として高い
周波数で位相比較動作可能なものが必要である。したが
って、従来のＰＬＬ−ＩＣに使用されてきたＣ−ＭＯＳ
等の動作の遅いプロセスで作られた位相比較器の使用は
因難であり、低消電、低価格化がむずかしいという問題
点を有していた。
来技術によりスプリアスの低減を十分に行うには、分周
器の出力信号である基準周波数ｆref を非常に高く設定
する必要があり、そのためには、位相比較器として高い
周波数で位相比較動作可能なものが必要である。したが
って、従来のＰＬＬ−ＩＣに使用されてきたＣ−ＭＯＳ
等の動作の遅いプロセスで作られた位相比較器の使用は
因難であり、低消電、低価格化がむずかしいという問題
点を有していた。
【００１６】この発明は以上のような問題点を解消する
ためになされたものであり、従来例における分数分周方
式周波数シンセサイザよりも低い位相比較周波数でスプ
リアスを十分に低減することが可能であり、低消電、低
価格の分数分周方式周波数シンセサイザを得ることを目
的とする。
ためになされたものであり、従来例における分数分周方
式周波数シンセサイザよりも低い位相比較周波数でスプ
リアスを十分に低減することが可能であり、低消電、低
価格の分数分周方式周波数シンセサイザを得ることを目
的とする。
【００１７】
【課題を解決するための手段】この発明による周波数シ
ンセサイザは、水晶発振器と、その水晶発振器の出力を
分周し基準周波数として出力する固定分周器と、電圧制
御発振器と、この電圧制御発振器の出力を分周数発生手
段の与える分周数で分周する可変分周器と、基準周波数
と可変分周器の出力の位相差を検出し、出力する位相比
較器と、この位相比較器から出力される位相差信号を平
滑化し前記電圧制御発振器を制御する信号として出力す
るループフィルタと、前記可変分周器に整数の分周数を
与えて制御する分周数発生手段とを備え、前記ループフ
ィルタの出力で電圧制御発振器を制御し位相同期ループ
を構成する。
ンセサイザは、水晶発振器と、その水晶発振器の出力を
分周し基準周波数として出力する固定分周器と、電圧制
御発振器と、この電圧制御発振器の出力を分周数発生手
段の与える分周数で分周する可変分周器と、基準周波数
と可変分周器の出力の位相差を検出し、出力する位相比
較器と、この位相比較器から出力される位相差信号を平
滑化し前記電圧制御発振器を制御する信号として出力す
るループフィルタと、前記可変分周器に整数の分周数を
与えて制御する分周数発生手段とを備え、前記ループフ
ィルタの出力で電圧制御発振器を制御し位相同期ループ
を構成する。
【００１８】この本発明に係る周波数シンセサイザは、
さらに前記分周数発生手段から出力される位相誤差補償
値に基づき、位相誤差を補償するための信号のパルス幅
を変化させて位相誤差補償を行う位相誤差補償手段を有
し、前記分周数発生手段は、従属接続されたｎ段（ｎは
自然数）の積分器と、ｉ段目（ｉは２≦ｉ≦ｎなる自然
数）の前記積分器のキャリーアウト信号を（ｉ−１）階
微分するｎ−１個の第１微分器と、前記可変分周器で発
生する位相誤差を最終段の前記積分器の積分結果より求
め、前記位相誤差補償値を出力する位相誤差補償値出力
手段と、前記各第１微分器の出力と１段目の前記積分器
のキャリーアウト信号とを入力され、それらと分周数の
整数部分との和をとり可変分周器に分周数として入力す
る加算器とを有し、前記位相誤差補償値出力手段は、前
記最終段の積分器の積分結果を（ｎ−１）階微分するこ
とにより前記位相誤差補償値を取り出し、前記位相誤差
補償手段に入力する第２微分器を有する。
さらに前記分周数発生手段から出力される位相誤差補償
値に基づき、位相誤差を補償するための信号のパルス幅
を変化させて位相誤差補償を行う位相誤差補償手段を有
し、前記分周数発生手段は、従属接続されたｎ段（ｎは
自然数）の積分器と、ｉ段目（ｉは２≦ｉ≦ｎなる自然
数）の前記積分器のキャリーアウト信号を（ｉ−１）階
微分するｎ−１個の第１微分器と、前記可変分周器で発
生する位相誤差を最終段の前記積分器の積分結果より求
め、前記位相誤差補償値を出力する位相誤差補償値出力
手段と、前記各第１微分器の出力と１段目の前記積分器
のキャリーアウト信号とを入力され、それらと分周数の
整数部分との和をとり可変分周器に分周数として入力す
る加算器とを有し、前記位相誤差補償値出力手段は、前
記最終段の積分器の積分結果を（ｎ−１）階微分するこ
とにより前記位相誤差補償値を取り出し、前記位相誤差
補償手段に入力する第２微分器を有する。
【００１９】さらに、位相誤差補償手段において固定分
周器のカウントした値に従い電流源若しくは電圧源の動
作、非動作を切り替えることにより位相誤差を補償する
ための信号のパルス幅を変化させ位相誤差を補償する。
周器のカウントした値に従い電流源若しくは電圧源の動
作、非動作を切り替えることにより位相誤差を補償する
ための信号のパルス幅を変化させ位相誤差を補償する。
【００２０】また、分周数発生手段より取り出した位相
誤差補償値を予め用意した値と加算し、加算結果を出力
する加算器と、分周数発生回路より取り出した位相誤差
補償値を予め用意した値と減算し、減算結果を出力する
減算器と、前記加算結果及び減算結果と固定分周器のカ
ウントした値との比較を行う複数のコンパレータと、前
記コンパレータの出力をゲート及びフリップフロップを
通し制御信号として出力し、電流源若しくは電圧源の電
圧源の動作、非動作を切り替えることにより位相誤差を
補償するための信号のパルス幅を変化させ位相誤差を補
償する。
誤差補償値を予め用意した値と加算し、加算結果を出力
する加算器と、分周数発生回路より取り出した位相誤差
補償値を予め用意した値と減算し、減算結果を出力する
減算器と、前記加算結果及び減算結果と固定分周器のカ
ウントした値との比較を行う複数のコンパレータと、前
記コンパレータの出力をゲート及びフリップフロップを
通し制御信号として出力し、電流源若しくは電圧源の電
圧源の動作、非動作を切り替えることにより位相誤差を
補償するための信号のパルス幅を変化させ位相誤差を補
償する。
【００２１】また、位相比較器及び位相誤差補償手段の
出力をそれぞれ電流出力とし位相比較器と位相誤差補償
手段とを直接接統し、また、ループフィルタは所定の周
波数に適合する周波数トラップを備える。
出力をそれぞれ電流出力とし位相比較器と位相誤差補償
手段とを直接接統し、また、ループフィルタは所定の周
波数に適合する周波数トラップを備える。
【００２２】固定分周器の出力を水晶発振器が出力する
信号の１周期分遅延させる。また、固定分周器のカウン
トした値と予め決められた値とを比較し、その比較結果
を出力するコンパレータと、水晶発振器の出力をクロッ
クとし、前記コンパレータから出力される前記比較結果
を入力されるフリップフロップとを備え、このフリップ
フロップの出力を分周数発生手段の積分器、第１微分器
及び第２微分器のクロックとする。
信号の１周期分遅延させる。また、固定分周器のカウン
トした値と予め決められた値とを比較し、その比較結果
を出力するコンパレータと、水晶発振器の出力をクロッ
クとし、前記コンパレータから出力される前記比較結果
を入力されるフリップフロップとを備え、このフリップ
フロップの出力を分周数発生手段の積分器、第１微分器
及び第２微分器のクロックとする。
【００２３】この発明における分周数発生手段は、可変
分周器に与える分周数を時間的に変化させ平均の分周数
として小数点以下の分周数の指定を可変分周器に与える
ことができる。可変分周器は電圧制御発振器（ＶＣＯ）
が発振する信号を分周数発生手段の発生する分周数に従
って分周し、位相比較器へ出力する。位相比較器は固定
分周器の出力する基準周波数と可変分周器の出力する信
号の位相を比較し、その位相差に従いチャージポンプを
制御する。チャージポンプは位相比較器の出力に従って
ループフィルタの充放電を行い、ＶＣＯの制御を行う。
位相誤差補償手段は分周数発生手段から出力される位相
誤差補償値を基に位相誤差を補償するためのパルス幅を
制御し、可変分周器の分周数の変化による位相誤差を補
償する。
分周器に与える分周数を時間的に変化させ平均の分周数
として小数点以下の分周数の指定を可変分周器に与える
ことができる。可変分周器は電圧制御発振器（ＶＣＯ）
が発振する信号を分周数発生手段の発生する分周数に従
って分周し、位相比較器へ出力する。位相比較器は固定
分周器の出力する基準周波数と可変分周器の出力する信
号の位相を比較し、その位相差に従いチャージポンプを
制御する。チャージポンプは位相比較器の出力に従って
ループフィルタの充放電を行い、ＶＣＯの制御を行う。
位相誤差補償手段は分周数発生手段から出力される位相
誤差補償値を基に位相誤差を補償するためのパルス幅を
制御し、可変分周器の分周数の変化による位相誤差を補
償する。
【００２４】分周数発生手段がｎ個（ｎは２以上の自然
数）の積分器とｎ−１個の微分器及び加算器とを備え、
位相誤差の周波数特性は高域に偏った特性を持つように
なり、低域通過特性を持つＰＬＬによりスプリアスを取
り除くことが容易になるので、ループ帯域をより広くと
ることができ、高速周波数切換が可能となる。そして、
分周器の出力信号である基準周波数ｆｒｅｆ を特に高
く設定する必要がなく、従来例におけるよりも低い位相
比較周波数でスプリアスを十分に低減することが可能で
あり、低消費電力低価格の分数分周方式周波数シンセサ
イザが得られる。
数）の積分器とｎ−１個の微分器及び加算器とを備え、
位相誤差の周波数特性は高域に偏った特性を持つように
なり、低域通過特性を持つＰＬＬによりスプリアスを取
り除くことが容易になるので、ループ帯域をより広くと
ることができ、高速周波数切換が可能となる。そして、
分周器の出力信号である基準周波数ｆｒｅｆ を特に高
く設定する必要がなく、従来例におけるよりも低い位相
比較周波数でスプリアスを十分に低減することが可能で
あり、低消費電力低価格の分数分周方式周波数シンセサ
イザが得られる。
【００２５】
実施形態１．以下、本発明の一実施形態を説明する。図
１はこの発明の一実施形態の構成を示すブロック図であ
り、１は水晶発振器、２は水晶発振器１の出力を分周し
位相比較器３に基準周波数ｆ refを与える固定分周器、
４はチャージポンプ、５はループフィルタ、６は電圧制
御発振器、７は分周数に応じ電圧制御発振器４の出力の
分周を行う可変分周器であり、以上の構成は図８にしめ
す従来例と同様である。また、８は分周数発生手段であ
る。９は位相誤差補償手段であり、本実施形態では位相
誤差補償手段９の出力は直接に位相比較器３の出力に接
続される。１０９は分周数発生手段にクロックを与える
クロック発生手段である。
１はこの発明の一実施形態の構成を示すブロック図であ
り、１は水晶発振器、２は水晶発振器１の出力を分周し
位相比較器３に基準周波数ｆ refを与える固定分周器、
４はチャージポンプ、５はループフィルタ、６は電圧制
御発振器、７は分周数に応じ電圧制御発振器４の出力の
分周を行う可変分周器であり、以上の構成は図８にしめ
す従来例と同様である。また、８は分周数発生手段であ
る。９は位相誤差補償手段であり、本実施形態では位相
誤差補償手段９の出力は直接に位相比較器３の出力に接
続される。１０９は分周数発生手段にクロックを与える
クロック発生手段である。
【００２６】本実施形態の分周数発生手段８は、図２に
示すように、加算器１１とラッチ１５とからなる積分器
１００と、加算器１２とラッチ１６とからなる積分器１
０１と、加算器１３とラッチ１７とからなる微分器１０
２と、加算器１４とラッチ１８とからなる微分器１０
３、および積分器１００と微分器１０２の出力を分周数
Ｎと共に加算して可変分周器７に出力する加算器１０と
から構成されている。図１５に示した従来例と相違する
点は、加算器１４とラッチ１８とからなる微分器１０３
を新たに備え、加算器１２の出力を微分器１０３の加算
器１４とラッチ１８の入力に接続するようになっている
点である。
示すように、加算器１１とラッチ１５とからなる積分器
１００と、加算器１２とラッチ１６とからなる積分器１
０１と、加算器１３とラッチ１７とからなる微分器１０
２と、加算器１４とラッチ１８とからなる微分器１０
３、および積分器１００と微分器１０２の出力を分周数
Ｎと共に加算して可変分周器７に出力する加算器１０と
から構成されている。図１５に示した従来例と相違する
点は、加算器１４とラッチ１８とからなる微分器１０３
を新たに備え、加算器１２の出力を微分器１０３の加算
器１４とラッチ１８の入力に接続するようになっている
点である。
【００２７】次に、上記分周数発生手段８の動作を説明
する。
する。
【００２８】積分器１００、積分器１０１、微分器１０
２、加算器１２の動作は前記従来例と同一であり、出力
される分周数も同一である。また、この実施形態におい
て使用される位相比較器３は電流出力形チャージポンプ
４を備え、その電流源の電流値をＩD （Ａ）とする。こ
の分周数発生手段８により出力される位相誤差θE は図
１６から θE ＝２π（ｌ−Ｚ-1）Ｑ2 （式７） である。図１６に示したＺ変換を示す図から解るよう
に、Ｑ2 は積分器１０１に含まれる加算器１２の出力の
正負を反転させ２M で除算したものとなる。本実施形態
では加算器１２の出力を微分器１０３で微分したものを
位相誤差補償値Ｅθとして使用するので、加算器１２の
出力を微分器１０３に入力し、かつ、微分器１０３の出
力を位相誤差補償手段９に入力して、位相誤差の補償を
行う。位相誤差補償値Ｅθの値は、実際の位相誤差をθ
E とすると
２、加算器１２の動作は前記従来例と同一であり、出力
される分周数も同一である。また、この実施形態におい
て使用される位相比較器３は電流出力形チャージポンプ
４を備え、その電流源の電流値をＩD （Ａ）とする。こ
の分周数発生手段８により出力される位相誤差θE は図
１６から θE ＝２π（ｌ−Ｚ-1）Ｑ2 （式７） である。図１６に示したＺ変換を示す図から解るよう
に、Ｑ2 は積分器１０１に含まれる加算器１２の出力の
正負を反転させ２M で除算したものとなる。本実施形態
では加算器１２の出力を微分器１０３で微分したものを
位相誤差補償値Ｅθとして使用するので、加算器１２の
出力を微分器１０３に入力し、かつ、微分器１０３の出
力を位相誤差補償手段９に入力して、位相誤差の補償を
行う。位相誤差補償値Ｅθの値は、実際の位相誤差をθ
E とすると
【数１】 となる。
【００２９】次に位相誤差補償手段９の構成の一例を図
３に基づき説明する。
３に基づき説明する。
【００３０】図３に本実施形態の位相誤差補償手段９の
構成例を示す。１９のコンパレータ、２０のコンパレー
タ、２１のコンパレータ、２２のコンパレータ、２３の
ＯＲ回路、２４のＯＲ回路、２５のＡＮＤゲート、２６
のＡＮＤゲート、２８の電流源、２９の電流源、２７の
インバータ、３０の加算器、３１の加算器、３２の加算
器、３３の加算器、４５のフリップフロップ、４６のフ
リップフロップにより構成されている。本実施形態にお
ける位相比較器３は立ち下がりエッジで位相比較を行う
タイプであり、チャージポンプ４は電流出力タイプが使
用されている。また、電流源２８と電流源２９はＡＮＤ
ゲート２５とＡＮＤゲート２６から与えられる制御信号
により動作状態と非動作状態を切り替えることができ
る。ここでｆ outをＶＣＯ６の出力信号の周波数、ｆ
TCXOを固定分周器２に入力される水晶発振器１の出力信
号の周波数とすると、電流源２８と電流源２９の電流値
Ｉc は式９から決定する。
構成例を示す。１９のコンパレータ、２０のコンパレー
タ、２１のコンパレータ、２２のコンパレータ、２３の
ＯＲ回路、２４のＯＲ回路、２５のＡＮＤゲート、２６
のＡＮＤゲート、２８の電流源、２９の電流源、２７の
インバータ、３０の加算器、３１の加算器、３２の加算
器、３３の加算器、４５のフリップフロップ、４６のフ
リップフロップにより構成されている。本実施形態にお
ける位相比較器３は立ち下がりエッジで位相比較を行う
タイプであり、チャージポンプ４は電流出力タイプが使
用されている。また、電流源２８と電流源２９はＡＮＤ
ゲート２５とＡＮＤゲート２６から与えられる制御信号
により動作状態と非動作状態を切り替えることができ
る。ここでｆ outをＶＣＯ６の出力信号の周波数、ｆ
TCXOを固定分周器２に入力される水晶発振器１の出力信
号の周波数とすると、電流源２８と電流源２９の電流値
Ｉc は式９から決定する。
【００３１】
【数２】 また本手段に入力される信号のうちＬＯＡＤは固定分周
器２におけるアップカウンタがリップルキャリーを分周
器出力として出力した後、再びロードを行う値である。
カウンタ内容は固定分周器２のアップカウンタがカウン
トした値であり、コンパレータ１９、コンパレータ２
０、コンパレータ２１、コンパレータ２２のＡ端子に加
えられＢ端子の値と比較を行う。コンパレータ１９とコ
ンパレータ２１はＡ端子のカウンタ内容がＢ端子の値よ
りも大きい場合にＨｉｇｈ信号を出力し、コンパレータ
２０とコンパレータ２２はＡ端子のカウンタ内容がＢ端
子の値よりも小さい場合にＨｉｇｈ信号を出力する。Ｂ
端子には加算器３０、加算器３１、加算器３２、加算器
３３により作られた値が入力されコンパレータ１９のＢ
端子には加算器３０から出力される値２ｎ −１−
Ｅθ、コンパレータ２０には加算器３１の出力する値Ｌ
ＯＡＤ＋Ｅθ、コンパレータ２１には加算器３２の出力
する値２ｎ −１−Ｅθ、コンパレータ２２は加算器３
３の出力する値Ｌ０ＡＤ−Ｅθが、それぞれ加えられ
る。ここでＥθは分周数発生手段８から与えられる位相
誤差の補償値であり、２の補数表現となっている。また
Ｅθ（ＭＳＢ）はＥθの最上位ビットを表す。
器２におけるアップカウンタがリップルキャリーを分周
器出力として出力した後、再びロードを行う値である。
カウンタ内容は固定分周器２のアップカウンタがカウン
トした値であり、コンパレータ１９、コンパレータ２
０、コンパレータ２１、コンパレータ２２のＡ端子に加
えられＢ端子の値と比較を行う。コンパレータ１９とコ
ンパレータ２１はＡ端子のカウンタ内容がＢ端子の値よ
りも大きい場合にＨｉｇｈ信号を出力し、コンパレータ
２０とコンパレータ２２はＡ端子のカウンタ内容がＢ端
子の値よりも小さい場合にＨｉｇｈ信号を出力する。Ｂ
端子には加算器３０、加算器３１、加算器３２、加算器
３３により作られた値が入力されコンパレータ１９のＢ
端子には加算器３０から出力される値２ｎ −１−
Ｅθ、コンパレータ２０には加算器３１の出力する値Ｌ
ＯＡＤ＋Ｅθ、コンパレータ２１には加算器３２の出力
する値２ｎ −１−Ｅθ、コンパレータ２２は加算器３
３の出力する値Ｌ０ＡＤ−Ｅθが、それぞれ加えられ
る。ここでＥθは分周数発生手段８から与えられる位相
誤差の補償値であり、２の補数表現となっている。また
Ｅθ（ＭＳＢ）はＥθの最上位ビットを表す。
【００３２】また図４に本実施形態における固定分周器
２の構成例を示す。１１０は伝統的なｎビットのアップ
カウンタであり、リップルキャリーを出力する度にあら
かじめ設定されている値ＬＯＡＤを読み込み、アップカ
ウントを再び開始するように構成されており、このリッ
プルキャリーを出力としている固定分周器２の分周数は
２n −ＬＯＡＤとなる。１１１はアップカウンタのリッ
プルキャリーをリタイミングし１周期遅らせることによ
り補償信号との位相合わせを行うフリップフロップであ
る。
２の構成例を示す。１１０は伝統的なｎビットのアップ
カウンタであり、リップルキャリーを出力する度にあら
かじめ設定されている値ＬＯＡＤを読み込み、アップカ
ウントを再び開始するように構成されており、このリッ
プルキャリーを出力としている固定分周器２の分周数は
２n −ＬＯＡＤとなる。１１１はアップカウンタのリッ
プルキャリーをリタイミングし１周期遅らせることによ
り補償信号との位相合わせを行うフリップフロップであ
る。
【００３３】また図５に本実施形態における分周数発生
手段８のクロックを生成するクロック発生手段１０９の
構成例を示す。１１２は予め決められた値である２n −
９と固定分周器２に含まれるアップカウンタ１１０のカ
ウントした値を比較し、等しい場合のみ、Ｈｉｇｈ信号
を出力するコンパレータ、１１３はコンパレータ１１２
の出力を水晶発振器の出力をクロックとし、リタイミン
グを行うフリップフロップである。
手段８のクロックを生成するクロック発生手段１０９の
構成例を示す。１１２は予め決められた値である２n −
９と固定分周器２に含まれるアップカウンタ１１０のカ
ウントした値を比較し、等しい場合のみ、Ｈｉｇｈ信号
を出力するコンパレータ、１１３はコンパレータ１１２
の出力を水晶発振器の出力をクロックとし、リタイミン
グを行うフリップフロップである。
【００３４】次に、図６、図７を参照して本実施形態の
動作について説明する。図６において（ａ），（ｃ）は
それぞれ、Ｅθ＝３とＥθ＝−２の場合に位相比較器３
が出力する位相誤差による波形をしめし、（ｂ），
（ｄ）はそれを補償する位相誤差補償手段９の出力する
位相誤差補償信号の波形を示す。
動作について説明する。図６において（ａ），（ｃ）は
それぞれ、Ｅθ＝３とＥθ＝−２の場合に位相比較器３
が出力する位相誤差による波形をしめし、（ｂ），
（ｄ）はそれを補償する位相誤差補償手段９の出力する
位相誤差補償信号の波形を示す。
【００３５】また図７は各部の動作を示す波形図であ
る。以下、代表例としてＥθ＝３の場合について説明す
る。図７における（ａ）はクロック発生手段１０９に含
まれるフリップフロップ１１３の出力，（ｂ）はクロッ
ク発生手段１０９に含まれるコンパレータ１１２の出
力，（ｃ）は位相誤差補償手段９に与えられる位相誤差
補償値，（ｄ）は固定分周器２に含まれるアップカウン
タのカウンタ内容，（ｅ）は固定分周器２に含まれるア
ップカウンタのリップルキャリー，（ｆ）は固定分周器
２に含まれるフリップフロップ１１１の出力，（ｇ）は
位相誤差補償手段９に含まれるコンパレータ１９の出
力、（ｈ）は位相誤差補償手段９に含まれるコンパレー
タ２０の出力，（ｉ）は位相誤差補償手段９に含まれる
ＯＲ回路２３の出力，（ｊ）は位相誤差補償手段９に含
まれるＯＲ回路２４の出力，（ｋ）は位相誤差補償手段
９に含まれるＡＮＤゲート２５の出力，（ｌ）は位相誤
差補償手段９に含まれるＡＮＤゲート２６の出力，
（ｍ）は位相誤差補償手段９に含まれるフリップフロッ
プ４５の出力，（ｎ）は位相誤差補償手段９に含まれる
フリップフロップ４６の出力，（ｏ）はＥθのＭＳＢで
ある。
る。以下、代表例としてＥθ＝３の場合について説明す
る。図７における（ａ）はクロック発生手段１０９に含
まれるフリップフロップ１１３の出力，（ｂ）はクロッ
ク発生手段１０９に含まれるコンパレータ１１２の出
力，（ｃ）は位相誤差補償手段９に与えられる位相誤差
補償値，（ｄ）は固定分周器２に含まれるアップカウン
タのカウンタ内容，（ｅ）は固定分周器２に含まれるア
ップカウンタのリップルキャリー，（ｆ）は固定分周器
２に含まれるフリップフロップ１１１の出力，（ｇ）は
位相誤差補償手段９に含まれるコンパレータ１９の出
力、（ｈ）は位相誤差補償手段９に含まれるコンパレー
タ２０の出力，（ｉ）は位相誤差補償手段９に含まれる
ＯＲ回路２３の出力，（ｊ）は位相誤差補償手段９に含
まれるＯＲ回路２４の出力，（ｋ）は位相誤差補償手段
９に含まれるＡＮＤゲート２５の出力，（ｌ）は位相誤
差補償手段９に含まれるＡＮＤゲート２６の出力，
（ｍ）は位相誤差補償手段９に含まれるフリップフロッ
プ４５の出力，（ｎ）は位相誤差補償手段９に含まれる
フリップフロップ４６の出力，（ｏ）はＥθのＭＳＢで
ある。
【００３６】以下ではアップカウンタ１１０のカウンタ
内容に沿って説明を行う。アップカウンタ１１０のカウ
ンタ内容が２n −９になったとき、コンパレータ１１２
はＨｉｇｈを出力する。アップカウンタ１１０のカウン
タ内容が２n −８のときフリップフロップ１１３がコン
パレータ出力のリタイミングを行いＨｉｇｈを出力し、
これをクロックをとする分周数発生手段８での積分が行
われ、新しい位相誤差補償値Ｅθ＝３を出力する。アッ
プカウンタ１１０のカウンタ内容が２n −３になった時
にコンパレータ１９はＨｉｇｈを出力しＯＲ回路２３の
出力はＨｉｇｈになる。Ｅθは２の補数表現のため、Ｅ
θ＝３のときはＥθ（ＭＳＢ）はＬｏｗなので、ＡＮＤ
ゲート２５はＯＲ回路２３の出力をそのまま出力する。
アップカウンタ１１０のカウンタ内容が２n −２のとき
フリップフロップ４５はＡＮＤゲート２５の出力をリタ
イミングして出力し、電流源２８を動作状態に制御す
る。アップカウンタ１１０のカウンタ内容が２n −１に
なった時、アップカウンタ１１０はリップルキャリーを
出力しＬＯＡＤの読み込みを行う。アップカウンタ１１
０のカウンタ内容がＬＯＡＤのときフリップフロップ１
１１はアップカウンタ１１０のリップルキャリーアウト
をリタイミングして出力し、これを固定分周器２の出力
信号とする。アップカウンタ１１０のカウンタ内容がＬ
ＯＡＤになった時コンパレータ１９の出力はＬｏｗにな
るが、コンパレータ２０の出力がＨｉｇｈになるためＯ
Ｒ回路２３の出力はＨｉｇｈのままである。カウンタ内
容がＬＯＡＤ＋３になったとき、コンパレータ２０はＬ
ｏｗを出力し、ＯＲゲートの出力はＬｏｗになり、ＡＮ
Ｄゲートの出力はＬｏｗになり、アップカウンタ１１０
のカウンタ内容がＬＯＡＤ＋４のときフリップフロップ
４５でＡＮＤゲート２５の出力をリタイミングし、電流
源２８を非動作状態に制御する。以上のように動作する
ことによりパルス幅が水晶発振器１の６周期分になり、
電流源２８が流す電流の時間積分の値は次式１０
内容に沿って説明を行う。アップカウンタ１１０のカウ
ンタ内容が２n −９になったとき、コンパレータ１１２
はＨｉｇｈを出力する。アップカウンタ１１０のカウン
タ内容が２n −８のときフリップフロップ１１３がコン
パレータ出力のリタイミングを行いＨｉｇｈを出力し、
これをクロックをとする分周数発生手段８での積分が行
われ、新しい位相誤差補償値Ｅθ＝３を出力する。アッ
プカウンタ１１０のカウンタ内容が２n −３になった時
にコンパレータ１９はＨｉｇｈを出力しＯＲ回路２３の
出力はＨｉｇｈになる。Ｅθは２の補数表現のため、Ｅ
θ＝３のときはＥθ（ＭＳＢ）はＬｏｗなので、ＡＮＤ
ゲート２５はＯＲ回路２３の出力をそのまま出力する。
アップカウンタ１１０のカウンタ内容が２n −２のとき
フリップフロップ４５はＡＮＤゲート２５の出力をリタ
イミングして出力し、電流源２８を動作状態に制御す
る。アップカウンタ１１０のカウンタ内容が２n −１に
なった時、アップカウンタ１１０はリップルキャリーを
出力しＬＯＡＤの読み込みを行う。アップカウンタ１１
０のカウンタ内容がＬＯＡＤのときフリップフロップ１
１１はアップカウンタ１１０のリップルキャリーアウト
をリタイミングして出力し、これを固定分周器２の出力
信号とする。アップカウンタ１１０のカウンタ内容がＬ
ＯＡＤになった時コンパレータ１９の出力はＬｏｗにな
るが、コンパレータ２０の出力がＨｉｇｈになるためＯ
Ｒ回路２３の出力はＨｉｇｈのままである。カウンタ内
容がＬＯＡＤ＋３になったとき、コンパレータ２０はＬ
ｏｗを出力し、ＯＲゲートの出力はＬｏｗになり、ＡＮ
Ｄゲートの出力はＬｏｗになり、アップカウンタ１１０
のカウンタ内容がＬＯＡＤ＋４のときフリップフロップ
４５でＡＮＤゲート２５の出力をリタイミングし、電流
源２８を非動作状態に制御する。以上のように動作する
ことによりパルス幅が水晶発振器１の６周期分になり、
電流源２８が流す電流の時間積分の値は次式１０
【数３】 になり、このとき可変分周器７から発生するｆ outの位
相誤差θE は
相誤差θE は
【数４】 となる。この位相誤差θE より位相比較器３において発
生する波形は図４の（ａ）の波形でありこの波形の電流
の積分値は次式１２で表わされる。
生する波形は図４の（ａ）の波形でありこの波形の電流
の積分値は次式１２で表わされる。
【００３７】
【数５】 この値は式１０で表わされる位相誤差補償手段９の出力
する電流の積分値と等しくなる。また位相誤差により発
生するパルスは固定分周器２の出力の立ち下がり付近に
発生するので、アップカウンタ１１０の出力をフリップ
フロップ１１１でリタイミングすることにより、位相誤
差補償信号と位相誤差により発生するパルスの位相を揃
えることができる。以上のように位相誤差補償手段９は
位相誤差θE により位相比較器３から発生する電流の補
償を行う。
する電流の積分値と等しくなる。また位相誤差により発
生するパルスは固定分周器２の出力の立ち下がり付近に
発生するので、アップカウンタ１１０の出力をフリップ
フロップ１１１でリタイミングすることにより、位相誤
差補償信号と位相誤差により発生するパルスの位相を揃
えることができる。以上のように位相誤差補償手段９は
位相誤差θE により位相比較器３から発生する電流の補
償を行う。
【００３８】実施形態２．以上の実施形態においては積
分器が２段の従属接続であったが、図８は、従属接続す
る積分器をさらに増やし、その段数をｎとした場合の実
施形態を示す。この場合、分周数の小数点以下部λ’は λ’＝λ＋（１−Ｚ-1）n Ｑn （式１３） となり、位相誤差θE は θE ＝２π（１ーＺ-1）n-1 Ｑn （式１４） となる。Ｑn は最終段であるｎ段目の積分器１０６に含
まれる加算器１０４の出力であり、この出力を微分器１
０７で（ｎー１）階微分し、位相誤差補償手段９に入力
することにより位相誤差の補償を行う。
分器が２段の従属接続であったが、図８は、従属接続す
る積分器をさらに増やし、その段数をｎとした場合の実
施形態を示す。この場合、分周数の小数点以下部λ’は λ’＝λ＋（１−Ｚ-1）n Ｑn （式１３） となり、位相誤差θE は θE ＝２π（１ーＺ-1）n-1 Ｑn （式１４） となる。Ｑn は最終段であるｎ段目の積分器１０６に含
まれる加算器１０４の出力であり、この出力を微分器１
０７で（ｎー１）階微分し、位相誤差補償手段９に入力
することにより位相誤差の補償を行う。
【００３９】本実施形態によれば、多段の積分器の出力
を微分し位相誤差補償値を得るので、より良好なスプリ
アスの抑制を実現できる。
を微分し位相誤差補償値を得るので、より良好なスプリ
アスの抑制を実現できる。
【００４０】実施形態３．以上のような補償を行っても
なおスプリアスの抑制が不十分である場合、ループフィ
ルタ５を図９に示すような周波数振幅特性を持つフィル
タとすることが有効である。このフィルタはラグリード
フィルタと非常に緩やかな特性を持つ周波数トラップに
より構成され、周波数シンセサイザ出力信号でスプリア
スが発生する際特に問題となる離調周波数に等しい周波
数に周波数トラップを設定することにより、スプリアス
の抑制をより十分に行うことができる。
なおスプリアスの抑制が不十分である場合、ループフィ
ルタ５を図９に示すような周波数振幅特性を持つフィル
タとすることが有効である。このフィルタはラグリード
フィルタと非常に緩やかな特性を持つ周波数トラップに
より構成され、周波数シンセサイザ出力信号でスプリア
スが発生する際特に問題となる離調周波数に等しい周波
数に周波数トラップを設定することにより、スプリアス
の抑制をより十分に行うことができる。
【００４１】実施形態４．実施形態１における位相誤差
補償手段９に含まれる電流源２８と電流源２９が出力す
る電流量を制御信号がＨｉｇｈのときＩB ＋ＩC 、Ｌｏ
ｗの時ＩB となるように構成する。
補償手段９に含まれる電流源２８と電流源２９が出力す
る電流量を制御信号がＨｉｇｈのときＩB ＋ＩC 、Ｌｏ
ｗの時ＩB となるように構成する。
【００４２】図１０に本実施形態を実施し、位相誤差補
償手段９にＥθ＝３が入力された場合の動作を説明す
る。ここで（ａ）は制御信号となるフリップフロップ４
５の出力であり、（ｂ）は電流源２８の時間波形、
（ｃ）は電流源２９の出力の時間波形、（ｄ）は位相誤
差補償手段９の出力の時間波形を示す。
償手段９にＥθ＝３が入力された場合の動作を説明す
る。ここで（ａ）は制御信号となるフリップフロップ４
５の出力であり、（ｂ）は電流源２８の時間波形、
（ｃ）は電流源２９の出力の時間波形、（ｄ）は位相誤
差補償手段９の出力の時間波形を示す。
【００４３】図１０より解るとおり、位相誤差補償手段
９の出力する電流は電流源２８の出力から電流源２９の
出力を差し引いたものとなるので位相誤差補償手段９の
出力する信号（ｄ）の電流値は実施形態１と同等にな
り、位相誤差θE により位相比較器３から発生する電流
の補償を行うことができる。
９の出力する電流は電流源２８の出力から電流源２９の
出力を差し引いたものとなるので位相誤差補償手段９の
出力する信号（ｄ）の電流値は実施形態１と同等にな
り、位相誤差θE により位相比較器３から発生する電流
の補償を行うことができる。
【００４４】
【発明の効果】この発明の周波数シンセサイザによれ
ば、従来のように非常に高い位相比較周波数を使用する
ことなく、比較的低い位相比較周波数を使用する場合で
もスプリアス性能を著しく向上させ、かつ、周波数切り
替の高速化を行うことができる。また、位相誤差の補償
をＤ／Ａコンバータ等の複雑なアナログ回路を使用せず
に行えるので、安価で低消費電力の高速切替周波数シン
セサイザを実現することができる。
ば、従来のように非常に高い位相比較周波数を使用する
ことなく、比較的低い位相比較周波数を使用する場合で
もスプリアス性能を著しく向上させ、かつ、周波数切り
替の高速化を行うことができる。また、位相誤差の補償
をＤ／Ａコンバータ等の複雑なアナログ回路を使用せず
に行えるので、安価で低消費電力の高速切替周波数シン
セサイザを実現することができる。
【図１】 この発明による周波数シンセサイザの一実施
形態の構成を示すブロック図である。
形態の構成を示すブロック図である。
【図２】 図１に示す実施形態に用いられる分周数発生
手段の構成を示す回路図である。
手段の構成を示す回路図である。
【図３】 図１に示す実施形態に用いられる位相誤差補
償手段の一実施形態の構成を示す回路図である。
償手段の一実施形態の構成を示す回路図である。
【図４】 図１に示す実施形態における固定分周器の構
成を示す図である。
成を示す図である。
【図５】 図１に示す実施形態におけるクロック生成手
段の構成を示す図である。
段の構成を示す図である。
【図６】 図１に示す実施形態の位相比較器で出力され
る位相誤差の波形と位相誤差補償手段の出力波形を示す
図である。
る位相誤差の波形と位相誤差補償手段の出力波形を示す
図である。
【図７】 図３に示す位相誤差補償手段の動作を示す波
形図である。
形図である。
【図８】 この発明に用いられる分周数発生手段の実施
形態２の構成を示す回路図である。
形態２の構成を示す回路図である。
【図９】 この発明に用いられる実施形態３のループフ
ィルタの周波数特性を示す図である。
ィルタの周波数特性を示す図である。
【図１０】 この発明の実施形態４の動作を示す図であ
る。
る。
【図１１】 従来の周波数シンセサイザの構成を示すブ
ロック図である。
ロック図である。
【図１２】 従来の分周数発生手段の一例を示す回路図
である。
である。
【図１３】 従来の分周数発生手段の動作を示す波形図
である。
である。
【図１４】 図１２に示す分周数発生手段のＺ変換を示
す図である。
す図である。
【図１５】 従来の分周数発生手段の他の実例の構成を
示す回路図である。
示す回路図である。
【図１６】 図１５に示す分周数発生手段のＺ変換を示
す図である。
す図である。
【図１７】 図１５に示す分周数発生手段の動作を示す
波形図である。
波形図である。
【図１８】 従来の分周数発生手段のさらに他の実例の
構成を示す回路図である。
構成を示す回路図である。
１ 水晶発振器、２ 固定分周器、３ 位相比較器、４
チャージポンプ、５ループフィルタ、６ 電圧制御発
振器（ＶＣＯ）、７ 可変分周器、８ 分周数発生手
段、９ 位相誤差補償手段、１０ 加算器、１１ 加算
器、１２ 加算器、１３ 加算器、１４ 加算器、１５
ラッチ、１６ ラッチ、１７ ラッチ、１８ ラッ
チ、１９ コンパレータ、２０ コンパレータ、２１
コンパレータ、２２ コンパレータ、２３ ＯＲ回路、
２４ ＯＲ回路、２５ ＡＮＤゲート、２６ ＡＮＤゲ
ート、２７ インバータ、２８ 電流源、２９ 電流
源、３０ 加算器、３１ 加算器、３２ 加算器、３３
加算器、３４ Ｚ変換における加算器、３５ Ｚ変換
における１クロック遅延器、３６ Ｚ変換における加算
器、３７ Ｚ変換における量子化器、３８ Ｚ変換にお
ける加算器、３９ Ｚ変換における加算器、４０ Ｚ変
換における１クロック遅延器、４１ Ｚ変換における加
算器、４２ Ｚ変換における量子化器、４３ Ｚ変換に
おける加算器、４４ Ｚ変換における１クロック遅延
器、４５ フリップフロップ、４６ フリップフロッ
プ、１００ 積分器、１０１ 積分器、１０２ 微分
器、１０３ 微分器、１０４ 加算器、１０５ ラッ
チ、１０６ 積分器、１０７ 微分器、１０８ 微分
器、１０９ クロック発生手段、１１０ アップカウン
タ、１１１ フリップフロップ、１１２ コンパレー
タ、１１３ フリップフロップ。
チャージポンプ、５ループフィルタ、６ 電圧制御発
振器（ＶＣＯ）、７ 可変分周器、８ 分周数発生手
段、９ 位相誤差補償手段、１０ 加算器、１１ 加算
器、１２ 加算器、１３ 加算器、１４ 加算器、１５
ラッチ、１６ ラッチ、１７ ラッチ、１８ ラッ
チ、１９ コンパレータ、２０ コンパレータ、２１
コンパレータ、２２ コンパレータ、２３ ＯＲ回路、
２４ ＯＲ回路、２５ ＡＮＤゲート、２６ ＡＮＤゲ
ート、２７ インバータ、２８ 電流源、２９ 電流
源、３０ 加算器、３１ 加算器、３２ 加算器、３３
加算器、３４ Ｚ変換における加算器、３５ Ｚ変換
における１クロック遅延器、３６ Ｚ変換における加算
器、３７ Ｚ変換における量子化器、３８ Ｚ変換にお
ける加算器、３９ Ｚ変換における加算器、４０ Ｚ変
換における１クロック遅延器、４１ Ｚ変換における加
算器、４２ Ｚ変換における量子化器、４３ Ｚ変換に
おける加算器、４４ Ｚ変換における１クロック遅延
器、４５ フリップフロップ、４６ フリップフロッ
プ、１００ 積分器、１０１ 積分器、１０２ 微分
器、１０３ 微分器、１０４ 加算器、１０５ ラッ
チ、１０６ 積分器、１０７ 微分器、１０８ 微分
器、１０９ クロック発生手段、１１０ アップカウン
タ、１１１ フリップフロップ、１１２ コンパレー
タ、１１３ フリップフロップ。
Claims (8)
- 【請求項１】 水晶発振器と、その水晶発振器の出力を
分周し基準周波数として出力する固定分周器と、電圧制
御発振器と、この電圧制御発振器の出力を分周数発生手
段の与える分周数で分周する可変分周器と、基準周波数
と可変分周器の出力の位相差を検出し、出力する位相比
較器と、この位相比較器から出力される位相差信号を平
滑化し前記電圧制御発振器を制御する信号として出力す
るループフィルタと、前記可変分周器に整数の分周数を
与えて制御する分周数発生手段とを備え、前記ループフ
ィルタの出力で電圧制御発振器を制御し位相同期ループ
を構成する周波数シンセサイザにおいて、前記分周数発生手段から出力される位相誤差補償値に基
づき、位相誤差を補償するための信号のパルス幅を変化
させて位相誤差補償を行う位相誤差補償手段を有し、 前記分周数発生手段は、 従属接続されたｎ段（ｎは２以上の自然数）の積分器
と、 ｉ段目（ｉは２≦ｉ≦ｎなる自然数）の前記積分器のキ
ャリーアウト信号を（ｉ−１）階微分するｎ−１個の第
１微分器と、 前記可変分周器で発生する位相誤差を最終段の前記積分
器の積分結果より求め、前記位相誤差補償値を出力する
位相誤差補償値出力手段と、 前記各第１微分器の出力と１段目の前記積分器のキャリ
ーアウト信号とを入力され、それらと分周数の整数部分
との和をとり可変分周器に分周数として入力する加算器
と、 を有し、 前記位相誤差補償値出力手段は、前記最終段の積分器の
積分結果を（ｎ−１）階微分することにより前記位相誤
差補償値を取り出し、前記位相誤差補償手段に入力する
第２微分器を有すること、 を特徴とする周波数シンセサイザ。 - 【請求項２】 上記周波数シンセサイザの前記位相誤差
補償手段において固定分周器のカウントした値に従い電
流源若しくは電圧源の動作、非動作を切り替えることに
より位相誤差を補償するための信号のパルス幅を変化さ
せ位相誤差を補償することを特徴とする請求項１記載の
周波数シンセサイザ。 - 【請求項３】 上記位相誤差補償手段において前記分周
数発生手段より取り出した前記位相誤差補償値を予め用
意した値と加算し、加算結果を出力する加算器と、前記
分周数発生手段より取り出した前記位相誤差補償値を予
め用意した値と減算し、減算結果を出力する減算器と、
前記加算結果及び減算結果と前記固定分周器のカウント
した値との比較を行う複数のコンパレータと、前記コン
パレータの出力をゲート及びフリップフロップを通し制
御信号として出力し、電流源若しくは電圧源の電圧源の
動作、非動作を切り替えることによって、位相誤差を補
償するための信号のパルス幅を変化させることを特徴と
する請求項２記載の周波数シンセサイザ。 - 【請求項４】 上記周波数シンセサイザにおいて前記位
相比較器及び前記位相誤差補償手段の出力をそれぞれ電
流出力とし前記位相比較器と前記位相誤差補償手段とを
直接接続することを特徴とする請求項１記載の周波数シ
ンセサイザ。 - 【請求項５】 前記ループフィルタは所定の周波数に適
合する周波数トラップを備えることを特徴とする請求項
１記載の周波数シンセサイザ。 - 【請求項６】 前記固定分周器の出力を前記水晶発振器
が出力する信号の１周期分遅延させることを特徴とする
請求項１記載の周波数シンセサイザ。 - 【請求項７】 前記固定分周器のカウントした値と予め
決められた値とを比較し、その比較結果を出力するコン
パレータと、前記水晶発振器の出力をクロックとし、前
記コンパレータから出力される前記比較結果を入力され
るフリップフロップとを備え、前記フリップフロップの
出力を前記積分器、第１微分器及び第２微分器のクロッ
クとすることを特徴とする請求項１記載の周波数シンセ
サイザ。 - 【請求項８】 上記位相誤差補償手段において前記分周
数発生手段より取り出した前記位相誤差補償値を予め用
意した値と加算し、加算結果を出力する加算器と、前記
分周数発生手段より取り出した前記位相誤差補償値を予
め用意した値と減算し、減算結果を出力する減算器と、
前記加算結果及び減算結果と前記固定分周器のカウント
した値との比較を行う複数のコンパレータと、前記コン
パレータの出力をゲート及びフリップフロップを通し制
御信号として出力し、電流源の出力する電流量を切り替
えることによって、位相誤差を補償するための信号のパ
ルス幅を変化させることを特徴とする請求項２記載の周
波数シンセサイザ。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20226995A JP3319677B2 (ja) | 1995-08-08 | 1995-08-08 | 周波数シンセサイザ |
| CA002182248A CA2182248A1 (en) | 1995-08-08 | 1996-07-29 | Frequency synthesizer |
| NO963235A NO963235L (no) | 1995-08-08 | 1996-08-02 | Frekvenssyntetisator |
| KR1019960032488A KR100237539B1 (ko) | 1995-08-08 | 1996-08-03 | 주파수 합성기 |
| CNB961132825A CN1139187C (zh) | 1995-08-08 | 1996-08-05 | 频率合成器 |
| DE69635573T DE69635573T2 (de) | 1995-08-08 | 1996-08-06 | Frequenzsynthetisierer |
| EP96112674A EP0758166B1 (en) | 1995-08-08 | 1996-08-06 | Frequency synthesizer |
| US08/948,022 US5847611A (en) | 1995-08-08 | 1997-10-10 | Fractional divided frequency synthesizer with phase error compensating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20226995A JP3319677B2 (ja) | 1995-08-08 | 1995-08-08 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0951268A JPH0951268A (ja) | 1997-02-18 |
| JP3319677B2 true JP3319677B2 (ja) | 2002-09-03 |
Family
ID=16454750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20226995A Expired - Fee Related JP3319677B2 (ja) | 1995-08-08 | 1995-08-08 | 周波数シンセサイザ |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5847611A (ja) |
| EP (1) | EP0758166B1 (ja) |
| JP (1) | JP3319677B2 (ja) |
| KR (1) | KR100237539B1 (ja) |
| CN (1) | CN1139187C (ja) |
| CA (1) | CA2182248A1 (ja) |
| DE (1) | DE69635573T2 (ja) |
| NO (1) | NO963235L (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3784485B2 (ja) * | 1997-02-12 | 2006-06-14 | 富士通株式会社 | 出力パルス幅制御システム |
| US6141394A (en) * | 1997-12-22 | 2000-10-31 | Philips Electronics North America Corporation | Fractional-N frequency synthesizer with jitter compensation |
| JPH11225072A (ja) * | 1998-02-05 | 1999-08-17 | Fujitsu Ltd | スプリアス抑制装置、スプリアス抑制方法およびフラクショナルｎシンセサイザ |
| US6130561A (en) * | 1998-12-28 | 2000-10-10 | Philips Electronics North America Corporation | Method and apparatus for performing fractional division charge compensation in a frequency synthesizer |
| DE19947095A1 (de) * | 1999-09-30 | 2001-05-03 | Siemens Ag | Vorrichtung zur Synchronisierung des Rahmentaktes in Einheiten/Knoten datenübertragender Systeme |
| JP4198303B2 (ja) * | 2000-06-15 | 2008-12-17 | 富士通マイクロエレクトロニクス株式会社 | Ｆｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザの位相誤差除去方法及びＦｒａｃｔｉｏｎａｌ−ＮＰＬＬ周波数シンセサイザ |
| FR2811166B1 (fr) * | 2000-06-30 | 2005-01-28 | Cit Alcatel | Procede et dispositif de synthese de frequence au moyen d'une boucle a phase asservie |
| JP2002027282A (ja) * | 2000-07-10 | 2002-01-25 | Matsushita Electric Ind Co Ltd | 同期分離回路 |
| JP2002217723A (ja) * | 2001-01-23 | 2002-08-02 | Mitsubishi Electric Corp | 小数点分周方式ｐｌｌ周波数シンセサイザ |
| KR20010069610A (ko) * | 2001-04-20 | 2001-07-25 | 유흥균 | 고속 저전력 직접 디지털 주파수 합성기 구동형 위상 고정루프(DDFS-driven PLL) 주파수 합성기 설계 기술 |
| US6693468B2 (en) * | 2001-06-12 | 2004-02-17 | Rf Micro Devices, Inc. | Fractional-N synthesizer with improved noise performance |
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| US6946884B2 (en) * | 2002-04-25 | 2005-09-20 | Agere Systems Inc. | Fractional-N baseband frequency synthesizer in bluetooth applications |
| KR100468734B1 (ko) * | 2002-06-11 | 2005-01-29 | 삼성전자주식회사 | 노이즈를 감소시키기 위한 주파수 합성 회로 |
| US7288998B2 (en) * | 2003-05-02 | 2007-10-30 | Silicon Laboratories Inc. | Voltage controlled clock synthesizer |
| US7295077B2 (en) * | 2003-05-02 | 2007-11-13 | Silicon Laboratories Inc. | Multi-frequency clock synthesizer |
| US7436227B2 (en) * | 2003-05-02 | 2008-10-14 | Silicon Laboratories Inc. | Dual loop architecture useful for a programmable clock source and clock multiplier applications |
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| JP4855129B2 (ja) * | 2006-04-26 | 2012-01-18 | ルネサスエレクトロニクス株式会社 | デジタル放送受信装置およびデジタル放送システム |
| JP2011151473A (ja) * | 2010-01-19 | 2011-08-04 | Panasonic Corp | 角度変調器、送信装置及び無線通信装置 |
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