KR20010069610A - 고속 저전력 직접 디지털 주파수 합성기 구동형 위상 고정루프(DDFS-driven PLL) 주파수 합성기 설계 기술 - Google Patents

Abstract

본 발명은 세밀한 주파수 해상도, 광대역 주파수합성, 우수한 잡음특성을 갖는 직접 디지털 주파수 합성기 구동형 위상 고정 루프 주파수 합성기(DDFS-driven PLL frequency synthesizer)에서, 직접 디지털 주파수 합성기(DDFS)를 간소화하게 설계하는 기술을 사용하여 전체 주파수 합성기의 속도와 전력 소모의 성능을 향상시키는 방법에 관한 것이다.

기존의 직접 디지털 주파수 합성기(DDFS)의 구조에서 위상 누적기의 출력 중에서 최상위 비트(MSB)는 직접 디지털 주파수 합성기 출력 신호의 180°의 위상을 제어하는데 사용하므로, 직접 디지털 주파수 합성기(DDFS)의 출력과 동일한 주기와 주파수를 갖는다. 또한, 이 신호는 50%의 듀티 사이클(duty cycle)을 갖는 완벽한 디지털 신호이므로 위상 고정 루프의 위상 검출기 입력을 위해 파형을 정형할 필요가 없으므로, 이것을 곧바로 위상 고정 루프(PLL) 주파수 합성기에 기준 신호로 인가한다.

간소화된 직접 디지털 주파수 합성기(DDFS)는 단 한 개의 위상 누적기로 구성되므로 기존의 방식과 달리, 사인 롬(sine-ROM), 디지털-아나로그 변환기, 파형 정형기가 필요없다. 한편, 위상 고정 루프(PLL)는 그대로 사용한다. 그러므로 본 발명에 의해, 기존의 직접 디지털 주파수 합성기 구동형 위상 고정 루프(DDFS-driven PLL) 주파수 합성기보다 전력 소모를 감소시키면서 동시에 고속의 스위칭 속도를 얻을 수 있다.

또한, 종전 방식의 경우에 비하여 높은 주파수 해상도를 얻기 위한 주파수 합성기의 구조가 간단해지며, 설계와 제작 공정이 단순화되어 신뢰도가 향상되는 장점이 있다.

Description

고속 저전력 직접 디지털 주파수 합성기 구동형 위상 고정 루프(DDFS-driven PLL) 주파수 합성기 설계 기술{Design Technology of High-Speed and Low-Power DDFS-driven PLL Frequency Synthesizer}

주파수 합성기는 통신 분야뿐만 아니라 가전 전자기기와 같은 모든 전자 시스템에서 디지털 및 아날로그 기술을 이용하여 원하는 주파수를 발생시키는 장치이다. 높은 주파수 해상도와 광대역 주파수 신호를 합성하기 위하여 직접 디지털 주파수 합성기 구동형 위상 고정 루프(DDFS-driven PLL) 주파수 합성기를 사용한다. 하지만, 직접 디지털 주파수 합성기(DDFS)에서의 일정한 지연 시간에 따라 스위칭 속도가 감소하게 되고, 직접 디지털 주파수 합성기 (DDFS)의 사인 롬(sine ROM)에서의 양자화 잡음에 따라 성능열화가 발생한다. 또한, 직접 디지털 주파수 합성기(DDFS)에서 보통 크기가 큰 롬(ROM)을 사용하므로 대부분의 전력 소모가 사인 롬(sine ROM)에서 발생한다. 이러한 전력 소모를 줄이기 위해 사인 롬(sine ROM)의 크기를 줄이면 양자화 잡음이 증가하게 되므로, 직접 디지털 주파수 합성기(DDFS)의 성능을 향상시키는데 제한 요소가 존재하게 된다.

기존의 직접 디지털 주파수 합성기 구동형 위상 고정 루프(DDFS-driven PLL) 주파수 합성기에서, 직접 디지털 주파수 합성기(DDFS)의 출력은 아날로그 신호이므로 디지털 위상 검출기를 사용하는 위상 고정 루프(PLL)에 디지털 기준 입력 신호를 제공하기 위해서는 정현파를 구형파로 변환시키는 슈미트 트리거(Schmitt trigger)와 같은 파형 정형기가 필요하다. 이러한 파형 정형기의 비이상적인 특성에 의한 주파수 합성기의 성능에 대한 영향이 존재할 뿐만 아니라, 파형 정형기가이상적인 특성을 갖는다 하더라도 파형 정형기에 의해 전력 소모가 증가하게 된다.

본 발명은 세밀한 주파수 해상도를 제공하면서도 우수한 스퍼리어스(spurious) 성능을 갖는 직접 디지털 주파수 합성기 구동형 위상 고정 루프 주파수 합성기(DDFS-driven PLL frequency synthesizer)에서, 직접 디지털 주파수 합성기(DDFS)를 간소화하게 설계하는 기술을 사용하여 주파수 합성기의 속도와 전력 소모의 성능을 향상시키는 방법에 관한 것이다.

제 1 도는 본 발명에 관련된 직접 디지털 주파수 합성기 구동형 위상 고정 루프(DDFS-driven PLL) 주파수 합성기 블록 구성도

제 2 도는 기존의 직접 디지털 주파수 합성기(DDFS)의 블록 구성도

* 제 1 도면의 주요 부분에 대한 부호의 설명

(1) 위상 누적기(phase accumulator)

(2) 위상 검출기부

(3) 루프 필터부

(4) 전압 제어 발진기(VCO)부

(5) 듀얼-모듈러스 전치분주기(dual-modulus prescaler)부

(6) 고정 주파수 분주기부

* 제 2 도면의 주요 부분에 대한 부호의 설명

(1) 위상 누적기(phase accumumator)

(7) 사인 롬(sine ROM)

(8) 디지털-아날로그 변환기(DAC)

본 발명에 관련된 상세 설명 도면은 제 1 도와 제 2도의 두 개의 회로 블록도로 이루어진다. 제 1 도는 본 발명의 직접 디지털 주파수 합성기 구동형 위상고정 루프(DDFS-driven PLL) 주파수 합성기의 전체 블록 구성도이다. 제 2도는 기존의 직접 디지털 주파수 합성기의 블록 구성도이다.

제 1 도에서 위상 누적기(1)는 직접 디지털 주파수 합성기(DDFS)의 간소화된 형태로서, 위상 고정 루프(PLL)의 위상 검출기(2)에 기준 입력 신호를 제공하기 위한 것이다. 기존의 직접디지털 주파수 합성기(DDFS)와 달리 하나의 위상 누적기(phase accumulator)(1)로만 구성되며, 위상 누적기의 최상위 비트(MSB)가 PLL의 위상 검출기의 기준 입력이 된다.

위상 고정 루프(PLL) 주파수 합성기는 듀얼-모듈러스 형태(dual-modulus type)의 위상 고정 루프(PLL) 주파수 합성기이다. 위상 검출기(2)는 디지털 위상 검출기로써, 간소화된 직접 디지털 주파수 합성기(DDFS)에 의한 기준 입력 신호와고정 주파수 분주기(6)의 출력 신호 사이의 위상차를 검출한다. 루프 필터(3)는 위상 검출기(2)의 출력에 따라서 전압 제어 발진기(VCO)(4)에 제어 전압을 공급하는 저역 통과 필터(LPF)이다. 전압 제어 발진기(VCO)(4)의 출력 주파수가 주파수 합성기의 출력 주파수를 나타내는데, 이 출력 주파수는 ÷P 또는 ÷(P+1)의 분주율을 갖는 듀얼-모듈러스 전치분주기(dual-modulus prescaler)(5)와 ÷N과 ÷A의 분주율을 갖는 고정 주파수 분주기(6)에 의해 분주되어 위상 검출기(2)의 또 다른 입력이 된다. 제 1도의 주파수 합성기는 위상 누산기(1)의 입력 워드 K와 고정 주파수 분주기(6)의 두 개의 분주비 N, A를 조정함으로써 위상 고정 루프(PLL)의 전압 제어 발진기(4)의 출력에서 원하는 주파수 해상도와 주파수를 얻을 수 있다.

본 발명 주파수 합성기의 기본 동작은 다음과 같다.

제 2 도의 기존의 직접 디지털 주파수 합성기(DDFS)는 위상 누적기 (phase accumulator)(1), 사인 롬(sine ROM)(7), 그리고 디지털-아날로그 변환기(DAC)(8)로 구성되는데, 위상 누적기(1)는 M-bit의 입력워드 K로부터 M-bit의 위상 정보 출력을 갖는다. 위상 정보 출력 중에서, 상위 2-bit는 직접 디지털 주파수 합성기(DDFS) 출력 신호의 위상을 제어하기 위해 사용되는데, 그 중 최상위 비트(MSB)는 직접 디지털 주파수 합성기(DDFS) 출력의 180°의 위상을 제어하기 위해 사용되므로, 직접 디지털 주파수 합성기(DDFS)의 출력과 동일한 주기 또는 주파수를 가질 뿐만 아니라, 듀티 사이클(duty cycle)이 정확히 50%인 디지털 신호가 된다. 따라서, 제 1 도의 직접 디지털 주파수 합성기(DDFS) 구동형 위상 고정 루프(PLL) 주파수 합성기와 같은 응용에서, 직접 디지털 주파수 합성기(DDFS)의 전체 구조를 사용할 필요 없이 단 한 개의 위상 누적기(1)만을 사용하면 된다.

제 1 도와 같은 주파수 합성기는 주파수 합성 과정에서 하나의 위상 누적기(1)를 제외하고, 사인 롬(sine ROM)(7), 디지털-아날로그 변환기(DAC)(8)와 파형 정형기 등이 불필요하므로 다음과 같은 성능 향상이 나타난다.

첫째, 사인 롬(sine ROM)(7), 디지털-아날로그 변환기(DAC)(8)와 파형 정형기 등에서 발생하는 지연 시간이 존재하지 않으므로, 스위칭 속도가 개선된다.

둘째, 사인 롬(sine ROM)(7)을 사용하지 않으므로 유한한 양자화 비트에 의한 양자화잡음의 영향이 없다.

셋째, 전체 주파수 합성기 회로의 구조가 간단해지고 사인 롬(sine ROM)(7), 디지털-아날로그 변환기(DAC)(8)와 파형 정형기 등에서 발생하는 전력 소비를 줄일 수 있다.

넷째, 종전의 직접 디지털 주파수 합성기 구동형 위상 고정 루프 주파수 합성기처럼 위상 누산기(1)의 입력 워드 K와 고정 주파수 분주기(6)의 분주율 N, A를 조절함으로써 고유한 장점 사항인 높은 주파수 해상도와 광대역 특성은 그대로 유지한다.

표 1은 기존에 비해서 본 발명의 주파수 합성기에서, 전력 소비와 스위칭 속의 두 가지 성능 기준면에서 향상된 정도를 나타낸다. 제 1도와 같이, 사용전 위상 고정 루프(PLL)는 듀얼-모듈러스 전치분주기 형태(dual-modulus prescaler type)이다. 본 발명은 직접 디지털 주파수 합성기 구동형 위상 고정 루프 주파수합성기(DDFS-driven PLL frequency synthesizer)에서 간소화된 직접 디지털 주파수 합성기(DDFS)에 의한 성능 향상에 관한 것이므로, 위상 고정 루프(PLL) 주파수 합성기의 성능은 고려하지 않는다. 직접 디지털 주파수 합성기(DDFS)에서 입력 워드 K는 6-bit로 구성되며, 사용된 클럭 주파수는 10MHz이다.

첫째, 전력 소비에 대한 성능 향상 정도를 알아보자. 전력 소비는 사용된 소자의 종류와 수에 밀접히 관계되므로, 여기서는 사용된 트랜지스터(transistor)와 아날로그 수동 소자의 수에 따라서 전력 소비를 계산한다. 표 1에서 볼 수 있듯이, 기존의 직접 디지털 주파수 합성기(DDFS)를 사용할 경우에는 2428개의 트랜지스터와 35개의 아날로그 수동 소자를 필요로 한다. 반면에, 본 발명의 간소화된 직접 디지털 주파수 합성기(DDFS)는 단지 한 개의 위상 누적기(1)만을 사용하므로, 1804개의 트랜지스터만 필요로 한다. 즉, 본 발명의 주파수 합성기를 사용하면 578개의 트랜지스터와 35개의 아날로그 수동 소자를 사용하지 않아도 되므로, 기존에 비해 회로의 구조도 간단해지고 전력 소비도 감소하게 된다.

둘째, 스위칭 속도의 향상에 대해서 알아보자. 스위칭 속도는 일반적으로 동작 범위 내에서 한 주파수에서 다른 주파수로 스위칭하고 정착하는데 필요한 최대 시간으로 정의된다. 여기에서는 K=1에서 K=15로 2.2MHz를 스위칭하는데 필요한 시간으로 스위칭 속도를 정의한다. 표 1에서 볼 수 있듯이, 기존의 스위칭 속도는 33.144㎲인 반면에 본 발명의 스위칭 속도는 12.654㎲로, 대략적으로 2.62배의 스위칭 속도의 향상이 나타난다.

그러므로, 본 발명에 의해, 기존의 직접 디지털 주파수 합성기 구동형 위상고정 루프(DDFS-driven PLL) 주파수 합성기보다 전력 소모를 감소시키면서 동시에 고속의 스위칭 속도를 얻을 수 있다. 또한, 종전 방식의 경우에 비하여 높은 주파수 해상도를 얻기 위한 주파수 합성기의 구조가 간단해지며, 설계와 제작 공정이 단순화되어 신뢰도가 향상되는 장점이 있다.

Claims (1)

1. 직접 디지털 주파수 합성기 구동형 위상 고정 루프(DDFS-driven PLL) 주 파수 합성기에 대한 설계 기술에서,

   가) 위상 누적기로 위상 고정 루프(PLL)를 구동하는 것과,

   나) 위상누적기와 위상 고정 루프(PLL)사이에 R의 분주율을 갖는 회로를 추가하여 위상 누적기의 입력 워드, 위상 고정 루프(PLL)의 분주율, 그리고 추가된 회로의 분주율을 함께 조절하여 주파수를 합성하는 3중 조절 방식의 주파수 합성기 설계 방법.