KR20000031136A - 직접 디지털 주파수 합성기 - Google Patents

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Abstract

본 발명은 직접 디지털 주파수 합성기에 관한 것으로서, 주파수 입력 레지스터를 통해 입력된 2진 데이터에 위상값을 더하는 위상누산기를 파이프라인(Pipelined) 구조의 캐리 셀렉트 가산기에 의해 구성하고, 상기 위상누산기의 출력을 1의 보수기에 통과시켜 위상의 1 상한값과 2 상한값을 구하며, 상기 1의 보수기의 출력 값을 CORDIC(Coordinate Rotation Digital Computer)에 의해 구현된 위상/진폭 변환기에서 정현파형과 직교 정형파형을 나타내기 위한 일련의 데이터로 변환한 후 부호 제어부에서 그에 대한 3 상한값과 4 상한값을 구하여 디지털 아날로그 변환기 및 저역 통과 여파기를 통과시킴으로써 정현파 및 직교 정현파를 출력하는 것을 특징으로 한다. 또한, 상기 출력되는 정현파 및 직교 정현파 주파수의 해상도를 높이기 위해 상기 위상 누산부와 1의 보수기 사이에 (n-a) 비트의 가산기로 구성된 어드레스 조정기를 연결하여 상기 위상 누산부의 출력 비트를 조정하는 것을 특징으로 하여, 합성 주파수 정밀도 및 그 동작 속도를 크게 개선하여 고해상도와 고정밀도의 주파수 합성 출력을 빠르게 얻을 수 있다는 장점이 있다.

Description

직접 디지털 주파수 합성기
본 발명은 직접 디지털 주파수 합성기에 관한 것으로서, 특히, 파이프라인 구조의 위상 누산기와 삼각함수 계산 회로를 이용한 위상/진폭 변환기를 사용함으로써, 그 동작 속도 및 출력 주파수의 특성을 개선한 것을 특징으로 하는 직접 디지털 주파수 합성기에 관한 것이다.
일반적으로 직접 디지털 주파수 합성기(DDFS : Direct Digital Frequency Synthesizer)란 주파수 조정을 위해 주파수 레지스터로 입력되는 2진 데이터값에 대한 주파수를 출력하는 디지털 신호 발생장치를 말하는 것으로서, 이러한 종래의 직접 디지털 주파수 합성기에 대한 블록도가 도 1에 나타나 있다.
도 1을 참조하면, 종래의 직접 디지털 주파수 합성기는 외부로부터 n 비트의 2진 주파수 조정 데이터(FCW:Frequency Control Work)를 입력받는 주파수 입력 레지스터(110)와, 계수형 발진기(NCO:Numerical Controlled Oscillator)를 모체로하여 상기 주파수 입력 레지스터(110)를 통해 입력되는 2진 주파수 조정 데이터에 해당하는 위상값(Phase:θ)을 클럭 주파수에 따라 가산하며, 그 출력값을 궤환(feedback)시켜 위상값이 가산되기 이전의 값과 가산하여 출력신호의 위상값(θ)을 계수하는 위상 누산부(120)와, 사인파형의 데이터값이 저장되어 상기 위상 누산부(120)에서 생성되어 출력된 주소 비트(address bit)를 정현파형(Sinusoidal Waveform)을 나타내는 일련의 데이터 값(sin θ)으로 출력하는 위상/진폭 변환기(130)와, 상기 위상/진폭 변환기(130)의 출력을 양자화된 계단파형(Quantized Sinusoid)으로 변환하는 디지탈/아날로그 변환기(DAC)(140)와, 최종 출력단에서 정현파(Sine Wave)를 얻기 위해 상기 DAC(140)의 출력 신호에서 고주파 성분을 제거시키는 저역 통과 필터(LPF:Low Pass Filter)(150)로 구성된다.
이 때, 생성되는 출력 주파수(FO)와 해상도(Fres) 식 1과 같으며, 이에 따른 최대 합성 주파수는 사용하는 클럭 주파수의 약 1/4에 불과하다.
FO= K * FCLK/ 2N
Fres= 1 / 2N* FCLK
(여기서, K는 주파수 조정 워드값, N은 위상 누산기의 비트수, FCLK은 클럭주파수)
이러한 종래의 직접 디지털 주파수 합성기는 상기 위상 누산부(120)의 출력중 상위 비트만 어드레스 비트(Address Bit)로 사용하기 때문에 위상 잘림(Phase Truncation)에 의한 잡음이 발생하고, 상기 위상/진폭 변환기(130)를 크기가 한정된 사인롬으로 구현하여 한정된 샘플링(Sampling) 데이터가 발생됨으로써 진폭 잘림(Amplitude Truncation)에 의한 잡음이 발생하며, 상기 사인롬에서의 샘플링으로 인해 이산형 고조파 성분과 백색잡음(White Noise)이 발생하여 혼변조 성분이 초래되었다.
따라서, 이러한 현상을 제거하기 위하여 종래에는 위상 누산기의 출력 전부를 사인롬의 어드레스 비트로 사용하고, 사인롬의 롬(ROM) 사이즈를 늘려서 위상 잘림을 감소시키는 방법을 사용하였으나, 이러한 방법은 지수 함수적으로 증가하는 어드레스 비트 수의 제곱을 이 지수 함수적으로 증가하는 많은 양의 출력 저장(ROM) 데이터가 요구되었기 때문에 주파수 합성기의 칩(Chip) 크기가 커지는 단점이 있었다. 또한, 높은 안정도와 고 해상도의 정현파를 발생시키기 위해 상기와 같이 위상 누산기의 모든 출력 비트를 사인 룩업 테이블의 어드레스 비트로 사용할 경우에도 진성(Intrinsic) 위상 잘림 및 진폭 양자화(Amplitude Quantization)로 인한 백색 잡음(White Noise) 및 스프리어스 잡음(Spurious Noise) 등을 제거하는 것은 불가능하며, 오히려 동작속도가 늦어지고, 주파수 합성기능이 떨어지는 문제점이 있었다.
한편, 상기 디지탈 주파수 합성기의 동작속도는 위상 가산기의 단위 구성인 전가산기의 가산속도에 의존하기 때문에 이와 같이 가산속도가 늦어지면 이에 따라 클럭 주파수가 떨어지며, 디지탈 주파수 합성기에서 얻을 수 있는 합성 주파수는 상기 클럭 주파수의 1/4에 불과하므로, 상기와 같은 종래의 저전력 CMOS 디지털 주파수 합성기는 20MHz 이상의 높은 출력 주파수를 얻기 위한 장치로서는 부적당하다.
따라서, 본 발명에서는 상기와 같은 문제점을 개선하기 위해, 파이프라인 구조의 위상 누산기와 삼각함수 계산회로를 이용한 위상/진폭 변환기를 사용함으로써, 높은 주파수(50MHz이상) 합성이 가능하고, 주파수 해상도, 정밀도 및 안정도를 향상시킬 수 있으며, 주파수합성기의 디바이스 칩(Chip) 크기를 줄여서, 오늘날 이동통신 기기의 주파수 합성장치에 적합하도록 하는 것을 특징으로 하는 직접 디지털 주파수 합성기를 제공하고자 한다.
본 발명에서 제공하는 직접 디지털 주파수 합성기는 주파수 입력 레지스터를 통해 입력된 2진 데이터에 위상값을 더하는 위상누산기를 파이프라인(Pipelined) 구조의 캐리 셀렉트 가산기에 의해 구성하고, 상기 위상누산기의 출력을 1의 보수기에 통과시켜 위상의 1 상한값과 2 상한값을 구하며, 상기 1의 보수기의 출력 값을 CORDIC(Coordinate Rotation Digital Computer)에 의해 구현된 위상/진폭 변환기에서 정현파형과 직교 정형파형을 나타내기 위한 일련의 데이터로 변환한 후 부호 제어부에서 그에 대한 3 상한값과 4 상한값을 구하여 디지털 아날로그 변환기 및 저역 통과 여파기를 통과시킴으로써 정현파 및 직교 정현파를 출력하는 것을 특징으로 한다. 또한, 상기 출력되는 정현파 및 직교 정현파 주파수의 해상도를 높이기 위해 상기 위상 누산부와 1의 보수기 사이에 (n-a) 비트의 가산기로 구성된 어드레스 조정기를 연결하여 상기 위상 누산부의 출력 비트를 조정하는 것을 특징으로 한다.
도 1은 종래의 직접 디지털 주파수 합성기에 대한 블록도,
도 2는 본 발명의 일 실시예에 따른 직접 디지털 주파수 합성기에 대한 블록도,
도 3은 본 발명의 일 실시예에 따른 파이프라인 구조의 위상 가산기에 대한 블록도,
도 4는 본 발명의 일 실시예에 따른 캐리 셀렉트 가산기를 이용한 위상 가산기에 대한 블록도,
도 5는 본 발명의 일 실시예에 따른 어드레스 조정기에 대한 블록도,
도 6은 본 발명의 일 실시예에 따른 삼각 함수 계산 회로를 이용한 위상/진폭 변환기에 대한 블록도.
〈도면의 주요부분에 대한 부호의 설명〉
210 : 주파수 레지스터 220 : 위상 누산기
230 : 어드레스 조정기 240 : 1의 보수기
250 : 위상/진폭 변환기 260 : 부호 제어부
270 : 디지털/아날로그 변환기 280 : 저역 통과 여파기
이하, 첨부된 도면을 참조하여 본 발명의 디지털 주파수 합성기를 좀 더 상세히 설명하고자 한다.
도 2는 본 발명의 일 실시예에 따른 직접 디지털 주파수 합성기에 대한 블록도로서, 도 2를 참조하면 본 발명의 디지털 주파수 합성기는 외부로부터 n 비트의 2진 주파수 조정 데이터(FCW:Frequency Control Work)를 입력받는 주파수 입력 레지스터(210)와, 파이프라인(Pipelined) 구조의 캐리 셀렉트 가산기에 의해 구성되어, 상기 주파수 입력 레지스터(210)를 통해 입력되는 2진 주파수 조정 데이터에 해당하는 위상값(Phase:θ)을 클럭 주파수에 따라 가산하며 그 출력값을 궤환(feedback)시켜 위상값이 가산되기 이전의 값과 가산하여 출력신호의 위상값(θ)을 계수하는 위상 누산부(220)와, (n-a)비트의 가산기로 구성되어 최종 출력단에서 출력되는 정현파 및 직교 정현파의 해상도를 높이기 위해 상기 위상 누산부(220)의 출력 비트를 조정하는 어드레스 조정기(230)와, 상기 어드레스 조정기(230)에서 조정되어 출력되는 위상각에 대한 출력 비트에서 캐리가 발생하지 않으면 1 상한의 값을 출력하고, 캐리가 발생하면 2 상한의 값을 출력하도록 제어하는 1의 보수기(240)와, 상기와 같은 1의 보수기의 출력값을 정현파형 및 직교 정현파형으로 나타내기 위한 일련의 데이터 값(sinθ, cosθ)으로 출력하기 위해 좌표 변환(Coordinate Transformation) 방법의 배열형 삼각함수 계산회로를 이용한 배열형 CORDIC(Coordinate Rotation Digital Computer)으로 구성한 위상/진폭 변환기(250)와, 상기 위상/진폭 변환기(250)의 출력 값에 대한 부호를 처리하여 상기 위상각에 대한 3 상한과 4 상한의 값을 출력하는 부호 제어부(260)와, 상기 각 장치들을 통해 출력되는 위상각에 대한 1 내지 4 상한의 값을 양자화된 계단파형으로 변환하는 디지탈/아날로그 변환기(DAC)(270)와, 상기 디지탈/아날로그 변환기(DAC)(270)의 출력 신호에서 고주파 성분을 제거시켜 최종 출력단에서 정현파(sinθ) 및 직교 정현파(cosθ)를 얻도록하는 저역 통과 필터(LPF)(280)로 구성된다.
상기 부호 제어부(260)는 상기 위상/진폭 변환기(250)를 통한 1상한과 2상한의 값에 의해 3상한값과 4상한 값을 표현하기 위한 장치로서, 상기 정현파(sinθ)의 값에 대한 출력 비트의 최상위 비트를 부호 제어부로 두어 이 부호 제어부의 값이 '0'이면 1상한과 2상한 즉 양수의 값을 표현하고, 상기 부호 제어부의 값이 '1'이면 3상한과 4상한 즉 음수의 값을 표현하도록 한다.
도 3은 본 발명의 일 실시예에 따른 파이프라인(Pipeline) 구조의 위상 가산기에 대한 블록도로서, 도 3을 참조하면, 상기 위상 누산기(220)는 파이프 라인 구조로 구성된 다수의 전가산기(222)와 그 전가산기(222)들의 출력값들을 병렬적으로 처리하기 위해 입력단에 연결된 프리스큐(Pre-skew) 로직(221)과 출력단에 연결된 디-스큐(De-skew) 래치(Latch)(223)로 구성된다.
이러한 구조를 갖는 위상 가산기는 전체적인 시스템 크기를 감소시키고 동작 속도를 증가시키기 위한 구조로서 하위비트의 캐리가 다음단의 전가산기의 입력으로 들어가도록 구성된다.
한편, 이와 같이 파이프라인 구조를 갖는 위상 가산기를 캐리 셀렉트 가산기 구성으로 연결한 위상 가산기에 대한 블록도가 도 4에 나타나 있는데, 도 4를 참조하면, 본 발명의 위상 가산기는 하위 비트에 대한 처리를 수행하는 하반부 위상 누산부(226)와 상위 비트에 대한 처리를 수행하는 상반부 위상 누산부(227, 228)로 구별되며, 상기 상반부 위상 누산부는 캐리가 발생하지 않는 경우에 대한 처리를 수행하는 상반부 위상 누산부Ⅰ(227)와, 캐리가 발생한 경우에 대한 처리를 수행하는 상반부 위상 누산부Ⅱ(228) 및 상기 하반부 위상 누산부(226)의 캐리 유무에 따라 상기 상반부 위상 누산부(227, 228)를 선택하도록 하는 먹스(229)로 구성된다.
즉, 상기와 같이 구성된 위상 가산기는 입력비트(n)를 상위 비트(n/2)와 하위비트(n/2)로 각각 나누어서 동시에 계산하며, 상기 상위 비트는 캐리가 있는 경우와 캐리가 없는 경우를 각각 나누어 계산하는데, 하위 비트의 최상위 비트인 캐리값을 출력하고 난 후 캐리가 없으면 상기 먹스(229)의 선택신호가 상반부 위상 누산부Ⅰ(227)을 선택하고, 캐리가 있으면 상반부 위상 누산부 Ⅱ(228)를 선택함으로써, 결과적으로 전체적인 동작 속도는 2배이상 속도가 증가한다는 특성이 있다.
또한, 이와 같은 위상 가산기의 출력값은 도 5와 같이 (n-a) 비트 가산기(231) 및 (n-a) 비트 레지스터(232)로 구성된 어드레스 조정기로 입력되어 피드백되는 (n-a) 비트 레지스터(232)의 출력과 상기 위상 가산기의 출력 비트를 가산함으로써, 그 위상 가산기의 출력 비트를 조정하고 주파수값의 해상도를 높이도록 한다.
도 6은 본 발명의 일 실시예에 따른 삼각 함수 계산 회로를 이용한 위상/진폭 변환기에 대한 블록도로서, 도 6을 참조하면, 상기 위상/진폭 변환기(250)는 신호를 입력하기 위한 레지스터(521, 253, 254)와, 회전 제어부(525) 및 회전 연산부(255)로 구성되는데, 상기 회전 제어부(525)는 반복형 구조로서 1의 보수기(240)(도 1에 도시됨)에서 출력되어 레지스터(521)를 통해 입력받은 위상각(angle[a:0])에 의해 생성되는 ai(위상각에 의해서 결정되는 부호비트)신호의 부호를 결정하여 Φi-1- ai= Φi를연산하고, Φi의 부호 비트(s[i])를 상기 회전 연산부(255)로 전송하여 연산을 제어하도록 한다.
한편, 상기 회전 연산부(255)는 나열된 연산 서브 블록(로직 #0, 로직 #1, …, 로직 #k)으로 구성된 배열 구조를 가지며, 사전에 설정된 기본 벡터(XO=X(0.429)/n 및 YO=Y(0.429)/n) 및 상기 회전 제어부(525)로부터 전송되는 연산 제어 신호(s[i])에 의해 각 서브 블록을 거쳐 정현파(sinθ) 및 직교 정현파(cosθ)를 구한다.
또한, 상기 위상/진폭 변환기(250)는 가산기와 레지스터로 구성되어 위상값에 해당되는 입력이 들어오면, 해당 부호비트를 생성하는 연산부와, 가산기, 쉬프터기 및 레지스터로 구성되어 상기 부호비트를 사인값과 코사인값으로 변환하여 출력하는 제어부로 구성되며, 위상/진폭값을 계산하는 양을 줄이고 위상/진폭값의 출력 간격을 길게하는 오버 샘플링(over sampling) 방법을 적용하여 통상의 디지탈 신호 발생기에서 위상 잘림(truncation)에 의해 출력 스펙트럼으로 나타나는 백색 잡음과 스프리어스 잡음(spurious)을 최소화함과 동시에 고속 처리가 가능하도록 한다.
상기와 같은 본 발명의 직접 디지털 주파수 합성기는 위상/진폭 변환기로서 삼각함수 계산회로를 사용함으로써 합성 주파수 정밀도를 크게 개선하여 고해상도와 고정밀도의 주파수 합성 출력을 얻을 수 있다는 장점이 있으며, 상기 CORDIC은 종래의 사인롬 보다 그 처리 속도가 빠르므로, 이에 따라 동작 속도가 개선된다는 특징이 있다.
또한, 위상 누산기를 파이프라인에 의한 캐리 셀렉트 가산기 구조로 구성함으로써 통상의 직접 디지털 주파수 합성기보다 2배 이상의 높은 합성 주파수를 얻을 수 있으며, 따라서 통상의 직접 디지탈 주파수 합성기의 낮은 출력 주파수와 주파수 정밀도를 개선하여 2배 이상의 고속 동작과 10배 이상의 고정밀도 특성을 얻을 수 있는 효과가 있으며, 더 이상의 부가 회로없이도 정현파(sinθ)와 직교정현파(cosθ) 출력을 동시에 얻을 수 있으므로 실용적이다.

Claims (5)

  1. 외부로부터 n비트의 2진 주파수 조정 데이터(FCW:Frequency Control Work)를 입력받는 주파수 입력 수단과,
    파이프라인(Pipelined) 구조의 캐리 셀렉트 가산기에 의해 구성되어, 상기 주파수 입력 수단을 통해 입력되는 n비트의 2진 주파수 조정 데이터를 하위 비트와 상위 비트로 나누고, 상기 상위 비트를 캐리가 발생한 경우와 캐리가 발생하지 않은 경우로 나누어 처리하는 위상 누산 수단과,
    상기 위상 누산 수단에서 출력되는 위상각에 대한 출력 비트에서 캐리가 발생하지 않으면 위상각에 대한 1 상한의 값을 출력하고, 캐리가 발생하면 위상각에 대한 2 상한의 값을 출력하도록 제어하는 위상각 출력 수단과,
    상기 위상각 출력 수단의 출력값을 정현파형 및 직교 정현파형으로 나타내기 위한 일련의 데이터 값으로 출력하기 위해 배열형 삼각함수 계산회로인 CORDIC (Coordinate Rotation Digital Computer)으로 구성한 위상/진폭 변환 수단과,
    상기 위상/진폭 변환 수단의 출력 값에 대한 부호를 처리하여 상기 위상각에 대한 3 상한과 4 상한의 값을 출력하는 부호 제어 수단과,
    상기 부호 제어 수단을 통해 출력되는 위상각에 대한 1 내지 4 상한의 값을 양자화된 계단파형으로 변환하는 디지탈/아날로그 변환 수단과,
    최종 출력단에서 정현파 및 직교 정현파를 얻도록 하기 위해 상기 디지탈/아날로그 변환 수단의 출력 신호에서 고주파 성분을 제거시키는 저역 통과 필터링 수단으로 구성된 것을 특징으로 하는 직접 디지털 주파수 합성기.
  2. 제 1 항에 있어서, 상기 직접 디지털 주파수 합성기는
    출력되는 정현파 및 직교 정현파 주파수의 해상도를 높이기 위해 (n-a)비트의 가산기로 구성되어 상기 위상 누산 수단의 출력 비트를 조정하는 어드레스 조정 수단을 더 포함하는 것을 특징으로 하는 직접 디지털 주파수 합성기.
  3. 제 1 항에 있어서, 상기 위상 누산 수단은
    상기 주파수 레지스터에서 입력된 데이터의 하위 비트에 대한 처리를 수행하는 하반부 위상 누산부와,
    상기 하반부 위상 누산부의 처리 결과 상기 데이터의 상위 비트에 캐리가 발생하지 않은 경우 그 상위 비트에 대한 처리를 수행하는 제 1 상반부 위상 누산부와,
    상기 하반부 위상 누산부의 처리 결과 상기 데이터의 상위 비트에 캐리가 발생한 경우 그 상위 비트에 대한 처리를 수행하는 제 2 상반부 위상 누산부와,
    상기 하반부 위상 누산부의 캐리 발생 여부에 따라 상기 제 1 또는 제 2 상반부 위상 누산부를 선택하도록 하는 선택부로 구성되어,
    입력 데이터의 하위 비트와 상위 비트를 병렬 처리하는 것을 특징으로 하는 직접 디지털 주파수 합성기.
  4. 제 1 항에 있어서, 상기 위상/진폭 변환 수단은
    가산기와 레지스터로 구성되어 위상값에 해당되는 입력이 들어오면, 해당 부호비트를 생성하는 연산부와,
    가산기, 쉬프터기 및 레지스터로 구성되어 상기 부호비트를 사인값과 코사인값으로 변환하여 출력하는 제어부로 구성되는 것을 특징으로 하는 직접 디지털 주파수 합성기.
  5. 제 1 항에 있어서, 상기 부호 제어 수단은
    상기 위상/진폭 변환 수단에서 출력되는 정현파를 나타내기 위한 일련의 출력 비트의 최상위 비트 값이 '0'이면 상기 위상/진폭 변환 수단의 출력값을 양수로 나타내어 1 상한값과 2 상한값을 표현하도록 하고, 상기 출력 비트의 최상의 비트 값이 '1'이면 상기 위상/진폭 변환 수단의 출력값을 음수로 나타내어 3 상한값과 4 상한값을 표현하도록 제어하는 것을 특징으로 하는 직접 디지털 주파수 합성기.
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