JPH04502092A - 周波数合成雑音に対する疑似ランダム振動 - Google Patents

Abstract

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Description

【発明の詳細な説明】 周波数合成雑音に対する疑似ランダム振動発明の分野 本発明は周波数合成、特にアナログ出力信号への変換前にデジタル波関数振幅デ ータにランダムまたは疑似ランダム数を付加することによってデジタル周波数シ ンセサイザ中の出力疑似雑音を減少する方法および装置に関する。本発明はさら にデジタルアナログ変換器への振幅データ入力のために所定のビット幅に対して 高い分解能を有する周波数合成に関する。

技術の背景 デジタル通信システムにおいて基準信号源または発振器として使用するために種 々の周波数シンセサイザが開発されている。しかしながら、新しい通信システム は非常に多数の利用者にサービスするように開発されているため、徐々に周波数 分解能および雑音発生が重大な問題になってきている。これは、多数の通信チャ ンネルが結果として隣接したチャンネル間の連続した小さく最小の分割となる所 定の割当て帯域幅内で所望されるという事実による。したがって、適切な通信特 性を維持するために各チャンネルに対する基準および混合周波数は精度を高める ことにより分解されなければならず、雑音および干渉は最小に維持されなければ ならない。

直接的なデジタルシンセサイザ（ＤＤＳ）は、特に周波数ホッピングに必要な可 変基準周波数を発生する進歩したデジタル通信システムおよび大規模な多チヤン ネルシステムまたはスキムにおいて使用されるようになっている。ＤＤＳシンセ ザイザは比較的高い周波数分解能を提供し、典型的なデジタル制御回路および命 令との能率的なインターフェイスを行い、衛星および車両通信システムにおいて 必須である高速動作および低い電力消費を実現する。

ＤＤＳ周波数シンセサイザは、典型的にデジタル位相累算器、読取り専用メ毛り （ＲＯＭ）装置の形態の周期波関数変換素子およびデジタルアナログ変換器（Ｄ ＡＣ）を含む。位相累算器は、周期波関数振幅に累算された位相角を変換する変 換素子に一定の間隔で与えられる位相角をインクレメントするために使用される 。正弦関数の振幅のような波関数振幅はアナログ波形に変換される。すなわち、 正弦関数の期間中の所定点における瞬間的な振幅はデジタル値として累算された 位相から計算され、位相角データと同じ周波数を有するアナログ信号に変換する ためにデジタルアナログ変換器（ＤＡＣ）に伝送される。

正弦振幅のようなデジタル情報がアナログ形態に変換されたとき、量子化効果の ために疑似的な雑音が生成される。

±１／２のエラーが存在する任意のデジタルアナログ変換処理に関して、ディス クリートなアナログ振幅レベルに変えられるとき、ＤＡＣ入力データに対して最 小の量子化ステップ、すなわち基本的な２つのデジタルデータに対する最小桁の ビット（Ｌ　Ｓ　Ｂ）が良く知られている。このエラーは周期的に疑似的で高調 波的な雑音を生成する。

典型的なデジタル変換に関して、量子化エラーの結果生じた疑似雑音はいくつか の予測可能な周波数でスペクトルピークを発生する。これらのピークは、所望の 基本出力周波数からエネルギレベルでＤＡＣ入力ビット当りほぼ６ｄＢ下げるエ ネルギレベルを有することが分かっている。これはＤＡＣ振幅分解能と任意の結 果的な量子化エラーとの間の相互関係を反映している。ＤＡＣ分解能を決定し、 −６ｄＢ係数の倍数のＤＡＣにより使用される入力ビットの数は、変換処理中に 生成された疑似雑音のエネルギレベルまたは振幅を表す。

８ビット幅のＤＡＣ入力に対して、ピーク雑音は基本周波数よりほぼ４８ｄＢ低 く、一方１２ビット幅の変換はほぼ７２ｄＢの差を生成する。

したがって、ＤＡＣ出力において疑似雑音ピークを減少し、ＤＤＳ回路に対する 周波数分解能を改善するために、ＤＡＣ入力ビット幅または分解能は増加される ことができる。しかしながら、ＤＡＣ入力分解能を増加することはＤＡＣ自身の 複雑性を増して、通信システムにおいて望ましくない速度の低下、電力消費の増 加、信頼性の低下およびコストの上昇につながることを意味する。上記の設計要 因と雑音の最大量との間の兼合いによりシステムは適切な動作を行うことができ る。

周波数分解能を改善し、ＤＤＳ回路中の量子化雑音を克服するためにいくつかの 技術が使用される。技術例は、カステイージンＣ。ジャスバーおよびチャールズ ヒートリイ■諸氏による米国特許第４，６５２，８３２号明細書および第４．４ １０．９５４号明細書に記載されている。

米国特許第４．４１０．９５４号明細書において、位相累算器は直接的なデジタ ル積分器として使用され、典型的な正弦振幅検索表およびＤＡＣ素子が省かれる 。振動（ｄｉｔｈｅｒ）信号は小さいステップで位相ベクトルまたはインクレメ ントをランダムにジッターし、重要なスペクトルにわたってスペクトル雑音を拡 散するように累算器の入力または出力に付加される。この方法は、ＤＡＣおよび 正弦振幅素子を除去することによってこれらの素子と関連した量子化および変換 エラーを防止する。しかしながら、この方法はまた進歩した正弦振幅変換技術の 使用により高周波数分解能を得る能力もな（してしまう。

米国特許第４．６５２，８３２号明細書において、デジタル振動信号は一連の検 索表の使用による正弦および余弦データへ変換される前に位相累算器の出力に付 加される。正弦および余弦振幅データに対する変換処理の精度は改善され、後続 するＤＡＣ変換処理の量子化雑音を低くする。しかしながら、中間ステップにお ける精度および分解能の向上はＤＡＣ量子化エラーの効果を妨げない。

通信システムおよび技術に対する分解能要求の向上に適合するために、シンセサ イザの複雑さを増すことなく直接デジタルシンセサイザ中で発生された疑似雑音 を最少にし、最適な周波数分解能およびシステム応答を得るために新しい方法が 必要である。

発明の要約 上記の技術的な問題により、本発明の目的は直接的なデジタルシンセサイザから の疑似雑音出力を減少する方法および装置を提供することである。

本発明の１つの利点は、最小の複雑性および少数の部品により直接デジタル周波 数合成中の雑音出力を減少することである。

本発明の別の利点は、明確に予め定められた入力分解能より高い分解能で直接デ ジタル周波数シンセサイザからアナログ周波数出力を供給することである。

これらおよびその他の目的、目標および利点は、デジタルアナログ変換器（ＤＡ Ｃ）によって後続的にアナログ形態に変換されるデジタル正弦振幅数にランダム または疑似ランダム数を付加することによって直接デジタル周波数合成の際に疑 似出力雑音応答を減少する方法によって達成される。この方法は、正弦検索表ま たは計算を使用することによってデジタル正弦振幅数に位相データを変換する正 弦関数変換器と、正弦振幅数に応答してアナログ信号を発生するＤＡＣとを使用 するデジタルシンセサイザにおいて行われることが好ましい。

本発明の方法は、ＤＡＣへの伝送中に各正弦振幅数に１づつ付加される一連のラ ンダムまたは疑似ランダム的に変動する数を提供する。その結果生じた加数はＤ ＡＣに入力される前に切捨てを行われる。疑似ランダム数は一般に正弦振幅数に 付加される前に予め定められた大きさに合わせられる。

本発明の方法の別の観点において、ランダムまたは疑似ランダムに変動する数は デジタルアナログ変換器に対する入力分解能の±１／２の最小の量子化ステップ に等しいか、またはその間の大きさで発生される。好ましい実施例において、正 弦数はにビット幅のデジタルワードであり、ランダムまたは疑似ランダム数はＤ ＡＣ分解能の±１／２の最小桁のビット値で始まる正弦振幅ワードに付加され、 一般に最小桁のビット値の±１７２ｎ倍の範囲の値を有するｎビット幅のデジタ ルワードであり、ここでｎは１以上である。

本発明の方法は、発生された疑似ランダム数を受信し、予め定められた量だけ疑 似ランダム数の大きさをスケールするスケール素子と直列に接続されたランダム または疑似ランダム数発生器と、加数を生成するように２つの数を加算する加算 素子とを含む装置において行われる。加算素子は正弦関数変換器の出力に接続さ れた第１の入力と、スケール素子に接続された第２の入力と、ＤＡＣの入力に接 続された出力とを具備している。加算手段の出力とＤＡＣとの間に接続された切 捨て手段は予め定められた分解能に加数を切捨る。

本発明の装置の別の観点において、切捨て手段はＤＡＣに対して予め定められた 分解能のビット幅以下のビット幅を持つ出力を有する。ランダムまたは疑似ラン ダム数発生器は、ＤＡＣに対して±１／２の予め選択された最小量子化ステップ に等しいか、またはその間の大きさを有する数を生成する。

図面の簡単な説明 本発明の新しい特徴は、添付された図面を参照にした説明から良く理解されるこ とができる。

第１図は、本発明の方法および装置による直接デジタルシンセサイザの概略図で ある。

第２図は、雑音抑制のされていない第１図の回路に対する例示的な振幅対周波数 雑音分布のグラフである。

第３図は、雑音抑制のされた第１図の回路に対する例示的な振幅対周波数雑音分 布のグラフである。

第４図は、第１図の回路において使用される振幅、疑似ランダム数およびデジタ ルアナログ変換器の入力データに対する相対的なビット位置を示す。

好ましい実施例の詳細な説明 本発明は、雑音の衝撃または直接デジタル周波数シンセサイザ（ＤＤＳ）の出力 における所望の基本周波数に関する雑音衝撃または疑似雑音の相対的なエネルギ レベルを減少する方法および装置を提供する。これは、正弦振幅数にランダムま たは疑似ランダム数を付加し、アナログ形態への変換のために結果的な合計の一 部分を選択することによって達成される。本発明の装置は、ランダムまたは疑似 ランダム的に発生された数に正弦振幅数を付加し、アナログ形態への変換の前に 所望の値に合計を切捨てるためにデジタル合計回路を使用する。これは出力アナ ログ波形を種々の周波数で一連の振幅に関して振動させ、信号スペクトル全体に わたって疑似雑音を拡散させる。

本発明の原理にしたがって構成され、動作するＤＤＳ回路は第１図において概略 的な形態で示されている。第１図において、位相角φにおける変化の形態で位相 角情報を受信し、蓄積し、伝送する位相角累算器１２を使用するＤＤＳシンセサ イザｌＯが示されている。位相角情報Δφは典型的に計算されるか、或はそれに 限定されるものではないが、マイクロプロセッサまたは種々の予めプログラムさ れたメモリ素子のようなデジタル制御回路によって提供され、所望の出力周波数 に対する相対的な位相変化を表す。位相角データは、典型的に一連のビットとと して周期関数変換器１Ｂに伝送されるデジタル（位相）値またはワードを形成す るように累算される累算器１２に伝送される。

位相角情報は、デジタル位相角情報の周期関数へのマツピングにしたがってデジ タル振幅信号を発生する周期関数変換器１６にデータバスまたは通路１４に沿っ て伝送される。所望ならば別の波形を使用することができるが、一般に変換器１ ６の変換関数として正弦関数を使用することが知られており、望ましい。この変 換に対する関数の例は、以下の関係による位相入力に関連する正弦振幅出力であ る：ｓ　ｉ　ｎ　Ｃ２ｘ　ｉ／２Ｎ） ここで、Ｎは位相累算器１２から伝送された各データワード中のビットの数であ り、ｉは累算器の電流状態である。

変換器すなわち正弦変換器１Ｂは所定の回路要求（複雑性、電力等）を満たす完 全な正弦出力関数を提供するように構成されている。上記で論じられるように、 正弦振幅変換器１Ｂは典型的に入力位相情報を出力正弦振幅情報に変換する検索 表として動作する１つ以上のＲＯＭ装置を含む。このような変換器は本発明の同 一出願人による米国特許明細書に記載されている。

前に述べられたように、デジタルアナログ変換処理の分解能は直接正弦振幅デー タに使用される項の桁数に関連する。

すなわち、正弦振幅データに対して多ビツトデジタルワード（ｋビット幅）を使 用した場合、疑似雑音のエネルギレベルは正弦変換器１Ｂの出力データにおいて 使用される全ビットに対する所望の出力周波数からエネルギレベルでほぼ６ｄＢ 下である。したがって、分解能を高めるために好ましい実施例の正弦振幅データ は１６ビツト幅であるように構成される。もっとも、別のデータ幅が本発明によ り使用されることができる。

位相累算器１２は、新しい位相インクレメント値の入力によって周期的に更新さ れる。位相累算器１２に蓄積された位相データは、正弦関数曲線に沿った入力位 相位置に関連した振幅への変換のために予め定められた累算周期の後または予め 定められたクロック率で正弦振幅変換回路１Ｂに伝送される。この振幅または振 幅値は、アナログ波形を生成するためにデジタル数またはワードの形態でデジタ ルアナログ変換器ＤＡＣ１８に供給される。システムクロック（示されていない ）は、同期的に各処理素子へのおよびそれからのデータの伝送をクロックまたは ゲートするように累算器１２、正弦変換器１８およびＤＡＣ素子１８に接続され ている。

Ｄ　Ａ　Ｃ１８はデジタルデータを受信し、アナログ波形出力を発生する技術的 に知られた回路を表す。Ｄ　Ａ　Ｃ１８の分解能は、変換されるべき入力データ に使用される数学的な桁すなわちビット数に依存する。しかしながら、上記のよ うにＤＡＣ入力の最小の量子化ステップまたは最小桁のビットに対するＤＡＣＩ ＩＩの出力における量子化には不確実性が常に存在する。

著しく分解能を損なわずにシステムの複雑性を軽減し、変換速度を最大にするた めに、Ｄ　Ａ　ＣＩｌｌは８ビット幅の入力値を許容するように構成される。し たがって、正弦変換器１６の出力は８つの最大桁ビットまたは正弦振幅データの 最大部分だけを許容することによって切捨てられる。

所望ならば、ローパスフィルタ２０は変換処理中に発生された雑音成分のいくつ かを除去するためにＤ　Ａ　Ｃ１８の後に配置される。しかしながら、このよう なフィルタはデジタルアナログ変換によって生成された大量の疑似雑音をあまり 除去しない。このようなフィルタは、所望の基本的出力周波数に著しい衝撃を与 えずに重要なスペクトルバンド中の全ての周波数で等しい効果を生じることはで きない。

この点に関して記載されているように、ＤＤＳ回路は周波数発生ステップを実行 し、理解されるまたは技術的に知られた機能素子を含むが、残念ながら望ましく ない疑似雑音を発生する。

第２図はこの疑似雑音が全く補償されない第１図の部分で示されたようなりＤＳ 回路に対してシミュレートされた信号のグラフを示す。第２図において、信号レ ベル出力対周波数のグラフは基本クロック周波数Ｆｃの約０．１２５倍における 所望のまたは主要なアナログ出力周波数の発生に関して示されている。１　／８ 　Ｆ　ｃにおけるＯｄＢのピークレベル出力は所望の出力として示されている。

しかしながら、１／４Ｆ、における第２の高調波および３／８Ｆｃにおける第３ の高調波のようないくつかの高調波も発生されている。量子化エラーの結果生じ たこれらの疑似雑音ピークまたはスプールは、ＤＤＳ回路１０の全体的な雑音レ ベルまたは応答が１／８Ｆ。

の出力周波数の下の１４０乃至１８０ｄＢより下であっても、ＤＤＳＩＯの出力 に大きく関与し、周波数分解能および追跡に関する問題を引起こす。

量子化スプールまたは高調波雑音の問題を解決するために、本発明はＤＡＣ１８ に伝送される正弦振幅データに特有のデジタル振動関数を与える。これは、第１ 図において鎖線２２内に示された素子によって実現される。これらの素子は、疑 似ランダムまたはランダムに変化する数のシーケンスを対応した正弦振幅数に１ つづつ与えることによって疑似高調波雑音を減少する装置を含む。

疑似ランダムまたはランダム数はハードウェア数発生器２４を使用して発生され る。ランダムまたは疑似ランダム数発生器２４は、実質的にランダムに変化する 数のシーケンスを発生する通信の技術的に良く知られた回路を含む。疑似ランダ ム規則を満足する数を生成するための疑似ランダム数および疑似ランダム雑音発 生器は当業者に知られている。例示的な疑似ランダム発生器は、参照としてここ に引用されているＷ、　Ｗ、Ｐｅｔｅｒｓｏｎ氏による文献（Ｅ　ｒｒｏｒ　Ｃ ｏｒｒｅｃｔｌｎｇＣｏｄｅｓ”、　Ｗｉｌｅｙ、　１９８１年）において論じ られている。そこに記載された発生器は、疑似ランダム発生器２４のベースとし て利用できる既知のタイプの発生器またはコーディングスキムの例である。

熱雑音に基づいているようなランダム数発生器はまた技術的に知られており、こ こでは詳細に説明しない。疑似ランダム数の適用は本発明の好ましい実施例であ るため、明瞭化のためにこれを説明する。しかしながら、当業者は所望の結果を 得るために実際に同じ基準に適合するランダム数が本発明の方法により使用され ることができることを容易に理解するであろう。

正弦振幅数に疑似ランダム数を付加する際に、発生器２４によって生成された疑 似ランダム数の絶対値は所望のＤＡＣ１８の入力の値に関して調節またはスケー ルされる必要がある。

すななわち、特定の分解能の値内に入れる、或はＤＡＣ１８に対して範囲を限定 すべき正弦振幅数の振動を制限することが望ましい。そうでなければ、大量の所 望のスペクトルピークも出カスベクトルに対して拡散する。したがって、疑似ラ ンダム（またはランダム）数の絶対値は、予め選択された大きさに等しいかまた はそれより小さく、Ｄ　Ａ　Ｃ１８の入力の低い分解能の値にだけ加わるように 調節されることができる。しかしながら、当業者は特定の正弦変換器の適用と同 様に、選択された特定の大きさが使用されるＤＡＣの分解能に依存することを容 易に理解するであろう。さらに、予め選択された定数はまた所望ならば別の処理 要求を満足するために疑似ランダム数にまたはそれと共に付加されることができ る。

疑似ランダム数に最適な大きさまたは大きさの範囲は、それらがＤ　Ａ　Ｃ１８ の入力によって使用される最小の量子化ステップまたは最小値ステップの±１／ ２に等しいか、或はそれより小さいように限定されるときであることが認められ ている。これは、互いに重複し、スペクトルに対してランダムに分布する所望の 振幅数を変えずに量子化エラー雑音ピークのスペクトル分布を生成する。

疑似ランダム数のスケールは、加算器２８に対する入力データパス上でのデジタ ル発生器２４からのデータビットの予備整列、または別の計数器２６における１ の補数または一定値加算のようなスケールシフト計算のようないくつかの手段に よって容易に行われる。このような計数器２６に使用される回路は技術的に良く 知られており、ここでは詳細に説明しない。計数器２６はまた別の分解能値がＤ 　Ａ　Ｃ１８に使用できるか、或は別のＤＡＣ値が全く新しい変換回路を必要と せずに使用されることができるようにダイナミックに制御されることができる。

これは、特に集積回路適用において有効である。

別のデジタルスキムが使用されることができるが、好ましい実施例は振幅および ランダム数に対して２をベースとするデジタル数表示を使用して説明される。こ のフォーマットは固定された１／２の最小桁ピッ）（ＬＳＢ）の最小の量子化ス テップを提供する。しかしながら、本発明は同様に別の形態の表示および最小値 分離を有する正弦振幅数に適用できる。

疑似ランダム発生器２４は、Ｄ　Ａ　Ｃ１８の入力ＬＳＢの±１／２からＬＳＢ の±１／２（＋１）までの大きさの範囲のランダム数を発生し、ここでｎは疑似 ランダム発生器２４によって生成されたビットの数である。好ましい実施例にお いて、疑似ランダム発生器２４によって生成されたビットの数は８である。疑似 ランダム発生器２４によって使用される出力ビットの数は所望の分解能の程度に 依存する。疑似ランダム発生器の発生した数は、Ｄ　Ａ　Ｃ１８への入力が切捨 てられても、それが対応した正弦振幅データビットに付加されたとき疑似ランダ ム数のビット幅ごとに６ｄＢだけスプール高を減少する。

疑似ランダム数は、２つ以上のデジタル値を合計する技術的に知られた回路を含 むデジタル加算器２８に伝送される。加算器２８は正弦変換器１ＢとＤ　Ａ　Ｃ １８との間に接続され、正弦変換器１６は第１の入力に接続され、Ｄ　Ａ　Ｃ１ ８は合計出力に接続される。疑似ランダム発生器２４は加算器２８の第２の入力 に接続されている。

正弦振幅データを含むデータワードは、疑似ランダム発生器２４によって生成さ れた同数のビットだけ所望のＤＡＣ入力ワードより多くデータビットを含んでい る。前に示されたように、ＤＡＣ１８は所望の数の入力ビット（ここでは８ビツ ト）だけを受信するように接続されている。その代りとして、特に別のタイプの デジタル信号が使用される場合に、分離切捨て素子３０は所望に応じてＤＡＣ１ ８へ加算器２８の出力の一部分だけを伝送するために使用されることができる。

加算器２８は、変換器１６によって出力された各正弦振幅数に疑似ランダム発生 器２４からの疑似ランダム数を加算する。ｋビット幅の正弦振幅数および疑似ラ ンダム数の加算は、Ｍビット幅のデジタル値を生成する。その結果合計は、アナ ログ波形信号への変換のためにｔビット幅の値に切捨てられる。

少数にされたｔビットは、簡単化されたＤＡＣおよび回路の効率および速度を維 持する。好ましい実施例において、ｔに対して選択された値は所望の８ビツトＤ ＡＣ入力値を得るように８である。

加算器２８においてデジタル値を合計する際に、疑似ランダム数の最大桁ビット （ＭＳＢ）は、正弦振幅データの±１／２のＤ　Ａ　Ｃ１８の入力ＬＳＢ位置と 整列または合計されることに留意することが重要である。これは、一連のデジタ ルデータワードのビット位置が表示されている第４図に示されている。

第４図において、正弦変換器１６からの１６ビツト幅の出力は一連のビットＳ１ 乃至Ｓ１６として示されている。これは正弦振幅出力データ中の１６ビツトを表 わす。発生器２４によって発生された疑似ランダム数はｎビット幅の（疑似）ラ ンダムシーケンスとして示されている。好ましい実施例は、大きいビット幅が可 能であるが、第１の８ビツトＲ１乃至Ｒ８だけを使用する。ランダム数のビット 位置のＲ１乃至Ｒ８は、正弦振幅数の最後の８ビツトの８９乃至５１８と整列さ れる。

ＤＡＣＨＩに対して選択された最終的な８ビツトのＤＡＣに入力する数は８ビツ トシリーズＤ１乃至Ｄ８として示されている。これらの８ビツトは、加算器２８ における合計からの８つのＭＳＢビットだけを選択したことを表す。したがって 、疑似ランダム数の整列はＤＡＣ１８への入力に対して±１／２のＬＳＢを伴う ことが認められる。

この処理は１／２のＬＳＢ量子化を不確実にし、ナイキスト帯域幅全体にわたっ て雑音のスペクトルを拡散するように周波数でランダムにそれを分布する。この ようにして前にいくつかのディスクリートなピークに集中されたエネルギは拡散 される。これは、事実上ナイキスト範囲にわたって全周波数に少ない割合のこの 雑音を付加することを犠牲にして雑音スプールまたは高調波のエネルギを減少す る。

第３図は、第１図に示されたようなりＤＳＩＯの回路に対してシミュレートされ た出力を示し、疑似ランダム振動は変換の前に正弦振幅データに与えられる。こ の振動の結果は、最大の基本周波数より下の約８０ｄＢに信号出力全体における 雑音フロアレベルを上げることである。しかしながら、疑似雑音ピークは抑制さ れ、前よりかなり低い振幅を有し、所望の基本周波数出力エネルギレベルから少 なくとも一７０ｄＢ下であるような残りの雑音の振幅に近くなる。これは振動を 伴わ図に得られた一４８ｄＢの低下に対する改善を表す。

以上、疑似的高調波出力雑音の衝撃を減少する直接デジタル周波数シンセサイザ と共に使用するための新しい方法および装置が説明されている。この方法および 装置は疑似雑音または出力応答における減少を実現し、関連した複雑化の増加お よび速度の低下を招くことなく高分解能のＤＡＣ回路に等価なアナログ波形の分 解能を提供する。

好ましい実施例の上記の記載は、図示および説明のために与えられたものである 。それらは本発明を完全に説明しつくしたものではなく、また記載された厳密な 形態に限定されるものでもなく、上記説明に基づいて多数の修正および変更が可 能である。２以外をベースとするデジタル変換および加算の動作、並びに８また は１６ビツトデータバス以外のものを使用する実施例も可能である。

本発明の原理およびその実際的な適用を最も良く説明し、それによって当業者が 種々の実施例で、および検討された特定の使用に適合するような種々の修正によ り本発明を最も良く使用できるようにするために、実施例が選択され説明された 。本発明の技術的範囲は、請求の範囲の各請求項およびそれらに等しいものによ って限定される。

周波数 補正書の翻訳文提出書（特許法第１８４条の７第１項）λ 請求の範囲 （１）シンセサイザがデジタル正弦振幅数に位相角データを変換するために正弦 関数変換器に接続された位相角累算器を使用し、正弦変換器の出力が正弦振幅数 に応答してアナログ信号を発生するデジタルアナログ変換器に接続されているデ ジタル周波数シンセサイザからの疑似応答を減少する方法において、 疑似ランダムに変化する数のシーケンスを生成し、前記正弦関数変換器によって 出力された前記正弦振幅数のそれぞれに前記疑似ランダムに変化する数の１つを 付加し、前記デジタルアナログ変換器へ入力させる前に結果的な加数を切捨てる ステップを含む方法。

（２）生成ステップは予め定められた大きさに前記疑似ランダムに変化する数を スケールするステップを含む請求項１記載の方法。

（３）デジタルアナログ変換器は入力データに対して予め選択された最小の量子 化ステップを使用し、疑似ランダム数をステップに等しいか、またはその間の大 きさを有する疑似ランダムに変化する数を発生するステップを含む請求項１記載 の方法。

（４）疑似ランダム数および正弦振幅数はそれぞれｎおよびにビット幅のデジタ ルワードを含み、加算ステップではデジタルアナログ変換器分解能の±１７２の 最小桁ビット値で始まる前記正弦振幅ビットに前記疑似ランダム数のビットを付 加する請求項３記載の方法。

（５）発生ステップは±１７２ｎ倍の前記最小桁ビット値の範囲の値を有する疑 似ランダム数を生成し、ここでｎは１より大きいか、またはそれに等しい請求項 ４記載の方法。

（６）振幅数にしたがってアナログ信号を発生するためのデジタルアナログ変換 器に接続され、デジタル振幅数に位相データを変換する正弦関数変換器に接続さ れている位相角累算器を使用する直接デジタル周波数シンセサイザ中の疑似出力 応答を減少する装置において、 疑似ランダム数発生器と、 発生された疑似ランダム数を受信し、予め定められた量に前記疑似ランダム数の 大きさをスケールする計数器手段と、加数を発生するように２つの数を加算し、 前記正弦振幅変換器の出力に接続された第１の入力と、前記計数器の出力に接続 された第２の入力と、前記デジタルアナログ変換器の入力に接続された出力とを 有する加算手段とを具備している装置。

（７）予め定められた分解能に前記加数を切捨てるために前記加算手段の出力と 前記デジタルアナログ変換器の入力との間に接続された切捨て手段を含む請求項 ６記載の装置。

（８）前記切捨て手段は、前記デジタルアナログ変換器のための予め定められた 分解能のビット幅に等しいか、またはそれより小さいビット幅を持つ出力を有す る請求項７記載の装置。

（９）前記疑似ランダム数発生器は、前記デジタルアナログ変換器の±１７２の 予め選択された最小の量子化ステップに等しいか、またはその間の大きさを有す る数を生成する請求項６記載の装置。

（１０）各正弦振幅数はにビット幅のデジタルワードを含み、前記疑似ランダム 数のソースはｎビット幅のデジタルワードの形態の数を生成するビット発生手段 を具備し、前記加算手段はデジタルアナログ変換器の分解能の±１７２の最小桁 のビット値で始まる前記正弦振幅ワードに前記疑似疑似ランダム数ワードを加算 する請求項９記載の装置。

（１１）前記ビット発生手段は±１／２ｎ倍の前記最小桁のビット値の範囲の値 を有する疑似ランダムに変化する数を生成し、ここでｎは１以上である請求項１ ０記載の装置。

（１２）シンセサイザがデジタル正弦振幅数に位相角データを変換する正弦関数 変換器に接続された位相角累算器を使用し、正弦変換器の出力が正弦振幅数に応 答してアナログ信号を発生するデジタルアナログ変換器に接続されているデジタ ル周波数シンセサイザからの疑似応答を減少する方法において、ランダムに変化 する数のシーケンスを生成し、前記正弦振幅数のそれぞれに前記ランダムに変化 する数の１つを付加し、 前記デジタルアナログ変換器に入力する前に結果的な加数を切捨てるステップを 含む方法。

（１３）予め定められた大きさに前記ランダム数をスケールするステップを含む 請求項１２記載の方法。

（１４）ランダム数を生成するステップは、チップに等しいか、またはその間の 大きさを有するランダムに変化する数を発生するステップを含む請求項１２記載 の方法。

（１５）発生されたランダム数および正弦振幅数はそれぞれｎおよびにビット幅 のデジタルデータワードを含み、付加ステップはデジタルアナログ変換器分解能 の±１／２の最小桁ビット値で始まる前記正弦振幅ビットに前記ランダム数ビッ トを加算する請求項１４記載の方法。

（１Ｂ）ランダムに変化する数を発生するステップは±１／２ｎ倍の前記最小桁 のビット値の範囲の値を有するランダム数を生成するステップを含み、ここでｎ は１以上である請求項１５記載の方法。

（１７）振幅数にしたがってアナログ信号を発生するデジタルアナログ変換器に 接続され、デジタル振幅数に位相データを変換する正弦関数変換器に接続されて いる位相角累算器を使用する直接デジタル周波数シンセサイザ中の疑似出力応答 を減少させる装置において、 加数を発生するように２つ以上の数を加算し、前記正弦関数変換器の出力に接続 された第１の入力と、前記デジタルアナログ変換器の入力に接続された出力とを 有する加算手段と、前記加算手段の第２の入力に接続されたランダム数発生器と 、 発生された疑似ランダム数を受信し、予め定められた量に前記疑似ランダム数の 大きさをスケールする前記加算手段の第２の入力と前記ランダム数発生器との間 に接続された計数器手段とを含む装置。

（１８）予め定められた分解能に前記加数を切捨てる前記加算手段の出力と前記 デジタルアナログ変換器の入力との間に接続された切捨て手段を含む請求項１７ 記載の装置。

（１９）前記ランダム数発生器は前記デジタルアナログ変換器載の装置。

（２０）各正弦振幅数はにビット幅のデジタルワードを含み、前記ランダム数の ソースはｎビット幅のデジタルワードの形態の数を生成するビット発生手段を具 備し、前記加算手段はデジタルアナログ変換器の分解能の±１／２の最小桁のビ ット位置で始まる前記正弦振幅ワードに前記ランダム数ワード国際調査報告

Claims (20)

【特許請求の範囲】
1. （１）シンセサイザがデジタル正弦振幅数に位相角データを変換するために正弦 関数変換器に後続された位相角累算器を使用し、正弦変換器の出力が振幅数に応 答してアナログ信号を発生するデジタルアナログ変換器に接続されているデジタ ル周波数シンセサイザからの疑似応答を減少する方法において、 疑似ランダムに変化する数のシーケンスを提供し、前記正弦振幅数のそれぞれに 前記疑似ランダムに変化する数の１つを付加し、 前記デジタルアナログ変換器へ入力させる前に結果的な加数を切捨てるステップ を含む方法。
2. （２）予め定められた大きさに前記疑似ランダムに変化する数をスケールするス テップを含む請求項１記載の方法。
3. （３）デジタルアナログ変換器数の入力に対する±１／２の最小量子化ステップ に等しいか、またはその間の大きさを有する疑似ランダムに変化する数を発生し 、正弦振幅数に前記発生された疑似ランダム数を付加するステップを含む請求項 １記載の方法。
4. （４）疑似ランダムおよび正弦振幅数はそれぞれｎおよびｋビット幅のデジタル ワードを含み、加算ステップはデジタルアナログ変換器分解能の±１／２の最小 桁ビット値で始まる前記正弦振幅ビットに前記疑似ランダム数のビットを付加す る請求項３記載の方法。
5. （５）発生ステップは±１／２ｎ倍の前記最小桁ビット値の範囲の値を有する疑 似ランダム数を生成し、ここでｎは１より大きいか、またはそれに等しい請求項 ４記載の方法。
6. （６）振幅数にしたがってアナログ信号を発生するためのデジタルアナログ変換 器に接続され、デジタル振幅数に位相データを変換する正弦関数変換器に接続さ れている位相角累算器を使用する直接デジタル周波数シンセサイザ中の疑似出力 応答を減少する装置において、 疑似ランダム数発生器と、 発生された疑似ランダム数を受信し、予め定められた量に前記疑似ランダム数の 大きさをスケールする計数器手段と、加数を発生するように２つの数を加算し、 前記正弦振幅変換器の出力に接続された第１の入力と、前記計数器に接続された 第２の入力と、前記デジタルアナログ変換器の入力に接続された出力とを有する 加算手段とを具備している装置。
7. （７）予め定められた分解能に前記加数を切捨てるために前記加算手段の出力と 前記デジタルアナログ変換器の入力との間に接続された切捨て手段を含む請求項 ６記載の装置。
8. （８）前記切捨て手段は、前記デジタルアナログ変換器のための予め定められた 分解能のビット幅に等しいか、またはそれより小さいビット幅を持つ出力を有す る請求項７記載の装置。
9. （９）前記疑似ランダム数発生器は、前記デジタルアナログ変換器に対して±１ ／２の予め選択された最小の量子化ステップに等しいか、またはその間の大きさ を有する数を生成する請求項６記載の装置。
10. （１０）各正弦振幅数はｋビット幅のデジタルワードを含み、前記疑似ランダム 数のソースはｎビット幅のデジタルワードの形態の数を生成するビット発生手段 を具備し、前記加算手段はデジタルアナログ変換器の分解能の±１／２の最小桁 のビット値で始まる前記正弦振幅ワードに前記疑似疑似ランダム数ワードを加算 する請求項９記載の装置。
11. （１１）前記ビット発生手段は±１／２ｎ倍の前記最小桁のビット値の範囲に値 を有する疑似ランダムに変化する数を生成し、ここでｎは１以上である請求項１ ０記載の装置。
12. （１２）シンセサイザがデジタル正弦振幅数に位相角データを変換する正弦関数 変換器に接続された位相角累算器を使用し、正弦変換器の出力が振幅データに応 答してアナログ信号を発生するデジタルアナログ変換器に接続されているデジタ ル周波数シンセサイザからの疑似応答を減少する方法において、ランダムに変化 する数のシーケンスを生成し、前記正弦振幅数のそれぞれに前記ランダムに変化 する数の１つを付加し、 前記デジタルアナログ変換器に入力する前に結果的な加数を切捨てるステップを 含む方法。
13. （１３）予め定められた大きさに前記ランダム数をスケールするステップを含む 請求項１２記載の方法。
14. （１４）デジタルアナログ変換器数の入力に対して１／２の最小量子化ステップ に等しいか、またはその間の大きさを有するランダムに変化する数を発生し、 正弦振幅数に前記発生されたランダム数を付加するステップを含む請求項１２記 載の方法。
15. （１５）発生されたランダム数および正弦振幅数はそれぞれｎおよびｋビット幅 のデジタルデータワードを含み、付加ステップはデジタルアナログ変換器分解能 の±１／２の最小桁ビット値で始まる前記正弦振幅ビットに前記ランダム数ビッ トを加算する請求項１４記載の方法。
16. （１６）ランダムに変化する数を発生するステップは±１／２ｎ倍の前記最小桁 のビット値の範囲の値を有するランダム数を生成するステップを含み、ここでｎ は１以上である請求項１５記載の方法。
17. （１７）振幅数にしたがってアナログ信号を発生するデジタルアナログ変換器に 接続され、デジタル振幅数に位相データを変換する正弦関数変換器に接続されて いる位相角累算器を使用する直接デジタル周波数シンセサイザ中の疑似出力応答 を減少させる装置において、 加数を発生するように２つ以上の数を加算し、前記正弦関数変換器の出力に接続 された第１の入力と、前記デジタルアナログ変換器の入力に接続された出力とを 有する加算手段と、前記加算手段の第２の入力に接続されたランダム数発生器と 、 発生された疑似ランダム数を受信し、予め定められた量に前記疑似ランダム数の 大きさをスケールする前記加算手段の第２の入力と前記ランダム数発生器との間 に接続された計数器手段とを含む装置。
18. （１８）予め定められた分解能に前記加数を切捨てる前記加算手段の出力と前記 デジタルアナログ変換器の入力との間に接続された切捨て手段を含む請求項１７ 記載の装置。
19. （１９）前記ランダム数発生器は前記デジタルアナログ変換器に対して±１／２ の予め選択された最小の量子化ステップに等しいか、またはその間の大きさを有 する数を生成する請求項１９記載の装置。
20. （２０）各正弦振幅数はｋビット幅のデジタルワードを含み、前記ランダム数の ソースはｎビット幅のデジタルワードの形態の数を生成するビット発生手段を具 備し、前記加算手段はデジタルアナログ変換器の分解能の±１／２の最小桁のビ ット位置で始まる前記正弦振幅ワードに前記ランダム数ワードを加算する請求項 ９記載の装置。