JPH0437205A - 発振装置 - Google Patents
発振装置Info
- Publication number
- JPH0437205A JPH0437205A JP2143087A JP14308790A JPH0437205A JP H0437205 A JPH0437205 A JP H0437205A JP 2143087 A JP2143087 A JP 2143087A JP 14308790 A JP14308790 A JP 14308790A JP H0437205 A JPH0437205 A JP H0437205A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- address
- value
- output
- setting value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 claims description 21
- 230000001186 cumulative effect Effects 0.000 description 13
- 238000004891 communication Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 241001482576 Saiga Species 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0994—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising an accumulator
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
- G06F1/0321—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers
- G06F1/0328—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers in which the phase increment is adjustable, e.g. by using an adder-accumulator
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、特に、設定データに応じて発振周波数が制
御される数値制御型発振器に用いて好適な発振装置に関
する。
御される数値制御型発振器に用いて好適な発振装置に関
する。
この発明は、設定データに応じて発振周波数が制御され
る数値制御型発振器に用いて好適な発振装置において、
第１の設定値を第１の周波数で累積し、この累積値を順
次出力する手段と、第２の値を第２の周波数で累積し、
この累積値が所定の値に達したら第１の累積手段の値を
所定値可変させる第２の累積手段と、第１の累積手段の
出力から発振出力を得る手段とを設けることにより、発
振周波数精度を向上するようにしたものである。
る数値制御型発振器に用いて好適な発振装置において、
第１の設定値を第１の周波数で累積し、この累積値を順
次出力する手段と、第２の値を第２の周波数で累積し、
この累積値が所定の値に達したら第１の累積手段の値を
所定値可変させる第２の累積手段と、第１の累積手段の
出力から発振出力を得る手段とを設けることにより、発
振周波数精度を向上するようにしたものである。
［従来の技術］
数値制御型発振器は、設定データに応じて発振周波数が
制御される発振器である。このような数値制御型発振器
は、例えば通信衛星を介して送られてきた信号の搬送波
に同期した信号を形成する場合に用いられる。
制御される発振器である。このような数値制御型発振器
は、例えば通信衛星を介して送られてきた信号の搬送波
に同期した信号を形成する場合に用いられる。
つまり、第３図において、アンテナ４１で通信衛星から
の電波が受信される。この通信衛星から送られて（る信
号は、ドツプラー効果により、その搬送波周波数が変動
することがある。この受信信号は、アンテナ４１の近傍
に配設されたコンパ−タ４２で所定周波数に変換される
。そして、このコンバータ４２からの信号がダウンコン
バータ４３に供給される。ダウンコンバータ４３でこの
信号が数ＭＨｚの所定周波数の中間周波信号に変換され
る。
の電波が受信される。この通信衛星から送られて（る信
号は、ドツプラー効果により、その搬送波周波数が変動
することがある。この受信信号は、アンテナ４１の近傍
に配設されたコンパ−タ４２で所定周波数に変換される
。そして、このコンバータ４２からの信号がダウンコン
バータ４３に供給される。ダウンコンバータ４３でこの
信号が数ＭＨｚの所定周波数の中間周波信号に変換され
る。
ダウンコンバータ４３の出力が位相比較回路４４に供給
される。また、数値制御型発振器４５の出力が位相比較
回路４４に供給される。位相比較回路４４で、ダウンコ
ンバータ４３からの搬送波と数値制御型発振器４５の出
力信号との位相比較がなされ、この位相比較出力がロー
パスフィルタ４６を介してＡ／Ｄコンバータ４７に供給
される。
される。また、数値制御型発振器４５の出力が位相比較
回路４４に供給される。位相比較回路４４で、ダウンコ
ンバータ４３からの搬送波と数値制御型発振器４５の出
力信号との位相比較がなされ、この位相比較出力がロー
パスフィルタ４６を介してＡ／Ｄコンバータ４７に供給
される。
Ａ／Ｄコンバータ４７の出力が数値制御型発振器４５に
供給される。このＡ／Ｄコンバータ４７の出力データに
応じて、数値制御型発振器４５の発振周波数が制御され
る。
供給される。このＡ／Ｄコンバータ４７の出力データに
応じて、数値制御型発振器４５の発振周波数が制御され
る。
これにより、数値制御型発振器４５からは、搬送波周波
数に同期した信号を得ることができる。
数に同期した信号を得ることができる。
第４図は、このようなＰＬＬ回路に用いられる従来の数
値制御型発振器の構成を示すものである。
値制御型発振器の構成を示すものである。
第４図において、５１は周波数を設定するためのコント
ローラである。コントローラ５１には、周波数設定値Ｎ
が与えられる。この周波数設定値Ｎが周波数設定レジス
タ５２に供給される。
ローラである。コントローラ５１には、周波数設定値Ｎ
が与えられる。この周波数設定値Ｎが周波数設定レジス
タ５２に供給される。
周波数レジスタ５２の出力が加算器５３に供給される。
加算器５３の出力がアドレスレジスタ５４に供給される
。アドレスレジスタ５４の出力が加算器５３に供給され
る。
。アドレスレジスタ５４の出力が加算器５３に供給され
る。
アドレスレジスタ５４には、クロック発生回路５５から
周波数Ｆｃのクロックが供給される。加算器５３及びア
ドレスレジスタ５４で、周波数レジスタ５２の出力が順
次累積される。
周波数Ｆｃのクロックが供給される。加算器５３及びア
ドレスレジスタ５４で、周波数レジスタ５２の出力が順
次累積される。
アドレスレジスタ５４の出力が波形発生ＲＯＭ５６のア
ドレスに供給される。波形発生ＲＯＭ５６には、例えば
２ｉのアドレスに対して１周期分の波形データが蓄えら
れる。
ドレスに供給される。波形発生ＲＯＭ５６には、例えば
２ｉのアドレスに対して１周期分の波形データが蓄えら
れる。
波形発生ＲＯＭ５６からは、アドレスレジスタ５４から
のアドレスに従って、波形データが出力される。この波
形発生ＲＯＭ５６の出力がＤ／Ａコンバータ５７に供給
される。Ｄ／Ａコンバータ５７で、波形整形ＲＯＭ５６
からの波形データがアナログ波形に変換される。このア
ナログ波形が出力端子５８から出力される。
のアドレスに従って、波形データが出力される。この波
形発生ＲＯＭ５６の出力がＤ／Ａコンバータ５７に供給
される。Ｄ／Ａコンバータ５７で、波形整形ＲＯＭ５６
からの波形データがアナログ波形に変換される。このア
ナログ波形が出力端子５８から出力される。
周波数設定値がＮの時には、アドレスレジスタ５４から
発生されるアドレスＡｋは、加算器５３及びアドレスレ
ジスタ５４により、周波数設定値Ｎ毎にクロックＦＣで
進められる。アドレスＡ。
発生されるアドレスＡｋは、加算器５３及びアドレスレ
ジスタ５４により、周波数設定値Ｎ毎にクロックＦＣで
進められる。アドレスＡ。
が２・まで進められると１周期分の信号が発生されるの
で、アドレスＡｋが２”まで進められる時間が出力端子
５８から出力される発振出力の周期に対応する。この周
期Ｔ ｎ ｃ ｏは、２” Ｉ Ｔ□。− Ｎ Ｆｃ となる。
で、アドレスＡｋが２”まで進められる時間が出力端子
５８から出力される発振出力の周期に対応する。この周
期Ｔ ｎ ｃ ｏは、２” Ｉ Ｔ□。− Ｎ Ｆｃ となる。
したがって、発振周波数Ｆ Ｎｅｏは、ＦＮＣＯ＝Ｆｃ
（Ｎ／ ２’ ） となる。故に、従来の数値制御型発振器の周波数精度Δ
Ｆ ＮＣＯは、 ΔＦＮＣＯ＝Ｆｃ Ｘ （１／ ２’ ）となる。
（Ｎ／ ２’ ） となる。故に、従来の数値制御型発振器の周波数精度Δ
Ｆ ＮＣＯは、 ΔＦＮＣＯ＝Ｆｃ Ｘ （１／ ２’ ）となる。
［発明が解決しようとする課題］
このように、従来の数値制御型発振器では、発振周波数
の精度が ΔＦＮＣＯ＝Ｆｃ Ｘ （１／２’ ）となる。上式よ
り、発振周波精度を向上させるためには、クロックの発
振周波数Ｆｃを高くするが、アドレスのビット数ｉを増
加させれば良いことになる。
の精度が ΔＦＮＣＯ＝Ｆｃ Ｘ （１／２’ ）となる。上式よ
り、発振周波精度を向上させるためには、クロックの発
振周波数Ｆｃを高くするが、アドレスのビット数ｉを増
加させれば良いことになる。
ところが、クロックの周波数Ｆ、を高くすると、設定値
Ｎを高速で累積しなければならなくなり、加算器５３で
の遅延時間を短くしなければならなくなる。ところが、
加算器５３の遅延時間の短縮には、限界がある。
Ｎを高速で累積しなければならなくなり、加算器５３で
の遅延時間を短くしなければならなくなる。ところが、
加算器５３の遅延時間の短縮には、限界がある。
また、アドレスのビット数ｉを増加させると、これに伴
って回路が増大する。
って回路が増大する。
したがって、この発明の目的は、回路規模を増大させる
ことなく、周波数精度の向上を図れる発振器を提供する
ことにある。
ことなく、周波数精度の向上を図れる発振器を提供する
ことにある。
この発明は、第１の設定値を第１の周波数で累積しこの
累積値を順次出力する手段と、第２の値を第２の周波数
で累積し、この累積値が所定の値に達したら第１の累積
手段の値を所定値可変させる第２の累積手段と、第１の
累積手段の出力から発振出力を得る手段とからなる発振
装置である。
累積値を順次出力する手段と、第２の値を第２の周波数
で累積し、この累積値が所定の値に達したら第１の累積
手段の値を所定値可変させる第２の累積手段と、第１の
累積手段の出力から発振出力を得る手段とからなる発振
装置である。
周波数設定値りを累積し、この累積値Ｂが所定の値Ｂ
ＩＩＩＩＸ以上に達したら、周波数設定値Ｎを（Ｎ＋１
）にする処理を実行するコントローラ１が配設される。
ＩＩＩＩＸ以上に達したら、周波数設定値Ｎを（Ｎ＋１
）にする処理を実行するコントローラ１が配設される。
このため、周波数精度を高く設定できる。
以下、この発明の一実施例について図面を参照して説明
する。
する。
第１図は、この発明の一実施例を示すものである。第１
図において、１は周波数を設定するためのコントローラ
である。コントローラ１には、周波数設定値Ｎ及びＬが
与えられる０周波数設定値Ｎは、主たる発振周波数を設
定するためのものである。周波数設定値しは、高精度の
発振周波数を設定するためのものである。周波数設定Ｍ
Ｎは、周波数設定レジスタ２に供給される。
図において、１は周波数を設定するためのコントローラ
である。コントローラ１には、周波数設定値Ｎ及びＬが
与えられる０周波数設定値Ｎは、主たる発振周波数を設
定するためのものである。周波数設定値しは、高精度の
発振周波数を設定するためのものである。周波数設定Ｍ
Ｎは、周波数設定レジスタ２に供給される。
コントローラ１には、Ｍ分周器９から割り込み信号が与
えられると、周波数設定値りを累積し、この累積値が所
定の値に達したら、周波数設定値Ｎを（Ｎ＋１）に設定
する制御プログラムが設けられる。
えられると、周波数設定値りを累積し、この累積値が所
定の値に達したら、周波数設定値Ｎを（Ｎ＋１）に設定
する制御プログラムが設けられる。
すなわち、クロック発生回路５からは、周波数Ｆｃのク
ロックが発生される。このクロックがＭ分周器９を介し
てコントローラ１の割り込み端子に供給される。この信
号がコントローラ１の割り込み端子に供給されると、コ
ントローラ１は、第２図に示すような割り込み処理を実
行する。
ロックが発生される。このクロックがＭ分周器９を介し
てコントローラ１の割り込み端子に供給される。この信
号がコントローラ１の割り込み端子に供給されると、コ
ントローラ１は、第２図に示すような割り込み処理を実
行する。
つまり、第２図において、周波数設定値りがこれまでの
累積値Ｂと加算され、新たな累積値Ｂが求められる（ス
テップ１１）。なお、累積値Ｂは、初期状態ではＯに設
定される。
累積値Ｂと加算され、新たな累積値Ｂが求められる（ス
テップ１１）。なお、累積値Ｂは、初期状態ではＯに設
定される。
求められた累積値Ｂが所定の最大値Ｂ ＩＩＩＩＩＫに
達したかどうかが判断される（ステップ１２）。
達したかどうかが判断される（ステップ１２）。
累積値Ｂが最大値Ｂ ｌｌ４Ｘ以下なら、周波数設定レ
ジスタ２に設定される周波数設定値がＮとされる。そし
て、通常処理ルーチンに復帰される。
ジスタ２に設定される周波数設定値がＮとされる。そし
て、通常処理ルーチンに復帰される。
累積値Ｂが最大値Ｂ ｗａｘ以上なら、累積値Ｂから最
大値Ｂ、□が減算され、この値（Ｂ−Ｂ、、、ｌ）が新
たな累積値Ｂとされる（ステップ１４）。
大値Ｂ、□が減算され、この値（Ｂ−Ｂ、、、ｌ）が新
たな累積値Ｂとされる（ステップ１４）。
そして、周波数設定レジスタ２に設定される周波数設定
値が（Ｎ＋１）とされ、通常処理ルーチンに復帰される
。
値が（Ｎ＋１）とされ、通常処理ルーチンに復帰される
。
第１図において、周波数レジスタ２の出力が加算器３に
供給される。加算器３の出力がアドレスレジスタ４に供
給される。アドレスレジスタ４の出力が加算器３に供給
される。
供給される。加算器３の出力がアドレスレジスタ４に供
給される。アドレスレジスタ４の出力が加算器３に供給
される。
アドレスレジスタ４には、クロック発生回路５から周波
数ＦＣのクロックが供給される。加算器３及びアドレス
レジスタ４で、周波数レジスタ２の出力が順次累積され
る。
数ＦＣのクロックが供給される。加算器３及びアドレス
レジスタ４で、周波数レジスタ２の出力が順次累積され
る。
アドレスレジスタ４の出力が波形発生ＲＯＭ６のアドレ
スに供給される。波形発４ＲＯＭ６には、例えば２・の
アドレスに対して１周期分の波形データが蓄えられる。
スに供給される。波形発４ＲＯＭ６には、例えば２・の
アドレスに対して１周期分の波形データが蓄えられる。
波形発生ＲＯＭ６からは、アドレスレジスタ４からのア
ドレスに従って、波形データが出力される。この波形発
生ＲＯＭ６の出力がＤ／Ａコンバータ７に供給される。
ドレスに従って、波形データが出力される。この波形発
生ＲＯＭ６の出力がＤ／Ａコンバータ７に供給される。
Ｄ／Ａコンバータ７で、波形発生ＲＯＭ６からの波形デ
ータがアナログ波形に変換される。このアナログ波形が
出力端子８から出力される。
ータがアナログ波形に変換される。このアナログ波形が
出力端子８から出力される。
この発明の一実施例では、このように、Ｍ分周器９から
の出力毎に周波数設定値りを累積し、この累積値Ｂが所
定の値Ｂ １１ｍｋに達したら、周波数設定値を（Ｎ＋
ｌ）にするプログラムが設けられたコントローラ１が配
設される。このため、周波数精度を高く設定できる。
の出力毎に周波数設定値りを累積し、この累積値Ｂが所
定の値Ｂ １１ｍｋに達したら、周波数設定値を（Ｎ＋
ｌ）にするプログラムが設けられたコントローラ１が配
設される。このため、周波数精度を高く設定できる。
つまり、アドレスレジスタ４から発生されるアドレスＡ
ｋは、加算器３及びアドレスレジスタ４により、周波数
設定値Ｎ毎にクロックＦＣで進められる。これとともに
、周波数設定値りの累積値Ｂが所定の値Ｂ ａｍ、まで
達する毎に、周波数設定値Ｎが（Ｎ＋１）に設定される
。
ｋは、加算器３及びアドレスレジスタ４により、周波数
設定値Ｎ毎にクロックＦＣで進められる。これとともに
、周波数設定値りの累積値Ｂが所定の値Ｂ ａｍ、まで
達する毎に、周波数設定値Ｎが（Ｎ＋１）に設定される
。
波形発生ＲＯＭ６には、２″のアドレスに１周期分の波
形データが蓄えられているので、アドレスレジスタ４か
ら発生されるアドレスＡｋが２゛まで進められる時間が
波形発生ＲＯＭ６から出力される信号の周期に対応する
。
形データが蓄えられているので、アドレスレジスタ４か
ら発生されるアドレスＡｋが２゛まで進められる時間が
波形発生ＲＯＭ６から出力される信号の周期に対応する
。
したがって、出力端子８から出力される発振出力の発振
周波数Ｆ ＮＣＧは、 となる。
周波数Ｆ ＮＣＧは、 となる。
故に、周波数精度ΔＦ ＮＣＯの精度は、〔発明の効果
〕 この発明によれば、周波数設定値りを累積し、この累積
値Ｂが所定の値Ｂ ＠＠Ｘ以上に達したら、周波数設定
値Ｎを（Ｎ＋１）にする処理を実行するコントローラ１
が配設される。このため、従来に比べて（１／Ｂ、、、
）の周波数精度を得ることができ、回路規模を増大させ
ることなく、周波数精度を上げることができる。
〕 この発明によれば、周波数設定値りを累積し、この累積
値Ｂが所定の値Ｂ ＠＠Ｘ以上に達したら、周波数設定
値Ｎを（Ｎ＋１）にする処理を実行するコントローラ１
が配設される。このため、従来に比べて（１／Ｂ、、、
）の周波数精度を得ることができ、回路規模を増大させ
ることなく、周波数精度を上げることができる。
第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の一実施例の説明に用いるフローチャート、第３
図は数値制御型発振器の説明に用いるブロック図、第４
図は従来の数値制御型発振器の一例のブロック図である
。 図面における主要な符号の説明 １：コントローラ、２：周波数レジスタ。 ３：加算器、４ニアドレスレジスタ。 ５：クロック発生回路。 ＰＬＬのｊｔｋ八 第３図 フローチャート 第２図 才が笠 来 イタコ 第４図
の発明の一実施例の説明に用いるフローチャート、第３
図は数値制御型発振器の説明に用いるブロック図、第４
図は従来の数値制御型発振器の一例のブロック図である
。 図面における主要な符号の説明 １：コントローラ、２：周波数レジスタ。 ３：加算器、４ニアドレスレジスタ。 ５：クロック発生回路。 ＰＬＬのｊｔｋ八 第３図 フローチャート 第２図 才が笠 来 イタコ 第４図
Claims (1)
- 【特許請求の範囲】 第１の設定値を第１の周波数で累積し、この累積値を順
次出力する手段と、 第２の値を第２の周波数で累積し、この累積値が所定の
値に達したら上記第１の累積手段の値を所定値可変させ
る第２の累積手段と、 上記第１の累積手段の出力から発振出力を得る手段と からなる発振装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2143087A JPH0437205A (ja) | 1990-05-31 | 1990-05-31 | 発振装置 |
| US07/704,360 US5153526A (en) | 1990-05-31 | 1991-05-23 | Numerical control type oscillator apparatus |
| EP91108802A EP0459446B1 (en) | 1990-05-31 | 1991-05-29 | Numerical controlled oscillator |
| DE69121777T DE69121777T2 (de) | 1990-05-31 | 1991-05-29 | Digital gesteuerter Oszillator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2143087A JPH0437205A (ja) | 1990-05-31 | 1990-05-31 | 発振装置 |
Related Child Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8154843A Division JPH09130371A (ja) | 1996-05-27 | 1996-05-27 | 受信機 |
| JP15484296A Division JPH09121122A (ja) | 1996-05-27 | 1996-05-27 | 信号発生方法 |
| JP15484196A Division JPH09121121A (ja) | 1996-05-27 | 1996-05-27 | 数値制御型発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0437205A true JPH0437205A (ja) | 1992-02-07 |
Family
ID=15330611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2143087A Pending JPH0437205A (ja) | 1990-05-31 | 1990-05-31 | 発振装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5153526A (ja) |
| EP (1) | EP0459446B1 (ja) |
| JP (1) | JPH0437205A (ja) |
| DE (1) | DE69121777T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5495505A (en) * | 1990-12-20 | 1996-02-27 | Motorola, Inc. | Increased frequency resolution in a synthesizer |
| US5130671A (en) * | 1990-12-26 | 1992-07-14 | Hughes Aircraft Company | Phase-locked loop frequency tracking device including a direct digital synthesizer |
| US5361046A (en) * | 1992-12-22 | 1994-11-01 | Hughes Aircraft Company | Modulator having fractional sample/symbol time |
| FI93505C (fi) * | 1993-05-03 | 1995-04-10 | Nokia Telecommunications Oy | Numeerisesti ohjattu oskillaattori ja digitaalinen vaihelukittu silmukka |
| US5365182A (en) * | 1993-06-22 | 1994-11-15 | Motorola, Inc. | Method and apparatus for low power clock generation for high speed applications |
| CA2125113A1 (en) * | 1993-08-31 | 1995-03-01 | Francesco Ledda | Method and circuitry for aligning the phase of high-speed clocks in telecommunications systems |
| JPH07193564A (ja) * | 1993-12-25 | 1995-07-28 | Nec Corp | クロック再生装置および再生方法 |
| US7002475B2 (en) * | 1997-12-31 | 2006-02-21 | Intermec Ip Corp. | Combination radio frequency identification transponder (RFID tag) and magnetic electronic article surveillance (EAS) tag |
| US6167102A (en) * | 1998-08-03 | 2000-12-26 | Telefonaktiebolaget Lm Ericsson (Publ) | System and method employing a reduced NCO lookup table |
| JP2002182898A (ja) | 2000-12-14 | 2002-06-28 | Nec Microsystems Ltd | 積算値及び周期関数の生成方法及び回路 |
| FR2832271A1 (fr) * | 2001-11-13 | 2003-05-16 | Koninkl Philips Electronics Nv | Tuner comprenant un convertisseur de tension |
| US7064616B2 (en) | 2003-12-29 | 2006-06-20 | Teradyne, Inc. | Multi-stage numeric counter oscillator |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3824498A (en) * | 1972-12-22 | 1974-07-16 | Dallas Instr Inc | Digital processor for selectively synthesizing sinusoidal waveforms and frequency modulations |
| US3973209A (en) * | 1975-08-29 | 1976-08-03 | Rca Corporation | Digital arithmetic synthesizer phase lock loop with direct doppler and frequency readout |
| US4652832A (en) * | 1985-07-05 | 1987-03-24 | Motorola, Inc. | Frequency resolution in a digital oscillator |
| JPH0683067B2 (ja) * | 1987-10-13 | 1994-10-19 | 松下電器産業株式会社 | 分周装置 |
| US4901265A (en) * | 1987-12-14 | 1990-02-13 | Qualcomm, Inc. | Pseudorandom dither for frequency synthesis noise |
-
1990
- 1990-05-31 JP JP2143087A patent/JPH0437205A/ja active Pending
-
1991
- 1991-05-23 US US07/704,360 patent/US5153526A/en not_active Expired - Lifetime
- 1991-05-29 DE DE69121777T patent/DE69121777T2/de not_active Expired - Lifetime
- 1991-05-29 EP EP91108802A patent/EP0459446B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0459446A1 (en) | 1991-12-04 |
| US5153526A (en) | 1992-10-06 |
| EP0459446B1 (en) | 1996-09-04 |
| DE69121777D1 (de) | 1996-10-10 |
| DE69121777T2 (de) | 1997-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3691310B2 (ja) | 周波数測定回路 | |
| US4103250A (en) | Fast frequency hopping synthesizer | |
| JPH0437205A (ja) | 発振装置 | |
| JPH0894725A (ja) | 複数基準発振器用タイミング発生器 | |
| US5053982A (en) | Variable modulus digital synthesizer | |
| CN114296337A (zh) | 一种高精度授时授频接收机 | |
| JPH09121121A (ja) | 数値制御型発振器 | |
| WO2003081775A1 (en) | Method and apparatus for digital frequency conversion | |
| CN102124357A (zh) | 测试装置及测试方法 | |
| JPH09121122A (ja) | 信号発生方法 | |
| JPH09130371A (ja) | 受信機 | |
| JPH1031529A (ja) | クロック発生装置のスペクトラム拡散方法及びスペクトラム拡散クロック発生装置 | |
| JPH11237489A (ja) | 基準周波数発生装置 | |
| JP7333705B2 (ja) | 回路システム | |
| JP2002214323A (ja) | 基準周波数発生装置 | |
| SU868973A1 (ru) | Синтезатор частот | |
| JP3246459B2 (ja) | 刻時同期方法及び刻時同期回路 | |
| JP2001024518A (ja) | パラレル／シリアル変換回路 | |
| KR100287946B1 (ko) | 타이밍/주파수 공급기의 클럭동기 장치 및 방법 | |
| JPH06252646A (ja) | ディジタル・シンセサイザ | |
| JP2000324092A (ja) | クロック供給装置 | |
| JPH0612140A (ja) | クロックスキュー調整方法およびクロック発生器 | |
| SU1689937A1 (ru) | Цифровой синтезатор частот | |
| SU809136A1 (ru) | Генератор синхроимпульсов | |
| SU1167736A1 (ru) | Преобразователь код-частота |